JPS62169066A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPS62169066A JPS62169066A JP61012372A JP1237286A JPS62169066A JP S62169066 A JPS62169066 A JP S62169066A JP 61012372 A JP61012372 A JP 61012372A JP 1237286 A JP1237286 A JP 1237286A JP S62169066 A JPS62169066 A JP S62169066A
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- JP
- Japan
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- logic circuit
- circuit
- test
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000010411 cooking Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 241000700159 Rattus Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000036461 convulsion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特にスキャンパス
構成でなる論理回路に関する。
構成でなる論理回路に関する。
従来、この棟のスキャンパス構成には、第４図に示す構
成がある。図においてフリップフロ・ツブ群Ｆ４１〜Ｆ
’４３．Ｆ４４〜Ｆ４６はそれぞれスイッチ５Ｗ４１〜
５Ｗ４３．５Ｗ４４〜５Ｗ４６によってシフトレジスタ
構成すなわちスキャンモードとノーマルモードに切や換
えるＯとが出来る。
成がある。図においてフリップフロ・ツブ群Ｆ４１〜Ｆ
’４３．Ｆ４４〜Ｆ４６はそれぞれスイッチ５Ｗ４１〜
５Ｗ４３．５Ｗ４４〜５Ｗ４６によってシフトレジスタ
構成すなわちスキャンモードとノーマルモードに切や換
えるＯとが出来る。
スキャンモードのとき入力信号はスキャンイン端子ＳＩ
Ｎから入力され、スキャンアウト端子ＳＯＴに出力され
る。ノーマルモードのとき、各７リツプフロツグのデー
タ端子には調理回路ＡまたばＢからの信号が入力され、
各７リツプ７０ノブの出力は次段の論理回路Ｂま之はＣ
に人力される。各７リツプフロツプのタロツク端子Ｃは
共通にタロツク端子ＣＬＫに接続され、リセット端子Ｒ
は共通にリセット端子Ｒ８ＴＫ接続されている。
Ｎから入力され、スキャンアウト端子ＳＯＴに出力され
る。ノーマルモードのとき、各７リツプフロツグのデー
タ端子には調理回路ＡまたばＢからの信号が入力され、
各７リツプ７０ノブの出力は次段の論理回路Ｂま之はＣ
に人力される。各７リツプフロツプのタロツク端子Ｃは
共通にタロツク端子ＣＬＫに接続され、リセット端子Ｒ
は共通にリセット端子Ｒ８ＴＫ接続されている。
かかる構成においては、各７リツプフロツグ回路のクロ
ック端子Ｃやリセット端子Ｒが直接外部端子に出ている
が、実際の倫理回路においては。
ック端子Ｃやリセット端子Ｒが直接外部端子に出ている
が、実際の倫理回路においては。
各７リツプフロツグ回路のクロック端子やセット。
リセット端子は他の論理回路にて制御きれている場合が
多い。第５図はフリップフロップ回路Ｆ５１ 。
多い。第５図はフリップフロップ回路Ｆ５１ 。
Ｆ５２ のタロツク端子Ｃが他の調理回路ＮＡＮＤ５
にて制御されている例、第６図はフリップフロップ回路
Ｆ６１．Ｅ’６２のセント端子Ｓが他の端理回路ＮＡＮ
Ｄ６にて制御されている例を示す。
にて制御されている例、第６図はフリップフロップ回路
Ｆ６１．Ｅ’６２のセント端子Ｓが他の端理回路ＮＡＮ
Ｄ６にて制御されている例を示す。
−４にスキャンパステストでは、この工う罠フリップフ
ロップ回路のクロック端子やセット・リセット端子を制
御する論理回路がある場合、その論理回路をバイパスす
る等の処置を必要とするため、その論理回路のテストが
できなくなる。
ロップ回路のクロック端子やセット・リセット端子を制
御する論理回路がある場合、その論理回路をバイパスす
る等の処置を必要とするため、その論理回路のテストが
できなくなる。
上述した従来の方法においては、フリップフロップ回路
のクロック系や、セット・リセット系を制御する論理回
路のテストを行なう場合、スキャンパステスト法を用い
ることができないため、通常のテスト方式である、入力
端子からテストパターンを入れ、出力端子で信号を測定
することによってテストしなければならない欠点がある
。
のクロック系や、セット・リセット系を制御する論理回
路のテストを行なう場合、スキャンパステスト法を用い
ることができないため、通常のテスト方式である、入力
端子からテストパターンを入れ、出力端子で信号を測定
することによってテストしなければならない欠点がある
。
本発明の目的は半導体集積論理回路において簡単な構成
によってスキャンパステスト法におけるテストの効率を
高めることができる回路を提供するものである。
によってスキャンパステスト法におけるテストの効率を
高めることができる回路を提供するものである。
本発明の半導体集積論理回路はスキャンパス構成の可能
な複数のフリップフロップ回路のデータ端子がセレクタ
回路を介して複数の論理回路部に接続されていることを
特徴とする。
な複数のフリップフロップ回路のデータ端子がセレクタ
回路を介して複数の論理回路部に接続されていることを
特徴とする。
次に、本発明について図面全参照して説明する。
第１図は本発明の基本回路構成を示す。
第１図においてフリップフロッグ回路Ｆ１１゜Ｆ １２
はスイッチ５Ｗ１１ｉａ側に入れることによってスキャ
ンパス構成にすることが可能なフリップフロップ回路で
ある。論理回路部Ａ１はノーマル動作時におけるスリッ
プフロップ回路Ｆｉｌのデータ人力りに接続される論理
回路でめシ、論理回路部Ｂ１は従来のスキャンパステス
トでテスト不可能な論理回路である。
はスイッチ５Ｗ１１ｉａ側に入れることによってスキャ
ンパス構成にすることが可能なフリップフロップ回路で
ある。論理回路部Ａ１はノーマル動作時におけるスリッ
プフロップ回路Ｆｉｌのデータ人力りに接続される論理
回路でめシ、論理回路部Ｂ１は従来のスキャンパステス
トでテスト不可能な論理回路である。
かかる接続においてスイッチ５ＷＩＩをｂ側に入れ、ス
イッチ５Ｗ１２ｉｃ側に入れることによってノーマル動
作全行ない、次にスイッチＳＷ １１をａ側に入れフリ
ップフロップ回路１”１１．Ｆ２１をシフトレジスタ構
成にしてスキャンパス動作を行なうことによって、論理
回路部Ａ１のテストを行なうことができる。同様にして
スイッチ５ＷＩＩがｂ側になっている時、スイッチＳＷ
Ｉ Ｚをａ側に入れれば、スキャンパス動作によって論
理回路部Ｂ１のテストを行なうことができる。
イッチ５Ｗ１２ｉｃ側に入れることによってノーマル動
作全行ない、次にスイッチＳＷ １１をａ側に入れフリ
ップフロップ回路１”１１．Ｆ２１をシフトレジスタ構
成にしてスキャンパス動作を行なうことによって、論理
回路部Ａ１のテストを行なうことができる。同様にして
スイッチ５ＷＩＩがｂ側になっている時、スイッチＳＷ
Ｉ Ｚをａ側に入れれば、スキャンパス動作によって論
理回路部Ｂ１のテストを行なうことができる。
第２図は本発明の一実施例を示すものである。
第２図において、論理回路部Ａ２はノーマル動作１時に
フリップフロップ回路Ｅ２１のデータ人力りに接続され
る論理回路であり、論理回路部Ｂ２はノーマル動作時に
フリップフロップ回路Ｆ２１のクロックＧＫ接続される
論理回路である。また、８Ｗ２１，５Ｗ２２．８Ｗ２３
はスイッチ、５ＣＬＫはスキャンパスのシフトレジスタ
モードでのスキャンクロック端子である。かかる接続に
おいては、スキャンパステスト中にフリップフロップ回
路Ｆ２１のクロックをスイッチ８Ｗ２２にて切シ換える
場合、切り換え時にフリップフロップ回路Ｆ２１のクロ
ックに対してアクティブなエツジが出ることがあるため
、スイッチ５Ｗ２２はスキャンパステスト中は′帛にス
キャンクロックを選はなくてはならない。このような場
合、論理回路部Ｂ２はテストできないため、論理回路部
Ｂ２ｆ７）出力をスイッチ５Ｗ２３ｔ−使用してフリッ
プフロップ回路Ｆ２１のデータに接続出来るようにして
いる。
フリップフロップ回路Ｅ２１のデータ人力りに接続され
る論理回路であり、論理回路部Ｂ２はノーマル動作時に
フリップフロップ回路Ｆ２１のクロックＧＫ接続される
論理回路である。また、８Ｗ２１，５Ｗ２２．８Ｗ２３
はスイッチ、５ＣＬＫはスキャンパスのシフトレジスタ
モードでのスキャンクロック端子である。かかる接続に
おいては、スキャンパステスト中にフリップフロップ回
路Ｆ２１のクロックをスイッチ８Ｗ２２にて切シ換える
場合、切り換え時にフリップフロップ回路Ｆ２１のクロ
ックに対してアクティブなエツジが出ることがあるため
、スイッチ５Ｗ２２はスキャンパステスト中は′帛にス
キャンクロックを選はなくてはならない。このような場
合、論理回路部Ｂ２はテストできないため、論理回路部
Ｂ２ｆ７）出力をスイッチ５Ｗ２３ｔ−使用してフリッ
プフロップ回路Ｆ２１のデータに接続出来るようにして
いる。
第３図は本発明の他の実施例である。
第３図において、フリップフロップ回路Ｆ３１はスキャ
ンパス構成にする之めにルーＳラッチをフリップフロッ
プ回路に２きかえた回路でめシ、論理回路部Ａ３はＲ−
Ｓラッチのセット端子Ｓに接続される論理回路であり、
論理１回路部Ｂ３はＲ−Ｓラッテのリセット端子Ｒに接
続される論理回路である。ＯＲ回路ＯＲ３１、ＯＲ３２
はスキャンパステスト中にｅ、ｆに高レベルを入力する
ことによって％クリツブフロ９プ回路Ｆ３１のセット、
リセットがかからなくするための論理回路であシ、ＡＮ
Ｄ回路ＡＮ’ＤＩは、論理回路部Ａ、う。
ンパス構成にする之めにルーＳラッチをフリップフロッ
プ回路に２きかえた回路でめシ、論理回路部Ａ３はＲ−
Ｓラッチのセット端子Ｓに接続される論理回路であり、
論理１回路部Ｂ３はＲ−Ｓラッテのリセット端子Ｒに接
続される論理回路である。ＯＲ回路ＯＲ３１、ＯＲ３２
はスキャンパステスト中にｅ、ｆに高レベルを入力する
ことによって％クリツブフロ９プ回路Ｆ３１のセット、
リセットがかからなくするための論理回路であシ、ＡＮ
Ｄ回路ＡＮ’ＤＩは、論理回路部Ａ、う。
Ｂ３から７リツプ７０ツブＦ３１に信号を入力するｔめ
の論理回路であシ、スイプチＳＷ３１はフリップフロッ
プ回路Ｆ３１？’フトレジスタモードとノーマルモード
に切シ換えるスイッチである。
の論理回路であシ、スイプチＳＷ３１はフリップフロッ
プ回路Ｆ３１？’フトレジスタモードとノーマルモード
に切シ換えるスイッチである。
かかる接続によって、従来Ｒ−８ラツチ系の論理回路部
が、ス牛ヤンパステストでテスト不可能であったものを
、論理回路部Ｂ３の出力′ｆｔ高レベルにすればＡ３の
論理回路部がテスト可能になり、論理回路部Ａ３の出力
金高レベルにすれば、Ｂ３の論理回路部がテスト可能に
なる。
が、ス牛ヤンパステストでテスト不可能であったものを
、論理回路部Ｂ３の出力′ｆｔ高レベルにすればＡ３の
論理回路部がテスト可能になり、論理回路部Ａ３の出力
金高レベルにすれば、Ｂ３の論理回路部がテスト可能に
なる。
な２、ＡＮＤ回路ＡＮＤＩは他の論理回路でもよいこと
はいうまでもない。
はいうまでもない。
以上説明し友ように本発明はスキャンパス構成の可能な
りリップフロップ回路のデータ端子に切り換え回路を設
け、複数の論理回路部に切換接続可能することによシ、
従来スキャンバステストでテスト不可能な論理回路部も
テスト可能にすることがでさる効果がある。
りリップフロップ回路のデータ端子に切り換え回路を設
け、複数の論理回路部に切換接続可能することによシ、
従来スキャンバステストでテスト不可能な論理回路部も
テスト可能にすることがでさる効果がある。
第１図は本発明の基本回路構成のブロック図、第２図は
本発明の一実施例のブロック図、第３図は本発明の他の
実施例のブロック図、第４図は従来のスキャンバスの基
本回路構成のブロック図、第５図、ＷＪＳ図は従来回路
での問題点を示すブロック図。 Ｆｉｌ〜ＦＩＺ、Ｆ２１ 、Ｆ３１ 、Ｆ’４１〜Ｆ４
６．Ｆ５１〜Ｆ５２ 、 Ｆ６１〜Ｆ６２・・・・・・
ツイツチ、ＡＩ、Ｂｌ、Ａ２．Ｂ２．Ａ３．Ｂ３゜Ａ、
Ｂ、Ｃ・・・・・・論理回路部、５ＣＬＫ・・・・・・
スキャ／クロック端子、ＡＮＤＩ・・・・・・ＡＮＤ回
路、０Ｒ３１〜０Ｒ３２・・・・・・ＯＲ回路、ＳＩＮ
・・・・・スキャンイン端子、ＳＯＴ・・・・・・スキ
ャンアウト端子、几ＳＴ・・・・・・リセット端子％Ｃ
ＬＫ・・・・・・クロック端子、ＮＡＮＤ５〜ＮＡＮＤ
６・・・・・・ＮＡＮＤＡＮＤ回路 ・′ ＣＬＫ
本発明の一実施例のブロック図、第３図は本発明の他の
実施例のブロック図、第４図は従来のスキャンバスの基
本回路構成のブロック図、第５図、ＷＪＳ図は従来回路
での問題点を示すブロック図。 Ｆｉｌ〜ＦＩＺ、Ｆ２１ 、Ｆ３１ 、Ｆ’４１〜Ｆ４
６．Ｆ５１〜Ｆ５２ 、 Ｆ６１〜Ｆ６２・・・・・・
ツイツチ、ＡＩ、Ｂｌ、Ａ２．Ｂ２．Ａ３．Ｂ３゜Ａ、
Ｂ、Ｃ・・・・・・論理回路部、５ＣＬＫ・・・・・・
スキャ／クロック端子、ＡＮＤＩ・・・・・・ＡＮＤ回
路、０Ｒ３１〜０Ｒ３２・・・・・・ＯＲ回路、ＳＩＮ
・・・・・スキャンイン端子、ＳＯＴ・・・・・・スキ
ャンアウト端子、几ＳＴ・・・・・・リセット端子％Ｃ
ＬＫ・・・・・・クロック端子、ＮＡＮＤ５〜ＮＡＮＤ
６・・・・・・ＮＡＮＤＡＮＤ回路 ・′ ＣＬＫ
Claims (1)
- スキャンパス構成の可能な複数のフリップフロップ回路
のデータ端子がセレクタ回路を介して複数の論理回路部
に接続されていることを特徴とする半導体集積論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012372A JPH0690259B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012372A JPH0690259B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169066A true JPS62169066A (ja) | 1987-07-25 |
| JPH0690259B2 JPH0690259B2 (ja) | 1994-11-14 |
Family
ID=11803434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012372A Expired - Fee Related JPH0690259B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690259B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122022A (ja) * | 1991-10-24 | 1993-05-18 | Nec Corp | フリツプフロツプ回路 |
| US6205566B1 (en) | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175133A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 論理集積回路 |
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
-
1986
- 1986-01-22 JP JP61012372A patent/JPH0690259B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175133A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 論理集積回路 |
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122022A (ja) * | 1991-10-24 | 1993-05-18 | Nec Corp | フリツプフロツプ回路 |
| US6205566B1 (en) | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690259B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |