JPS59188572A - 半導体試験回路 - Google Patents

半導体試験回路

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JPS59188572A
JPS59188572A JP58063272A JP6327283A JPS59188572A JP S59188572 A JPS59188572 A JP S59188572A JP 58063272 A JP58063272 A JP 58063272A JP 6327283 A JP6327283 A JP 6327283A JP S59188572 A JPS59188572 A JP S59188572A
Authority
JP
Japan
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test
counter
circuit
decoder
under test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58063272A
Other languages
English (en)
Inventor
Hiroaki Nasu
弘明 那須
Mitsuharu Kodaira
小平　光治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
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Publication of JPS59188572A publication Critical patent/JPS59188572A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路の試験において、試験に必要な
端子の大幅な削減が可能である半導体試験回路に関する
ものである。
半導体試験回路に関しては、従来より第２図に示す如く
被試験回路を選択するための試験入力端子Ｂ、Ｏ，Ｄと
１対・１に対応して接続された被試験回路８，９．１０
に試験用クロック入力端子−Ａからクロックエを供給し
、試験入力端子によって選択された被試験回路の出力デ
ータＪを検定する回路が知られているが欲のような欠点
を有している。
試験入力端子と被試験回路が１対１に対応しているため
、被試験回路が増加すると試験入力端子の数も増加して
しまう。
本発明はかかる欠点を除去したもので少ない試験入力端
子で多くの被試験回路を選択できる半導体試験回路を提
供する。
以下実施例に基づいて本発明の詳細な説明する。第１図
は本発明の実施例であって、１は２分の１分周の７リツ
プフロツブより構成されたカウンタ、４は前記カウンタ
の出力をデコードするデコーダ、８，９．１０は被試験
回路である。デコーダ４の出力は各被試験回路へ入力さ
れる。Ａは試験用クロック入力端子、Ｂは試験入力端子
であるフリップフロップ２及び３は電源投入と同時にリ
セットされカウンタ１の出力は１００＃となりデコーダ
４の各ＨｋＨＤゲートの出力は全て１Ｈ”レベルとなる
。この状態では被試験回路は選択されず通常の動作状態
となる。
試験入力端子Ｂにパルスが１つ入力されるとカウンタ１
の出力は１０１”となりデコーダ４のＮＡＮＤゲート５
の出力のみ６Ｌ＃レベルとなり、被試験回路８が選択さ
れ出力データＪが検定される。次のパルスによってカウ
ンタ１の出力は′１０”となりデコーダ４のＮＡＮＤゲ
ート６の出力のみ″Ｌ＃レベルとなり被試験回路９が選
択される。次のパルスによってカウンタ１の出力は６１
１”となりデコーダ４のＮＡＮＤゲート７のみ“Ｌ”レ
ベルとなり被試験回路１０が選択される。
次のパルスによってカウンタ１の出力は′００”となり
試験モードから抜は出す。
従ってカウンタ及びデコーダを内蔵することにより１つ
の試験入力端子から複数の被試験回路を選択することが
可能となり、入力端子を大幅に削減することが可能とな
る。
本発明の効果は試験する項目の増加即ち前記被試験回路
が増加する程大となり、構成素子数が多く複雑な機能を
有する半導体集積回路に関し特に有効となる。
【図面の簡単な説明】
第１図は本発明の半導体試験回路のブロック図。第２図
は従来の半導体試験回路のブロック図である。 １・・・・・・カウンタ ２．３・・・・・・フリップフロップ ４・・・・・・デコーダ ５．６．７・・・・・・ＷＡＮＤゲート８．９．１０・
・・・・・被試験回路 Ａ・・・・・・試験用クロック入力端子Ｂ、Ｏ，Ｄ・・
・・・・試験入力端子 工・・・・・・クロック Ｊ・・・・・・出力データ 以　　上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　　務τ、ｔ゛

Claims (1)

    【特許請求の範囲】
  1. 試験入力端子に接続されるカウンタを有し、前記カウン
    タに接続されたデコーダの出力状態によって被試験回路
    を選択することを特徴とする半導体試験回路。
JP58063272A 1983-04-11 1983-04-11 半導体試験回路 Pending JPS59188572A (ja)

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