JPS617974A - チツプモ−ドセレクト回路 - Google Patents
チツプモ−ドセレクト回路Info
- Publication number
- JPS617974A JPS617974A JP59129810A JP12981084A JPS617974A JP S617974 A JPS617974 A JP S617974A JP 59129810 A JP59129810 A JP 59129810A JP 12981084 A JP12981084 A JP 12981084A JP S617974 A JPS617974 A JP S617974A
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- Japan
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- mode
- chip
- terminal
- output
- terminals
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１チツプマイクロコンピユータ等のチップに
おいて、ユーザモード、テストモード等のチップモード
をセレクトする回路に関するものである。
おいて、ユーザモード、テストモード等のチップモード
をセレクトする回路に関するものである。
従来例の構成とその問題点
１チツプマイクロコンピユータチツプにおいて一般的に
同じチップをシングルチップモードで使用したシ、エバ
リユエーションモードで使用したシあるいはテストモー
ドにしてチップ内部のテストを行っている。そしてこれ
らのモードを設定するためにモード設定専用の端子を設
けこのモード設定用端子に外部から信号を与えこれをチ
ップ内部に設けたデコーダでデコードすることによりモ
ード設定を行っている。
同じチップをシングルチップモードで使用したシ、エバ
リユエーションモードで使用したシあるいはテストモー
ドにしてチップ内部のテストを行っている。そしてこれ
らのモードを設定するためにモード設定専用の端子を設
けこのモード設定用端子に外部から信号を与えこれをチ
ップ内部に設けたデコーダでデコードすることによりモ
ード設定を行っている。
第１図に上で述べた従来例のブロック図を示す。
１．２．３はモード設定用の入力端子、４はデコーダ、
５，６，７，８．９は出力端子である。入力端子ＰＩＮ
ａ１．ＰＩＮｂ２．ＰＩＮｃ３に与えられた信号はデコ
ーダ４で第２図に示すようにデコードされ、その出力Ｍ
ＯＤＥ ａ ５ 、 ＭＯＤＥ ｂｅ 、 ＭＯＤＥ
ｃ ７゜ＭＯＤＥｄｓ、ＭＯＤＥｅ９によりチソプ内部
の動作モ−ドすなわちチップモードが決められる。捷だ
１０は出力端子であシ、同期用クロック等、チップ内部
の信号を外部に出力するだめの端子である。
５，６，７，８．９は出力端子である。入力端子ＰＩＮ
ａ１．ＰＩＮｂ２．ＰＩＮｃ３に与えられた信号はデコ
ーダ４で第２図に示すようにデコードされ、その出力Ｍ
ＯＤＥ ａ ５ 、 ＭＯＤＥ ｂｅ 、 ＭＯＤＥ
ｃ ７゜ＭＯＤＥｄｓ、ＭＯＤＥｅ９によりチソプ内部
の動作モ−ドすなわちチップモードが決められる。捷だ
１０は出力端子であシ、同期用クロック等、チップ内部
の信号を外部に出力するだめの端子である。
しかしながら上記のような構成では、チップモードセレ
クト用端子と、内部信号出力用端子の両方を必要として
おシ制限された端子数の範囲内で端子を有効に利用しな
ければならない１チツプマイクロコンピユータ等におい
て、上記のモードセレクト回路を用いると、端子使用効
率が悪くなるという欠点を有していた。
クト用端子と、内部信号出力用端子の両方を必要として
おシ制限された端子数の範囲内で端子を有効に利用しな
ければならない１チツプマイクロコンピユータ等におい
て、上記のモードセレクト回路を用いると、端子使用効
率が悪くなるという欠点を有していた。
発明の目的
本発明は上記従来の問題点を解消するもので、端子使用
効率の高いチップモードセレクト回路を提供することに
ある。
効率の高いチップモードセレクト回路を提供することに
ある。
発明の構成
本発明は入力専用の第１の端子群と、入出力兼用の第２
の端子０群と、前記第２の端子群のそれぞれに対応して
その出力が接続されたスリーステートバッファ群と、前
記第１の端子群に外部から与えられる信号のデコード結
果に基づき前記スリーステートバッファ群の出力を制御
すると共に前記スリーステートバッファ群の出力をディ
スエーブル状態に制御した時には更に前記第２の端子群
上に外部より与えられる信号をもデコードし各種制御信
号を出力するデコーダとを備えたチップモードセレクト
回路であシ、チップモードセレクト用端子の一部を入出
力兼用とすることにより端子使用効率を高めることので
きるものである。
の端子０群と、前記第２の端子群のそれぞれに対応して
その出力が接続されたスリーステートバッファ群と、前
記第１の端子群に外部から与えられる信号のデコード結
果に基づき前記スリーステートバッファ群の出力を制御
すると共に前記スリーステートバッファ群の出力をディ
スエーブル状態に制御した時には更に前記第２の端子群
上に外部より与えられる信号をもデコードし各種制御信
号を出力するデコーダとを備えたチップモードセレクト
回路であシ、チップモードセレクト用端子の一部を入出
力兼用とすることにより端子使用効率を高めることので
きるものである。
実施例の説明
第３図に本発明の一実施例を示す。第３図において、１
１．１２はモード設定専用の入力端子であり、１３はモ
ード設定及び内部信号出力の２つの役割をもつ入出力兼
用端子である。端子ＰＩＮａ１１゜ＰＩＮｂ１２．ＰＩ
Ｎｃ１３に与えられた信号はデコーダ１４で第２図に示
すようにデコードされ、その出力ＭＯＤＥ ａ １５
、 ＭＯＤＥ ｂ １６ 、 ＭＯＤＥ ｃ １７．Ｍ
ＯＤＥｅ１８によりチップ内部の動作モードすなわちチ
ップモードが決められる。２０は内部信号１ＰＩＮｃ１
３をへて外部に出力するためのスリルステートバッファ
であり、デコーダ１４の出力により制御される。
１．１２はモード設定専用の入力端子であり、１３はモ
ード設定及び内部信号出力の２つの役割をもつ入出力兼
用端子である。端子ＰＩＮａ１１゜ＰＩＮｂ１２．ＰＩ
Ｎｃ１３に与えられた信号はデコーダ１４で第２図に示
すようにデコードされ、その出力ＭＯＤＥ ａ １５
、 ＭＯＤＥ ｂ １６ 、 ＭＯＤＥ ｃ １７．Ｍ
ＯＤＥｅ１８によりチップ内部の動作モードすなわちチ
ップモードが決められる。２０は内部信号１ＰＩＮｃ１
３をへて外部に出力するためのスリルステートバッファ
であり、デコーダ１４の出力により制御される。
以上のように構成された本実施例のモードセレクト回路
について以下その動作を説明する。今。
について以下その動作を説明する。今。
テストモード０．テストモード１．テストモード２、テ
ストモード３の４つのテストモードと、ユーザモードの
計５つのチップモードを設定する必要があシ、ユーザモ
ード時には外部機器との同期をとるだめの同期用クロッ
クをチップ外部に出力する場合を考える。この時、上記
各モードと、端子ＰＩＮａ１１ 、ＰＩＮｂ１２．ＰＩ
Ｎａ１３の状態を第４図に示すように割付ける。
ストモード３の４つのテストモードと、ユーザモードの
計５つのチップモードを設定する必要があシ、ユーザモ
ード時には外部機器との同期をとるだめの同期用クロッ
クをチップ外部に出力する場合を考える。この時、上記
各モードと、端子ＰＩＮａ１１ 、ＰＩＮｂ１２．ＰＩ
Ｎａ１３の状態を第４図に示すように割付ける。
ユーザモードはＰＩＮｃ１３がＤｏ、ｎ＋ｔ ｃａｒａ
の状態でセレクトする。またこの時ＭＯＤ Ｅ ｅ １
９がセレクトされるのでスリーステートバッンア２ｏが
イネーブルとなり同期用クロックはＰＩＮａ１３ から
出力される。
の状態でセレクトする。またこの時ＭＯＤ Ｅ ｅ １
９がセレクトされるのでスリーステートバッンア２ｏが
イネーブルとなり同期用クロックはＰＩＮａ１３ から
出力される。
次にＰ ｌＮａ１１ 、 Ｐ ｌＮｂ１２の状態ｔ−（
”Ｏ”２℃つあるいは（”０”、”１’）とする事にょ
シＭＯＤ１ｉ：ｅ１９端子は０”となシスリーステート
バッファ２０はディスエーブル状態となる。そこで外部
からＰＩＮｃ１３ に信号を与えることができ。
”Ｏ”２℃つあるいは（”０”、”１’）とする事にょ
シＭＯＤ１ｉ：ｅ１９端子は０”となシスリーステート
バッファ２０はディスエーブル状態となる。そこで外部
からＰＩＮｃ１３ に信号を与えることができ。
その結果テストモード０〜３の何れかをセレクトする事
ができる。テストモードにおいては同期用クロックは外
部に出力されないが、この信号を持つ意味から考え、殆
ど弊害はない。
ができる。テストモードにおいては同期用クロックは外
部に出力されないが、この信号を持つ意味から考え、殆
ど弊害はない。
以上のように本実施例によれば、内部信号出力用スリー
ステートバッファを設け、またチップモードセレクト用
のデコーダのデコード方法を工夫する事により、第１図
の従来例で４本の端子を用いて実現していた機能′ｆ：
３本の端子で実現できる。
ステートバッファを設け、またチップモードセレクト用
のデコーダのデコード方法を工夫する事により、第１図
の従来例で４本の端子を用いて実現していた機能′ｆ：
３本の端子で実現できる。
発明の効果
本発明のチップモードセレクト回路は、入力専用の第１
の端子群と、入出力兼用の第２の端子群と、前記第２の
端子群のそれぞれの端子に対応してその出力が接続され
たスリーステートバッファ群と、前記第１の端子群に外
部から与えられる信号のデコード結果に基づき前記スリ
ーステートバッファ群の出力を制御すると共に前記スリ
ーステートバッファ群の出力をディスエーブル状態に制
御した時には更に前記第２の端子群上に外部より与えら
れる信号をもデコードし各種制御信号を出力するデコー
ダとを設けることにより、チップモードセレクト専用に
使用する端子の数を減少させチップ全体としての端子の
使用効率を高める事ができ、その実用的価値は大きい。
の端子群と、入出力兼用の第２の端子群と、前記第２の
端子群のそれぞれの端子に対応してその出力が接続され
たスリーステートバッファ群と、前記第１の端子群に外
部から与えられる信号のデコード結果に基づき前記スリ
ーステートバッファ群の出力を制御すると共に前記スリ
ーステートバッファ群の出力をディスエーブル状態に制
御した時には更に前記第２の端子群上に外部より与えら
れる信号をもデコードし各種制御信号を出力するデコー
ダとを設けることにより、チップモードセレクト専用に
使用する端子の数を減少させチップ全体としての端子の
使用効率を高める事ができ、その実用的価値は大きい。
２図は従来のチップそ−ドセレクト用デコーダのデコー
ド例を示す図、第３図は本発明の一実施例のチップモー
ドセレクト回路を示す回路図、第４図は本発明のチップ
モードセレクト回路で用いられるデコーダのデコードの
ようすを示す図である。
ド例を示す図、第３図は本発明の一実施例のチップモー
ドセレクト回路を示す回路図、第４図は本発明のチップ
モードセレクト回路で用いられるデコーダのデコードの
ようすを示す図である。
１．２，３，１１．１２・・−・・幻博用端子、１３・
・・・・・入出力兼用端子、１３・・・・・・入出力兼
用端子、４，１４・・・・・・デコーダ％５，６，７，
８，９，１５，１６．１７，１８．１９・・・・・・モ
ードセレクト信号、２０、・・・・・スリーステートバ
ッファ。
・・・・・入出力兼用端子、１３・・・・・・入出力兼
用端子、４，１４・・・・・・デコーダ％５，６，７，
８，９，１５，１６．１７，１８．１９・・・・・・モ
ードセレクト信号、２０、・・・・・スリーステートバ
ッファ。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
図 第２図
Claims (1)
- 複数個の端子から構成される入力専用の第１の端子群と
、複数個の端子から構成される入出力用の第２の端子群
と、前記第２の端子群のそれぞれの端子に対応してその
出力が接続される複数個のスリーステートバッファ群と
、前記第１の端子群に外部より与えられる信号をデコー
ドしその結果に基づき前記スリーステートバッファ群の
出力を制御すると共に前記スリーステートバッファ群の
出力をディスエーブル状態に制御した時には更に前記第
２の端子群上に外部より与えられる信号をもデコードし
各種制御信号を出力するデコーダとを備えた事を特徴と
するチップモードセレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129810A JPS617974A (ja) | 1984-06-22 | 1984-06-22 | チツプモ−ドセレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129810A JPS617974A (ja) | 1984-06-22 | 1984-06-22 | チツプモ−ドセレクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617974A true JPS617974A (ja) | 1986-01-14 |
Family
ID=15018779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129810A Pending JPS617974A (ja) | 1984-06-22 | 1984-06-22 | チツプモ−ドセレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453969A (en) * | 1987-08-21 | 1989-03-01 | Fuji Kikai Kogyo Kk | Shaft detachable device |
| JPH06150024A (ja) * | 1992-11-10 | 1994-05-31 | Nec Corp | マイクロコンピュータ |
-
1984
- 1984-06-22 JP JP59129810A patent/JPS617974A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453969A (en) * | 1987-08-21 | 1989-03-01 | Fuji Kikai Kogyo Kk | Shaft detachable device |
| JPH06150024A (ja) * | 1992-11-10 | 1994-05-31 | Nec Corp | マイクロコンピュータ |
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