JPH01202025A - モード切替回路 - Google Patents
モード切替回路Info
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- JPH01202025A JPH01202025A JP63026900A JP2690088A JPH01202025A JP H01202025 A JPH01202025 A JP H01202025A JP 63026900 A JP63026900 A JP 63026900A JP 2690088 A JP2690088 A JP 2690088A JP H01202025 A JPH01202025 A JP H01202025A
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- JP
- Japan
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- input
- output
- clock signal
- mode switching
- signal
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Links
- 239000000872 buffer Substances 0.000 abstract description 32
- 238000012360 testing method Methods 0.000 abstract description 23
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 9
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 7
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 6
- 230000001052 transient effect Effects 0.000 abstract 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 11
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 6
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は入力信号に応答し、複数の動作モードを選択
するモード切替回路に関するものである。
するモード切替回路に関するものである。
（従来の技術〕
第６図は従来のテストモード切替回路を示す回路図であ
る。同図において、１．２は８ビットリップルカウンタ
であり、カウンタ１のトグル入力王にはクロック信号Ｃ
ＬＫが入力バッファＢＦ１４、介して入力され、カウン
タ１，２のそれぞれのリセット人力Ｒにはリセット信号
Ｒ８Ｔが入力バッフ７８Ｆ２を介して印加されている。
る。同図において、１．２は８ビットリップルカウンタ
であり、カウンタ１のトグル入力王にはクロック信号Ｃ
ＬＫが入力バッファＢＦ１４、介して入力され、カウン
タ１，２のそれぞれのリセット人力Ｒにはリセット信号
Ｒ８Ｔが入力バッフ７８Ｆ２を介して印加されている。
そして、カウンタ１．２のＱ出力はそれぞれバッファＢ
Ｆ３．８Ｆ４を介して出力端子Ｐ１．Ｐ２より出力され
る。
Ｆ３．８Ｆ４を介して出力端子Ｐ１．Ｐ２より出力され
る。
また、カウンタ１のＱ出力、カウンタ２のＴ入力間には
セレクタ３が設けられている。セレクタ３は２つのアン
ドゲートＡＮＤ１．ＡＮＤ４．インバータ１及びオアゲ
ートＯＲにより構成され、アンドゲートＡＮＤ１の一方
人力はカウンタ１のＱ出力、他方入力はリセット信号Ｒ
８Ｔが入力バッファＢＦ２及びインバータＩを介して入
力される。一方、アンドゲートＡＮＤ２は一方入力を入
力バッフ７８Ｆ１を介したり白ツク信号ＣＬＫ。
セレクタ３が設けられている。セレクタ３は２つのアン
ドゲートＡＮＤ１．ＡＮＤ４．インバータ１及びオアゲ
ートＯＲにより構成され、アンドゲートＡＮＤ１の一方
人力はカウンタ１のＱ出力、他方入力はリセット信号Ｒ
８Ｔが入力バッファＢＦ２及びインバータＩを介して入
力される。一方、アンドゲートＡＮＤ２は一方入力を入
力バッフ７８Ｆ１を介したり白ツク信号ＣＬＫ。
他方入力を入力バッファＢＦ５を介したテストモード信
号ＴＭが入力される。これらのアンドゲートＡＮＤ１．
ＡＮＤ２の出力が、それぞれオアゲートＯＲの入力とな
り、オアゲートＯＲの出力がカウンタ２のＴ入力となる
。
号ＴＭが入力される。これらのアンドゲートＡＮＤ１．
ＡＮＤ２の出力が、それぞれオアゲートＯＲの入力とな
り、オアゲートＯＲの出力がカウンタ２のＴ入力となる
。
このような構成において、通常のカウンタとしての動作
（通常動作）時は、テストモード信号ＴＭを“Ｌ″レベ
ル設定することにより行われる。
（通常動作）時は、テストモード信号ＴＭを“Ｌ″レベ
ル設定することにより行われる。
この信号設定によりセレクタ３内のアンドゲートＡＮＤ
１の他方入力がＩ Ｈ１１、アンドゲートＡＮＤ２の他
方入力が“Ｌ ＴＴとなり、アンドゲートＡＮＤ２の出
力がＬ ＩＩに固定される。従って、オアゲートＯＲの
出力はアンドゲートＡＮＤ１の出力レベルと同じになる
。このアンドゲートＡＮＤ１の出力はアンドゲートＡＮ
ＤＩの一方入力、つまりカウンタ１のＱ出力により決定
される。その結果、カウンタ１のＱ出力がカウンタ２の
王入力に接続されることになり、１６ビツトのカウンタ
が構成される。
１の他方入力がＩ Ｈ１１、アンドゲートＡＮＤ２の他
方入力が“Ｌ ＴＴとなり、アンドゲートＡＮＤ２の出
力がＬ ＩＩに固定される。従って、オアゲートＯＲの
出力はアンドゲートＡＮＤ１の出力レベルと同じになる
。このアンドゲートＡＮＤ１の出力はアンドゲートＡＮ
ＤＩの一方入力、つまりカウンタ１のＱ出力により決定
される。その結果、カウンタ１のＱ出力がカウンタ２の
王入力に接続されることになり、１６ビツトのカウンタ
が構成される。
一方、テストモード時は、テストモード信号ＴＭをＨ１
１レベルに設定することにより行われる。
１レベルに設定することにより行われる。
この信号設定によりセレクタ３内のアンドゲートＡＮＤ
１の他方入力がｌ ｌ １１、アンドゲートＡＮＤ２の
他方入力がＨｌ？となり、アンドゲートＡＮＤ１の出力
が“Ｌ ｔ＋に固定される。従って、オアゲートＯＲの
出力はアンドゲートＡＮＤ２の出力レベルと同じになる
。このアンドゲートＡＮＤ２の出力はアンドゲートＡＮ
Ｄ２の一方入力、つまりクロック信号ＣＬＫにより決定
される。その結果、カウンタ１，２の王入力にはそれぞ
れクロック信号ＣＬＫが入力されることになる。
１の他方入力がｌ ｌ １１、アンドゲートＡＮＤ２の
他方入力がＨｌ？となり、アンドゲートＡＮＤ１の出力
が“Ｌ ｔ＋に固定される。従って、オアゲートＯＲの
出力はアンドゲートＡＮＤ２の出力レベルと同じになる
。このアンドゲートＡＮＤ２の出力はアンドゲートＡＮ
Ｄ２の一方入力、つまりクロック信号ＣＬＫにより決定
される。その結果、カウンタ１，２の王入力にはそれぞ
れクロック信号ＣＬＫが入力されることになる。
この状態で、クロック信号ＣＬＫを与え、１２８クロツ
クごとにカウンタ１．２の出力端子Ｐ１゜Ｐ２の電位レ
ベルが変化（１１Ｌ １１４１“Ｈ″、“ｌ Ｈｌ″→
“Ｌ”）することを確認することで８ビットリップルカ
ウンタ１，２の動作をテストしている。
クごとにカウンタ１．２の出力端子Ｐ１゜Ｐ２の電位レ
ベルが変化（１１Ｌ １１４１“Ｈ″、“ｌ Ｈｌ″→
“Ｌ”）することを確認することで８ビットリップルカ
ウンタ１，２の動作をテストしている。
上記したセレクタ３によらず、直列に接続されたカウン
タ１，２（つまり、通常動作時）でテストを行う場合、
カウンタ２の出力端子Ｐ２の電位レベル変化を確認する
ためには、クロック信号ＣＬＫの必要クロック数が２
Ｘ ２ ＝ ２１５＝ ３２７６８クロツクとなり
テスト時間の長期化をＪＢ ＜問題点があり、さらに一
般には、カウンタ２のＱ出力が他の回路を駆動す゛る例
が多く、さらに複雑化してしまう。
タ１，２（つまり、通常動作時）でテストを行う場合、
カウンタ２の出力端子Ｐ２の電位レベル変化を確認する
ためには、クロック信号ＣＬＫの必要クロック数が２
Ｘ ２ ＝ ２１５＝ ３２７６８クロツクとなり
テスト時間の長期化をＪＢ ＜問題点があり、さらに一
般には、カウンタ２のＱ出力が他の回路を駆動す゛る例
が多く、さらに複雑化してしまう。
セレクタ３はこのような問題点を解消するために設けら
れ、テスト時間の短縮を図っている。このようなテスト
モード切替の働きをするセレクタ３はテストモード切替
回路としてリップルカウンタ８ビツトごとに付加するの
が一般的である。
れ、テスト時間の短縮を図っている。このようなテスト
モード切替の働きをするセレクタ３はテストモード切替
回路としてリップルカウンタ８ビツトごとに付加するの
が一般的である。
従来のセレクタ３のようなモード切替回路は以上のよう
に構成されており、テストモード信号ＴＭの如くモード
切替を指示する信号を入力する必要があり、外部入力端
子を設けなければならないという問題点があった。
に構成されており、テストモード信号ＴＭの如くモード
切替を指示する信号を入力する必要があり、外部入力端
子を設けなければならないという問題点があった。
この発明は上記のような問題点を解決するため、になさ
れたもので、外部入力端子を余分に設けることなくモー
ド切替を行うことができるモード切替回路を得ることを
目的とする。
れたもので、外部入力端子を余分に設けることなくモー
ド切替を行うことができるモード切替回路を得ることを
目的とする。
この発明にかかるモード切替回路は、入力信号に応答し
、複数の動作モードを選択する回路であって、振幅の異
なる入力信号が選択的に入力され、この入力信号の振幅
に応じて動作モードを選択している。
、複数の動作モードを選択する回路であって、振幅の異
なる入力信号が選択的に入力され、この入力信号の振幅
に応じて動作モードを選択している。
この発明においては、入力信号の振幅に応じて動作モー
ドを選択するため、入力信号にモード選択機能を備えさ
せることができる。
ドを選択するため、入力信号にモード選択機能を備えさ
せることができる。
（実施例）
第１図はこの発明の一実施例であるテストモード切替回
路を示す回路図である。以下、従来と異なる点について
述べる。テストモード信号ＴＭは取り除かれ、入力信号
であるクロック信号ＣＬＫがカウンターのＴ入力の他に
、入力バッファＢＦ６を介してＲＳフリップフロップ４
のリセット人力Ｒとなっている。
路を示す回路図である。以下、従来と異なる点について
述べる。テストモード信号ＴＭは取り除かれ、入力信号
であるクロック信号ＣＬＫがカウンターのＴ入力の他に
、入力バッファＢＦ６を介してＲＳフリップフロップ４
のリセット人力Ｒとなっている。
入力バッファＢＦ６は他の入力バッファＢＦ１〜８Ｆ４
の遷移電圧ＶＡと異なり、Ｖ、（Ｖ、＞■Ａ）に設定さ
れている。従って第２図（ａ）に示丈ように、“Ｈ”レ
ベルが電位■８を超えるクロック信号ＣＬＫ （以下ｒ
ＣＬＫ１Ｊとする。）が入力された場合、入力バッファ
ＢＦ１．ＢＦ６それぞれの出力波形は同図（ｂ）、 （
Ｃ）に示す如く全く同一の波形となる。一方、第３図（
ａ）に示すように゛Ｈ″レベルが電位ｖ 〜■８間に設
定されたクロック信号ＣＬＫ （以下ｒＣＬＫ２Ｊとす
る。）が入力された場合、入力バッファＢＦ１の出力波
形（第３図（ｂ））はクロック信号ＣＬＫ１人力時の出
力波形（第２図（ｂ））と全く同一波形となるが、入力
バッファＢＦ６の出力波形は第３図（Ｃ）に示すように
“Ｌ ＩＩレベルに固定される。
の遷移電圧ＶＡと異なり、Ｖ、（Ｖ、＞■Ａ）に設定さ
れている。従って第２図（ａ）に示丈ように、“Ｈ”レ
ベルが電位■８を超えるクロック信号ＣＬＫ （以下ｒ
ＣＬＫ１Ｊとする。）が入力された場合、入力バッファ
ＢＦ１．ＢＦ６それぞれの出力波形は同図（ｂ）、 （
Ｃ）に示す如く全く同一の波形となる。一方、第３図（
ａ）に示すように゛Ｈ″レベルが電位ｖ 〜■８間に設
定されたクロック信号ＣＬＫ （以下ｒＣＬＫ２Ｊとす
る。）が入力された場合、入力バッファＢＦ１の出力波
形（第３図（ｂ））はクロック信号ＣＬＫ１人力時の出
力波形（第２図（ｂ））と全く同一波形となるが、入力
バッファＢＦ６の出力波形は第３図（Ｃ）に示すように
“Ｌ ＩＩレベルに固定される。
ＲＳフリップフロップ４は２つのノアゲートより構成さ
れ、そのリセット人力Ｒは、入力バッファＢＦ６＠介し
たクロック信号ＣＬＫ、セット人力Ｓは入力バッファＢ
Ｆ２を介したリセット信号Ｒ８Ｔとなる。そして、Ｑ出
力がセレクタ３内のインバータＩの入力部に接続される
。
れ、そのリセット人力Ｒは、入力バッファＢＦ６＠介し
たクロック信号ＣＬＫ、セット人力Ｓは入力バッファＢ
Ｆ２を介したリセット信号Ｒ８Ｔとなる。そして、Ｑ出
力がセレクタ３内のインバータＩの入力部に接続される
。
このような構成において、通常動作時は“Ｈ″レベル電
位Ｖ８以上のクロック信号ＣＬＫ１を使用することで行
われる。
位Ｖ８以上のクロック信号ＣＬＫ１を使用することで行
われる。
まず、リセット信号Ｒ８Ｔを１１８ Ｉ＋レベルにクロ
ック信号ＣＬＫを“Ｌ”レベルにし、カウンタ１．２を
リセットすると共にＲＳフリップフロップ４を″゛Ｈ″
Ｈ″レベル設定した後、リセット信号Ｒ８Ｔを°Ｌ”レ
ベルに立下げ固定する。そして、クロック信号ＣＬＫと
してＣＬＫｌを印加することで、入力バッフＦＢＦ６の
出力波形は第２図（Ｃ）のようになり、セット人力Ｓが
Ｌ ｅ＋レベルのＲＳフリップ７０ツブ４のＱ出力は°
“Ｌ″レベル固定される。この信号設定によりセレクタ
３内のアンドゲートＡＮＤ１の他方入力がＨ１１、アン
ドゲートＡＮＤ２の他方入力が“Ｌ″となり、アンドゲ
ートＡＮＤ２の出力がＬ ＩＩに固定される。従って、
オアゲートＯＲの出力はアンドゲートＡＮＤ１の出力レ
ベルと同じになる。このアンドゲートＡＮＤ１の出力は
アンドゲートＡＮＤ１の一方入力、つまりカウンタ１の
Ｑ出力により決定される。その結果、カウンタ１のＱ出
力がカウンタ２の王入力に接続されることにより、１６
ビツトのカウンタが構成される。
ック信号ＣＬＫを“Ｌ”レベルにし、カウンタ１．２を
リセットすると共にＲＳフリップフロップ４を″゛Ｈ″
Ｈ″レベル設定した後、リセット信号Ｒ８Ｔを°Ｌ”レ
ベルに立下げ固定する。そして、クロック信号ＣＬＫと
してＣＬＫｌを印加することで、入力バッフＦＢＦ６の
出力波形は第２図（Ｃ）のようになり、セット人力Ｓが
Ｌ ｅ＋レベルのＲＳフリップ７０ツブ４のＱ出力は°
“Ｌ″レベル固定される。この信号設定によりセレクタ
３内のアンドゲートＡＮＤ１の他方入力がＨ１１、アン
ドゲートＡＮＤ２の他方入力が“Ｌ″となり、アンドゲ
ートＡＮＤ２の出力がＬ ＩＩに固定される。従って、
オアゲートＯＲの出力はアンドゲートＡＮＤ１の出力レ
ベルと同じになる。このアンドゲートＡＮＤ１の出力は
アンドゲートＡＮＤ１の一方入力、つまりカウンタ１の
Ｑ出力により決定される。その結果、カウンタ１のＱ出
力がカウンタ２の王入力に接続されることにより、１６
ビツトのカウンタが構成される。
従って、第４図の波形図に示す如く、２７クロツク期聞
Ｔ１ごとにカウンタ１のＱ出力が反転し、２ クロック
期間Ｔ２ごとにカウンタ２のＱ出力が反転する。
Ｔ１ごとにカウンタ１のＱ出力が反転し、２ クロック
期間Ｔ２ごとにカウンタ２のＱ出力が反転する。
一方、テスト動作時は“ＨＩＩレベルが電位■。
以上■８以下のクロック信号ＣＬＫ２を使用することで
行われる。
行われる。
まず、リセット信号Ｒ８Ｔを゛Ｈ″レベルにクロック信
号ＣＬＫを“Ｌ ＩＴレベルにし、カウンタ１．２をリ
セットすると共にＲＳフリップフロップ４を゛Ｈ″レベ
ルに初期設定した後、リセット信＠ ＲＳ Ｔを“Ｌ
Ｉ＋レベルに立下げ固定する。そして、クロック信号Ｃ
ＬＫとしてＣＬＫ２を印加することで、入力バッファＢ
Ｆ６の出力波形は第３図（Ｃ）のようになり、リセット
人力Ｒ及びセット人力Ｓが゛Ｌ″レベルのＲＳフリップ
７０ツブ４のＱ出力は初期状態、つまり゛°Ｈ″レベル
に固定される。この信号設定によりセレクタ３内のアン
ドゲートＡＮＤ１の他方入力が“Ｌ”、アンドゲートＡ
ＮＤ２の他方入力が“ＨＩＩとなり、アンドゲートＡＮ
Ｄ１の出力が“し”に固定される。
号ＣＬＫを“Ｌ ＩＴレベルにし、カウンタ１．２をリ
セットすると共にＲＳフリップフロップ４を゛Ｈ″レベ
ルに初期設定した後、リセット信＠ ＲＳ Ｔを“Ｌ
Ｉ＋レベルに立下げ固定する。そして、クロック信号Ｃ
ＬＫとしてＣＬＫ２を印加することで、入力バッファＢ
Ｆ６の出力波形は第３図（Ｃ）のようになり、リセット
人力Ｒ及びセット人力Ｓが゛Ｌ″レベルのＲＳフリップ
７０ツブ４のＱ出力は初期状態、つまり゛°Ｈ″レベル
に固定される。この信号設定によりセレクタ３内のアン
ドゲートＡＮＤ１の他方入力が“Ｌ”、アンドゲートＡ
ＮＤ２の他方入力が“ＨＩＩとなり、アンドゲートＡＮ
Ｄ１の出力が“し”に固定される。
従って、オアゲートＯＲの出力はアンドゲートＡＮＤ２
の出力レベルと同じになる。このアンドゲートＡＮＤ２
の出力はアンドゲートＡＮＤ２の一方入力、つまり入力
バッファＢＦ１ （第３図（ｂ））の出力により決定さ
れる。その結果、カウンタ１゜２の王入力には入力バッ
ファＢＦ１の出力が入力されることになる。
の出力レベルと同じになる。このアンドゲートＡＮＤ２
の出力はアンドゲートＡＮＤ２の一方入力、つまり入力
バッファＢＦ１ （第３図（ｂ））の出力により決定さ
れる。その結果、カウンタ１゜２の王入力には入力バッ
ファＢＦ１の出力が入力されることになる。
従って、第５図の波形図に示す如く、カウンタ１．２双
方のＱ出力が正常時には２７クロツク期間Ｔ１ごとに反
転するため、カウンタ２のテストも短時間で行うことが
できる。
方のＱ出力が正常時には２７クロツク期間Ｔ１ごとに反
転するため、カウンタ２のテストも短時間で行うことが
できる。
このように従来から用いられたセレクタ３に加え、ＲＳ
フリップフロップ４、遷移電圧の異なる入力バッファＢ
Ｆ６を用いることでテストモード切替回路を構成し、入
力バッフ７８Ｆ６により入力信号であるクロック信号Ｃ
ＬＫの振幅の違い（信号ＣＬＫ１．ＣＬＫ２）を判別可
能にしたため、クロック′信号ＣＬＫにモード選択機能
を具備さけることができる。その結果、従来のように、
モード選択のための信号ＴＭを不用にし、外部入力端子
数を減少させることができる。このことは、入出力端子
数が限定されているゲートアレイ等のセミカスタムＩＣ
において特に有効であ、る。
フリップフロップ４、遷移電圧の異なる入力バッファＢ
Ｆ６を用いることでテストモード切替回路を構成し、入
力バッフ７８Ｆ６により入力信号であるクロック信号Ｃ
ＬＫの振幅の違い（信号ＣＬＫ１．ＣＬＫ２）を判別可
能にしたため、クロック′信号ＣＬＫにモード選択機能
を具備さけることができる。その結果、従来のように、
モード選択のための信号ＴＭを不用にし、外部入力端子
数を減少させることができる。このことは、入出力端子
数が限定されているゲートアレイ等のセミカスタムＩＣ
において特に有効であ、る。
なお、この実施例では、２つの異なる振幅を有する入力
信号による２つのモード選択の例を示したが、本発明を
適用することで３つ以上の異なる振幅を有する入力信号
により３つ以上のモード選択に拡張することも容易であ
る。
信号による２つのモード選択の例を示したが、本発明を
適用することで３つ以上の異なる振幅を有する入力信号
により３つ以上のモード選択に拡張することも容易であ
る。
また、この実施例では、リップルカウンタ１゜２に対す
るテストモード切替回路としての構成例を示したが、他
の分野においてもこの発明が適用可能なのは勿論である
。
るテストモード切替回路としての構成例を示したが、他
の分野においてもこの発明が適用可能なのは勿論である
。
以上説明したように、この発明によれば、入力信号の振
幅に応じて動作モードを選択するため、入力信号の振幅
を適当に変更することで、外部入力端子を余分に設ける
ことなくモード切替を行うことができる効果がある。
幅に応じて動作モードを選択するため、入力信号の振幅
を適当に変更することで、外部入力端子を余分に設ける
ことなくモード切替を行うことができる効果がある。
第１図はこの発明の一実施例であるテストモード切替回
路を示す回路図、第２図は遷移電圧の異なる２つの入力
バッフ７の出力波形の比較を示したグラフであり、（ａ
）はクロック信号ＣＬＫ１の波形、（ｂ）はクロック信
号ＣＬＫ１を入力とした入力バッファＢＦ１の出力波形
、（Ｃ）はクロック信号ＣＬＫＩを入力とした入力バッ
フ７８Ｆ６の出力波形、第３図は遷移電圧の異なる２つ
の入カバソファの出力波形の比較を示したグラフであり
、（ａ）はクロック信号ＣＬＫ２の波形、（ｂ）はクロ
ック信号ＣＬ Ｋ ２を入力とした入力バッファＢＦ１
の出力波形、（Ｃ）はクロック信号ＣＬＫ２を入力とし
た入力バッファＢＦ６の出力波形を示したグラフ、第４
図は第１図で示したテストモード切替回路による通常動
作選択時の動作を示した波形図、第５図は第１図で示し
たテストモード切替回路によるテストモード時の動作を
示した波形図、第６図は従来のテストモード切替回路を
示す回路図である。 図において、３はセレクタ、４はＲＳフリップフロップ
、８Ｆ１〜ＢＦ４は遷移電圧がＶＡの入力バッファ、Ｂ
Ｆ６は遷移電圧がＶ （Ｖ８＞ＶＡ）の入力バッファ
、ＣＬＫ （ＣＬＫｌ、０ＬＫ２）はクロック信号であ
る。 なお、各図中同一符号は同一または相当部分を示す。
路を示す回路図、第２図は遷移電圧の異なる２つの入力
バッフ７の出力波形の比較を示したグラフであり、（ａ
）はクロック信号ＣＬＫ１の波形、（ｂ）はクロック信
号ＣＬＫ１を入力とした入力バッファＢＦ１の出力波形
、（Ｃ）はクロック信号ＣＬＫＩを入力とした入力バッ
フ７８Ｆ６の出力波形、第３図は遷移電圧の異なる２つ
の入カバソファの出力波形の比較を示したグラフであり
、（ａ）はクロック信号ＣＬＫ２の波形、（ｂ）はクロ
ック信号ＣＬ Ｋ ２を入力とした入力バッファＢＦ１
の出力波形、（Ｃ）はクロック信号ＣＬＫ２を入力とし
た入力バッファＢＦ６の出力波形を示したグラフ、第４
図は第１図で示したテストモード切替回路による通常動
作選択時の動作を示した波形図、第５図は第１図で示し
たテストモード切替回路によるテストモード時の動作を
示した波形図、第６図は従来のテストモード切替回路を
示す回路図である。 図において、３はセレクタ、４はＲＳフリップフロップ
、８Ｆ１〜ＢＦ４は遷移電圧がＶＡの入力バッファ、Ｂ
Ｆ６は遷移電圧がＶ （Ｖ８＞ＶＡ）の入力バッファ
、ＣＬＫ （ＣＬＫｌ、０ＬＫ２）はクロック信号であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）入力信号に応答し、複数の動作モードを選択する
モード切替回路であって、 振幅の異なる入力信号が選択的に入力され、この入力信
号の振幅に応じて動作モードを選択するモード切替回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026900A JPH01202025A (ja) | 1988-02-08 | 1988-02-08 | モード切替回路 |
| US07/302,033 US4961012A (en) | 1988-02-08 | 1989-01-26 | Semiconductor integrated circuit device responsive to clock signals having different amplitudes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026900A JPH01202025A (ja) | 1988-02-08 | 1988-02-08 | モード切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202025A true JPH01202025A (ja) | 1989-08-15 |
Family
ID=12206112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026900A Pending JPH01202025A (ja) | 1988-02-08 | 1988-02-08 | モード切替回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4961012A (ja) |
| JP (1) | JPH01202025A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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