JPS59135926A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS59135926A JPS59135926A JP1087083A JP1087083A JPS59135926A JP S59135926 A JPS59135926 A JP S59135926A JP 1087083 A JP1087083 A JP 1087083A JP 1087083 A JP1087083 A JP 1087083A JP S59135926 A JPS59135926 A JP S59135926A
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- capacitor
- switch
- output
- input signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は縦続方式のＡ／Ｄ変換器の改良に関するもので
ある。 〔従来技術」 第１図は従来の縦続型Ａ／Ｄ変換器に用いられる１ビツ
トのＡ／Ｄ変換器である。入力信号ｖ、Ｎが入力端子１
に那えられると、サンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でサンプル・ホールドされ、この保持さ
れた電圧Ｖ（＝Ｖ）と基準電圧ＨＩＮ ｖＲ１２は比較回路５で比較される。Ｖ□＜ｖＲ／２の
とき比較回路５の出力Ｖ。Ｄはローレベル（Ｌ）となり
スイッチＳ１を閉、 ８２を開とし演算増幅器４からｖ
ｏＡＩ＝２■１１＝２ｖＩＮを出力する。ｖＨ＞ｖＲ１
２のとき比較回路５の出力ｖｏＤはハイレベル（Ｈ）と
なり、スイッチ５ｌｔ−開、 ８２を閉とし演算増幅器
４からＶ。Ａ＝２ｖＨ−ｖＲヨ２ｖＩＮ−ｖＲを出力す
る。第２図は演算増幅器４からの剰余出力Ｖ と入力信
号Ｖ□、Ｊとの関係を図Ａ 示したものである。すなわち人力信号Ｖ□、を基準電圧
ＶＲ／２と比較して１ビツトの震換ケ行なった後比較電
圧との”剰余１を出力している。第１図に示す１ピツ）
Ａ／Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ピツト出力（比較出
力）の輯合わせは複数ビットのＡ／Ｄ変換出力を構成す
る。 ところが第１図に示すような１ピツ） Ａ／Ｄ変換器の
場合、Ｓ／Ｈ回路２、比較回路６、演算増幅器４のオフ
セットおよびスイッチＳＬ、 ８２のオン抵抗などはす
べてＡ／Ｄ変換器の精度を制限する要因となる。このた
め複雑で高価なコンポーネントを用いなければ良い性能
が得られないという答点かあり、ＩＣ化も難しいため、
Ａ／Ｄ変換方式の原理としては比較的簡単であるにも拘
らず、縦続型Ａ／Ｄ変換器はこれまであま如実用化され
ていなかった。 〔目的〕 本発明は上記の問題点を解決するために々されたもので
あって、簡単な構成で性能が良＜ ＩＣ化の容易な縦続
型Ａ／Ｄ変換器を実現することを目的とする。 〔概要〕 上記の目的を達成するために本発明の第１の要旨とする
ところは、第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端に入力端子が接続する反転増幅器
と、上記回路の接続状態をスイッチを用いて切換えるス
イッチ手段とを備え、前記スイッチ手段は入力信号に対
応する電圧で第２のキャパシタを充電し基準電圧に対応
する電圧で第１のキャパシタを充電して前記入力信号と
前記基準電圧の比較を行なった後、前記比較の結果に対
応して前記第１および第２のキャパシタの保持・電圧を
用いて前記入力信号と前記基準電圧に関する算術演算を
行なう回路構成となるよう接続することを特徴とする１
ビツトのＡ／Ｄ変換器に存する。 本発明の第２の要旨とするところぼ、第１のキャパシタ
と、この第１のキャパシタの一端に関連して接続する第
２のキャパシタと、この第２のキャパシタの他端に入力
端子が接続する反転増幅器と、上記回路の接続状態をス
イッチを用いて切換えるスイッチ手段とを備え、前記ス
イッチ手段は入力信号に対応する電圧で第２のキャパシ
タを充電し基準電圧に対応する電圧で第１のキャパシタ
を充電して前記入力信号と前記基準電圧の比較を行なっ
た後、前記比較の結果に対応して前記第１および第２の
キャパシタの保持電圧を用いて前記入力信号と前記基準
電圧に関する算術演算を行なう回路構成となるよう接続
する１ビツトのＡ／Ｄ変換器を複数段縦続接続して各段
のアナログ出力を次段の入力信号とし、各段からの１ビ
、ト出力の組み合わせを出力とした複数ビットのＡ／Ｄ
’変換器に存する。 〔実施例の説明〕 以下図面を用いて本発明を説明する。第３図は本発明の
一実施例を示す電気回路図で、１ビツトのＡ／Ｄ変換器
である。１１はアナログ入力信号ｖＩＮが加えられる入
力端子、Ｓ１１はその一端がこの入力端子１１に接続す
るスイッチ、ｃｌはこのスイッチ記スイッチ８１１．の
他端にその一端が接続する第２のキャパシタ、１３はこ
のキャパシタＣ２の他端がその入力端子に接続する反転
増幅器で、例えば０ＭＯ８のインバータなどを用いるこ
とができる。８１４は前記反転増幅器１３の出力端子と
前記入力端子とに接続するスイッチ、Ｒ１とＲ２は前記
反転増幅器１３の前記出力端子に接続してその出力を分
圧する、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２
の接続点と前記キャパシタＣ１の他端とに接続するスイ
ッチ、８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャ
パシタＣ１の一端とに接続するスイッチである。１４は
スイッチ８１１．８１４を制御するクロックＣｐ１が加
えられるクロック入力端子、１５はスイッチ８１２．８
１３ ’（１１：制御するクロックＣＰ２が加えられる
クロック入力端子、１６けクロックＣＰ３が加えられる
クロック入力端子、１７はこのクロックＣＰ３にそのク
ロック入力とし前記反転増幅器１３からの比較出力をそ
のＤ入力とするＤ形フリップ・フロップ（以下り形Ｆ−
Ｆと呼ぶ）、１ＢはこのＤ形Ｆ−Ｆの反転出力および前
記クロックｃｐ３を入力とし出力をスイッチ８１５に加
えるＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力お
よび前記クロックＣＰ３’に入力とし出力をスイッチ８
１６に加えるＡＮＤ回路である。２０は前記反転増幅器
からの出力を外部に送出する出力端子である。 ７ なお上記のスイッチＳｌｌ〜８１６、Ｄ形Ｆ’Ｆおよび
ＡＮＤ回路１８．１９は上記１ピツ） Ａ／Ｄ変換回路
の接続状態をスイッチで切換えるスイッチ手段を構成し
ている。。 次に本回路の動作を説明する。回路全体は第４図に示す
６相のクロックＣＰ１〜ＣＰ３によって駆動きれる。 クロックＣＰ１がＨとなる第１の区間Ｔ１ではスイッチ
３１１およびＳ１４が閉となシその他のスイッチは開と
なる。スイッチ３１．４が閉じていると反転増幅器１３
の入出力端子は一足値Ｖ （演算増幅器のＦＦ オフセット電圧やインバータのしきい値電圧など）とな
り、したがってキャパシタＣ２は端子間電圧Ｖ −Ｖ
で充電される。 ＩＮ ＯＦＦ クロックＣＰ２がＢとなる第２の区間Ｔ２ではスイッチ
８１２と８１３のみが閉となる。このと＠ＣＩは基準電
圧ｖＲ１２に充電され、反転増幅器１３の入力゛電圧Ｖ
ｘは Ｒ ｖＸ” ２− ＷＩＮ ” ｖＯＦＦ となる。スイッチ８１４は開いているので、反転増幅器
１３は比較器として働き、前記入力電圧ＶｘがｖｏＦＦ
よシ高いと、すなわち ならば反転増幅器１３の比較出力はＲ１逆の場合にはＨ
となって、１ピツトのＡ／Ｄ変換出力が得られる。 クロックＣＰ３がＨとなる第６の区間Ｔ３ではスイッチ
Ｓ１５またはＳ１６のどちらか一方だけが閉となる。区
間Ｔ２における演算増幅器１３からの比較出力はクロッ
クＣＰ３の立上がりのタイミン／’Ｄ形Ｆ−Ｆ１７の出
力側に転送され、前記比較出力がＬのとき５１５ が閉
じ前記比較出力がＨのときＳ１６が閉じて、どちらの場
曾もＶｘ ” ＶＯＦＦとなって平衡する。すなわち、
比較出力がＬのときは、 Ｖｘ −”−（Ｖｘ、−ｖＯＦＦ ）−■ＯＦＦよす、
反転増幅器１３の出力Ｖｏは Ｖｏ ｙ ２Ｖ Ｎ となる。一方比較出力がＨのときは、同様に０ｖＲ ｖｘ” ” ”ＩＮ’−ｖＯＦＦ）″ｖＯＦＦ
２ よシ Ｖｏ＝２Ｖ −Ｖ Ｎ Ｒ となり剰余出力が得られる。 上記に示した関係から明らかなように、このような構成
とすることにより、Ａ／Ｄ変換出力および剰余出力に対
するオフセットの影響を原理的に無くすことができる。 またキャパシタを用いた方式比較回路、算術演算回路な
どを１つの反転増幅器で実現しているため構成が簡単で
ある。更に回路の主要部分はアナログ・スイッチ、イン
バータ。 小容量のキャパシタ、同一抵抗値の抵抗ペア曵けて、特
に高性能な素子を必要としないのでＩＣ化に向いている
。 なお嘱３図の回路において、入力信号によってキャパシ
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第５図
のＰ点にバッフ丁Ｂ（図は省略）を仲人してその出力を
キャパシタＣ２に加えるようにずれはよい。この場合に
バッフ丁Ｂのオフセットは反転増幅器１３のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。 第５図は本発明の第２の実施例を示したものでの 第５図Ａ／Ｄ ’！ｍ換器を４つ縦続接続して４ビツト
のＡ／Ｄ変換器を構成したものである。すなわち３１〜
３４は第５図の１ピツ） Ａ／Ｄ変換器で、初段のＡ／
Ｄ変換器３１の入力Ｖ として信号人力Ｖ が加えらＩ
ＮＩ ＩＮれ、以下
各段のＡ／Ｄ変換器の剰余出力が次段の信号人力となっ
ている。第６図に示すようにクロックＣＰＩ〜ＣＰ３を
Ａ／Ｄ変換器３１〜３４に位相をずらして加えることに
よシ、進行波的な高速変換が可能となる。４１〜５０は
各段からのＡ／Ｄ変換出力を保持・転送するだめのＤ形
Ｆ−Ｆで、Ａ／Ｄ変換器３１からの１ビツトのＡ／Ｄ変
換出力はＣｐ３タイミングでＤ形Ｆ−Ｆ ４１に保持さ
れ、各クロックによってＤ形Ｆ−Ｆ４２、４４．４７へ
と次々に転送される。他の段のＡ／Ｄ変換器３礼３３．
３４からのＡ／Ｄ変換出力も同様にして転送逼れ、最終
的にＤ形Ｆ−Ｆ ４７．４Ｂ、 ４９．５０からの各出
力Ｄ３． Ｄ２． ＤＩ、 Ｄｏ として４ビツトのＡ
／Ｄ変換出力を得ることができる。 このような構成とすることによシ、第６図の場合と同様
の利点を生じる外に、Ａ／Ｄ変換出力のビット数、すな
わち精度を高めることができる。 なお上記の実施例では１ピツ） Ａ／Ｄ ｆ換器を４段
用いる場合を示したがこれに限らず、段ａを更に増やす
ことも可能である。 またこの場合のＡ／Ｄ変換の精度は各段毎の２つの抵抗
（第４図のＲ１と１２ ）のマツチングによってのみ決
まり各段同志のマツチングは不要であるから、精度を高
めることが容易である。 なお第５図におけるＤ形Ｆ −Ｆ ４１．４３．４６．
５０は各段のＡ／Ｄ変換器３１〜３４が有するＤ形Ｆ−
Ｆ （例えば第５図の１７）で兼用することもできる。 〔発明の効果〕 以上述べたように本発明によれば、簡単な構成で性能が
良く、ＩＣ化の容易な縦続型Ａ／Ｄ変換器を実現できる
。
ある。 〔従来技術」 第１図は従来の縦続型Ａ／Ｄ変換器に用いられる１ビツ
トのＡ／Ｄ変換器である。入力信号ｖ、Ｎが入力端子１
に那えられると、サンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でサンプル・ホールドされ、この保持さ
れた電圧Ｖ（＝Ｖ）と基準電圧ＨＩＮ ｖＲ１２は比較回路５で比較される。Ｖ□＜ｖＲ／２の
とき比較回路５の出力Ｖ。Ｄはローレベル（Ｌ）となり
スイッチＳ１を閉、 ８２を開とし演算増幅器４からｖ
ｏＡＩ＝２■１１＝２ｖＩＮを出力する。ｖＨ＞ｖＲ１
２のとき比較回路５の出力ｖｏＤはハイレベル（Ｈ）と
なり、スイッチ５ｌｔ−開、 ８２を閉とし演算増幅器
４からＶ。Ａ＝２ｖＨ−ｖＲヨ２ｖＩＮ−ｖＲを出力す
る。第２図は演算増幅器４からの剰余出力Ｖ と入力信
号Ｖ□、Ｊとの関係を図Ａ 示したものである。すなわち人力信号Ｖ□、を基準電圧
ＶＲ／２と比較して１ビツトの震換ケ行なった後比較電
圧との”剰余１を出力している。第１図に示す１ピツ）
Ａ／Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ピツト出力（比較出
力）の輯合わせは複数ビットのＡ／Ｄ変換出力を構成す
る。 ところが第１図に示すような１ピツ） Ａ／Ｄ変換器の
場合、Ｓ／Ｈ回路２、比較回路６、演算増幅器４のオフ
セットおよびスイッチＳＬ、 ８２のオン抵抗などはす
べてＡ／Ｄ変換器の精度を制限する要因となる。このた
め複雑で高価なコンポーネントを用いなければ良い性能
が得られないという答点かあり、ＩＣ化も難しいため、
Ａ／Ｄ変換方式の原理としては比較的簡単であるにも拘
らず、縦続型Ａ／Ｄ変換器はこれまであま如実用化され
ていなかった。 〔目的〕 本発明は上記の問題点を解決するために々されたもので
あって、簡単な構成で性能が良＜ ＩＣ化の容易な縦続
型Ａ／Ｄ変換器を実現することを目的とする。 〔概要〕 上記の目的を達成するために本発明の第１の要旨とする
ところは、第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端に入力端子が接続する反転増幅器
と、上記回路の接続状態をスイッチを用いて切換えるス
イッチ手段とを備え、前記スイッチ手段は入力信号に対
応する電圧で第２のキャパシタを充電し基準電圧に対応
する電圧で第１のキャパシタを充電して前記入力信号と
前記基準電圧の比較を行なった後、前記比較の結果に対
応して前記第１および第２のキャパシタの保持・電圧を
用いて前記入力信号と前記基準電圧に関する算術演算を
行なう回路構成となるよう接続することを特徴とする１
ビツトのＡ／Ｄ変換器に存する。 本発明の第２の要旨とするところぼ、第１のキャパシタ
と、この第１のキャパシタの一端に関連して接続する第
２のキャパシタと、この第２のキャパシタの他端に入力
端子が接続する反転増幅器と、上記回路の接続状態をス
イッチを用いて切換えるスイッチ手段とを備え、前記ス
イッチ手段は入力信号に対応する電圧で第２のキャパシ
タを充電し基準電圧に対応する電圧で第１のキャパシタ
を充電して前記入力信号と前記基準電圧の比較を行なっ
た後、前記比較の結果に対応して前記第１および第２の
キャパシタの保持電圧を用いて前記入力信号と前記基準
電圧に関する算術演算を行なう回路構成となるよう接続
する１ビツトのＡ／Ｄ変換器を複数段縦続接続して各段
のアナログ出力を次段の入力信号とし、各段からの１ビ
、ト出力の組み合わせを出力とした複数ビットのＡ／Ｄ
’変換器に存する。 〔実施例の説明〕 以下図面を用いて本発明を説明する。第３図は本発明の
一実施例を示す電気回路図で、１ビツトのＡ／Ｄ変換器
である。１１はアナログ入力信号ｖＩＮが加えられる入
力端子、Ｓ１１はその一端がこの入力端子１１に接続す
るスイッチ、ｃｌはこのスイッチ記スイッチ８１１．の
他端にその一端が接続する第２のキャパシタ、１３はこ
のキャパシタＣ２の他端がその入力端子に接続する反転
増幅器で、例えば０ＭＯ８のインバータなどを用いるこ
とができる。８１４は前記反転増幅器１３の出力端子と
前記入力端子とに接続するスイッチ、Ｒ１とＲ２は前記
反転増幅器１３の前記出力端子に接続してその出力を分
圧する、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２
の接続点と前記キャパシタＣ１の他端とに接続するスイ
ッチ、８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャ
パシタＣ１の一端とに接続するスイッチである。１４は
スイッチ８１１．８１４を制御するクロックＣｐ１が加
えられるクロック入力端子、１５はスイッチ８１２．８
１３ ’（１１：制御するクロックＣＰ２が加えられる
クロック入力端子、１６けクロックＣＰ３が加えられる
クロック入力端子、１７はこのクロックＣＰ３にそのク
ロック入力とし前記反転増幅器１３からの比較出力をそ
のＤ入力とするＤ形フリップ・フロップ（以下り形Ｆ−
Ｆと呼ぶ）、１ＢはこのＤ形Ｆ−Ｆの反転出力および前
記クロックｃｐ３を入力とし出力をスイッチ８１５に加
えるＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力お
よび前記クロックＣＰ３’に入力とし出力をスイッチ８
１６に加えるＡＮＤ回路である。２０は前記反転増幅器
からの出力を外部に送出する出力端子である。 ７ なお上記のスイッチＳｌｌ〜８１６、Ｄ形Ｆ’Ｆおよび
ＡＮＤ回路１８．１９は上記１ピツ） Ａ／Ｄ変換回路
の接続状態をスイッチで切換えるスイッチ手段を構成し
ている。。 次に本回路の動作を説明する。回路全体は第４図に示す
６相のクロックＣＰ１〜ＣＰ３によって駆動きれる。 クロックＣＰ１がＨとなる第１の区間Ｔ１ではスイッチ
３１１およびＳ１４が閉となシその他のスイッチは開と
なる。スイッチ３１．４が閉じていると反転増幅器１３
の入出力端子は一足値Ｖ （演算増幅器のＦＦ オフセット電圧やインバータのしきい値電圧など）とな
り、したがってキャパシタＣ２は端子間電圧Ｖ −Ｖ
で充電される。 ＩＮ ＯＦＦ クロックＣＰ２がＢとなる第２の区間Ｔ２ではスイッチ
８１２と８１３のみが閉となる。このと＠ＣＩは基準電
圧ｖＲ１２に充電され、反転増幅器１３の入力゛電圧Ｖ
ｘは Ｒ ｖＸ” ２− ＷＩＮ ” ｖＯＦＦ となる。スイッチ８１４は開いているので、反転増幅器
１３は比較器として働き、前記入力電圧ＶｘがｖｏＦＦ
よシ高いと、すなわち ならば反転増幅器１３の比較出力はＲ１逆の場合にはＨ
となって、１ピツトのＡ／Ｄ変換出力が得られる。 クロックＣＰ３がＨとなる第６の区間Ｔ３ではスイッチ
Ｓ１５またはＳ１６のどちらか一方だけが閉となる。区
間Ｔ２における演算増幅器１３からの比較出力はクロッ
クＣＰ３の立上がりのタイミン／’Ｄ形Ｆ−Ｆ１７の出
力側に転送され、前記比較出力がＬのとき５１５ が閉
じ前記比較出力がＨのときＳ１６が閉じて、どちらの場
曾もＶｘ ” ＶＯＦＦとなって平衡する。すなわち、
比較出力がＬのときは、 Ｖｘ −”−（Ｖｘ、−ｖＯＦＦ ）−■ＯＦＦよす、
反転増幅器１３の出力Ｖｏは Ｖｏ ｙ ２Ｖ Ｎ となる。一方比較出力がＨのときは、同様に０ｖＲ ｖｘ” ” ”ＩＮ’−ｖＯＦＦ）″ｖＯＦＦ
２ よシ Ｖｏ＝２Ｖ −Ｖ Ｎ Ｒ となり剰余出力が得られる。 上記に示した関係から明らかなように、このような構成
とすることにより、Ａ／Ｄ変換出力および剰余出力に対
するオフセットの影響を原理的に無くすことができる。 またキャパシタを用いた方式比較回路、算術演算回路な
どを１つの反転増幅器で実現しているため構成が簡単で
ある。更に回路の主要部分はアナログ・スイッチ、イン
バータ。 小容量のキャパシタ、同一抵抗値の抵抗ペア曵けて、特
に高性能な素子を必要としないのでＩＣ化に向いている
。 なお嘱３図の回路において、入力信号によってキャパシ
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第５図
のＰ点にバッフ丁Ｂ（図は省略）を仲人してその出力を
キャパシタＣ２に加えるようにずれはよい。この場合に
バッフ丁Ｂのオフセットは反転増幅器１３のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。 第５図は本発明の第２の実施例を示したものでの 第５図Ａ／Ｄ ’！ｍ換器を４つ縦続接続して４ビツト
のＡ／Ｄ変換器を構成したものである。すなわち３１〜
３４は第５図の１ピツ） Ａ／Ｄ変換器で、初段のＡ／
Ｄ変換器３１の入力Ｖ として信号人力Ｖ が加えらＩ
ＮＩ ＩＮれ、以下
各段のＡ／Ｄ変換器の剰余出力が次段の信号人力となっ
ている。第６図に示すようにクロックＣＰＩ〜ＣＰ３を
Ａ／Ｄ変換器３１〜３４に位相をずらして加えることに
よシ、進行波的な高速変換が可能となる。４１〜５０は
各段からのＡ／Ｄ変換出力を保持・転送するだめのＤ形
Ｆ−Ｆで、Ａ／Ｄ変換器３１からの１ビツトのＡ／Ｄ変
換出力はＣｐ３タイミングでＤ形Ｆ−Ｆ ４１に保持さ
れ、各クロックによってＤ形Ｆ−Ｆ４２、４４．４７へ
と次々に転送される。他の段のＡ／Ｄ変換器３礼３３．
３４からのＡ／Ｄ変換出力も同様にして転送逼れ、最終
的にＤ形Ｆ−Ｆ ４７．４Ｂ、 ４９．５０からの各出
力Ｄ３． Ｄ２． ＤＩ、 Ｄｏ として４ビツトのＡ
／Ｄ変換出力を得ることができる。 このような構成とすることによシ、第６図の場合と同様
の利点を生じる外に、Ａ／Ｄ変換出力のビット数、すな
わち精度を高めることができる。 なお上記の実施例では１ピツ） Ａ／Ｄ ｆ換器を４段
用いる場合を示したがこれに限らず、段ａを更に増やす
ことも可能である。 またこの場合のＡ／Ｄ変換の精度は各段毎の２つの抵抗
（第４図のＲ１と１２ ）のマツチングによってのみ決
まり各段同志のマツチングは不要であるから、精度を高
めることが容易である。 なお第５図におけるＤ形Ｆ −Ｆ ４１．４３．４６．
５０は各段のＡ／Ｄ変換器３１〜３４が有するＤ形Ｆ−
Ｆ （例えば第５図の１７）で兼用することもできる。 〔発明の効果〕 以上述べたように本発明によれば、簡単な構成で性能が
良く、ＩＣ化の容易な縦続型Ａ／Ｄ変換器を実現できる
。
第１図は従来の縦続形Ａ／Ｄ変換器を示す電気回路図、
第２図は第１図の回路の動作を説明するためのタイム・
チャート、第３図は本発明の・−実施、例を示す電気回
路図、第４図は第３図の回路の動作を説明するためのタ
イム・チャート、第５図は本発用の第２の実施例を示す
ブロック図、纂６図は第５図の動作を説明するためのタ
イム・チャートである。 １３・・・反転増幅器、３１〜３４・・・１ピツ）＝Ａ
／Ｄ変換器、Ｃ１，Ｃ２・・・キャパシタ、Ｓ１１〜８
１６・・・スイッチ、ｖＩＮ、ｖＩＮ□〜ｖＩＮ４・・
・入力信号、ＶＲ／２ ・、ｉｊｉ準電圧、Ｖｏ、 Ｖ
ｏ −Ｖｏ４・・・アナログ出力、ＤＯ〜Ｄ ・・・
１ピッ３ ト出力。 盾 ｌ 帽 」に 第 Ｚ 帽
第２図は第１図の回路の動作を説明するためのタイム・
チャート、第３図は本発明の・−実施、例を示す電気回
路図、第４図は第３図の回路の動作を説明するためのタ
イム・チャート、第５図は本発用の第２の実施例を示す
ブロック図、纂６図は第５図の動作を説明するためのタ
イム・チャートである。 １３・・・反転増幅器、３１〜３４・・・１ピツ）＝Ａ
／Ｄ変換器、Ｃ１，Ｃ２・・・キャパシタ、Ｓ１１〜８
１６・・・スイッチ、ｖＩＮ、ｖＩＮ□〜ｖＩＮ４・・
・入力信号、ＶＲ／２ ・、ｉｊｉ準電圧、Ｖｏ、 Ｖ
ｏ −Ｖｏ４・・・アナログ出力、ＤＯ〜Ｄ ・・・
１ピッ３ ト出力。 盾 ｌ 帽 」に 第 Ｚ 帽
Claims (1)
- 【特許請求の範囲】 （リ 第１のキャパシタと、この第１のキャパシタの一
端に関連して接続する第２のキャパシタと、この第２の
キャパシタの他端に、その入力端子が接続する反転増幅
器と、上記回路の接続状態をスケッチを用いて切換える
スイッチ手段とを備え、前記スイッチ手段は入力信号に
対応する電圧で第２のキャパシタを充電し基準電圧に対
応する電圧で第１のキャパシタを充電して前記入力信号
と前記基準′４圧の比較全行なった後、前記比較の結果
に対応して前記２ｇ１および第２のキャパシタの保持電
圧を用いて前記入力信号と前記基準電圧に関する算術演
算を行なう回路構成となるよう接続することを特徴とす
る１ピツトのＡ／Ｄ変換器。 （２） スイッチおよび反転増幅器を０ＭＯ８で構成
した特許請求の範囲比１項記載のＡ／Ｄ変換器。 （３） 第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、上記回路の接続状態をスイッチを用いて切換え
るスイッチ手段とを備え、前記スイッチ手段は入力信号
に対応す石電圧で第２のキャパシタを充電し基準電圧に
対応する電圧で第１のキャパシタを充電して前記入力信
号と前記基準電圧の比較を行なった後、前記比較の結果
に対応して前記第１および第２のキャパシタの保持電圧
を用いて前記入力信号と前記基準電圧に関する算術演算
を行なう回路構成となるよう接続する１ビツトのＡ／Ｄ
変換器を複数段縦続接続して各段のアナログ出力を次段
の入力信号とし、各段からの１ビツト出力の組み合わせ
を出力とした複数ビットのＡ／Ｄ変換器。 （４） スイッチおよび反転増幅器を０ＭＯ８で構成
した特許請求の範囲第６項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087083A JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087083A JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135926A true JPS59135926A (ja) | 1984-08-04 |
| JPH0149056B2 JPH0149056B2 (ja) | 1989-10-23 |
Family
ID=11762370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087083A Granted JPS59135926A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236922A (ja) * | 1985-08-09 | 1987-02-17 | Yokogawa Hewlett Packard Ltd | Ａ／ｄ変換器 |
| JPH06120827A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
-
1983
- 1983-01-26 JP JP1087083A patent/JPS59135926A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236922A (ja) * | 1985-08-09 | 1987-02-17 | Yokogawa Hewlett Packard Ltd | Ａ／ｄ変換器 |
| JPH06120827A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149056B2 (ja) | 1989-10-23 |
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