JPH0577218B2 - - Google Patents
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- JPH0577218B2 JPH0577218B2 JP18161086A JP18161086A JPH0577218B2 JP H0577218 B2 JPH0577218 B2 JP H0577218B2 JP 18161086 A JP18161086 A JP 18161086A JP 18161086 A JP18161086 A JP 18161086A JP H0577218 B2 JPH0577218 B2 JP H0577218B2
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- 239000003990 capacitor Substances 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
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Description
（産業上の利用分野）
本発明はアナログ電圧をデジタル値へ変換する
アナログ／デジタル変換器（Ａ／Ｄ変換器）に関
するもので、さらには直並列型Ａ／Ｄ変換器と呼
ばれるＡ／Ｄ変換器に関するものである。 （従来の技術） 従来の直並列型Ａ／Ｄ変換器として第３図に挙
げるものが知られている（昭和60年度電子通信学
会総合全国大会予稿集437“直並列型Ａ／Ｄ変換方
式の検討”）。 第３図は１段目が４ビツト並列型Ａ／Ｄ変換器
の例であり、以下この例で動作を説明する。 入力電圧VINはまず１段目の４ビツト並列型
Ａ／Ｄ変換器でＡ／Ｄ変換され上位４ビツトが出
力される。このときスイツチは閉じていて演算増
幅器の出力電圧は反転入力端子と接続されこの点
は仮想接地となつているので基準電圧Vrefになつ
ておりキヤパシタCF上には電荷は存在しない。
またスイツチS0〜S15は入力端子へ接続されてお
り、キヤパシタC0〜C15にはＣ（Vref−VIN）の電
荷が蓄えられる。ここでキヤパシタC0〜C15は等
しい容量値Ｃをもつ。次にスイツチが開きその後
スイツチS0〜S15は入力電圧に応じた１段目の各
コンパレータの出力に応じて基準電圧か接地へ接
続する。ただしS0とS1はその時は常に基準電圧へ
接続される。入力電圧VINが０から3/32Vrefまで
の間はS2〜S15はすべて接地側へ接続しており、
そのためCFには次式で与えられる電荷QFが存在
する。 QF＝16C（Vref−VIN）−14CVref ＝2CVref−16CVIN ……(1) このとき演算増幅器の出力電圧V0は次式を満
たす。 QF＝CF（Vref−V0） ……(2) CF＝2Cであるので(1)式と(2)式よりV0は次のよ
うになる。 V0＝8VIN（ただし０VIN＜3/32Vref） ……(3) 次に入力電圧が3/32Vrefから5/32Vrefの間では
S2が基準電圧、S3〜S15が接地へ接続されている。 従つて、(1)、(2)式と同様に QF＝3CVref−16CVIN＝CF（Vref−V0） ……(4) ∴V0＝8VIN−１／２Vref（３／32VrefVIN＜５／32Vre
f(5) 次に入力電圧が5/32Vrefから7/32Vrefの間では
S2とS3が基準電圧、S4〜S15が接地へ接続し(4)と
同様な式を解くことによつてV0は V0＝8VIN−Vref（５／32VrefVIN＜７／32Vref）……(
6) となる。以下入力電圧が1/16Vref毎に基準電圧へ
接続するスイツチが１つずつ増え、入力電圧が
2n−３／32Vrefから2n−１／32Vrefでは演算増幅器の出 力電圧V0は次のようになる。 V0＝8VIN−ｎ−２／２Vref ……(7) 2n−３／32VrefVIN＜2n−１／32Vref、 ｎ＝２、３、４……16 入力電圧が29/32VrefからVrefではS0〜S15のす
べてのスイツチが基準電圧へ接続され、出力電圧
V0は次のようになる。 V0＝8VIN−7Vref（29／32VrefVINVref ……(8) (3)式、(5)式、(6)式、(7)式、(8)式から演算増幅器
の出力電圧V0の範囲は次のようになる。 ０V0＜１／４Vref（０VIN＜１／32Vref） ……(9) １／４VrefV0＜３／４Vref（１／32VrefVIN＜31／3
2Vref） ……(10) ３／４VrefV0Vref（31／32VrefVINVref）……1
1 ２段目の並列型Ａ／Ｄ変換器はこの演算増幅器
の出力電圧を入力としてＡ／Ｄ変換する。 (3)〜(8)式を書き換えると次のようになる。
アナログ／デジタル変換器（Ａ／Ｄ変換器）に関
するもので、さらには直並列型Ａ／Ｄ変換器と呼
ばれるＡ／Ｄ変換器に関するものである。 （従来の技術） 従来の直並列型Ａ／Ｄ変換器として第３図に挙
げるものが知られている（昭和60年度電子通信学
会総合全国大会予稿集437“直並列型Ａ／Ｄ変換方
式の検討”）。 第３図は１段目が４ビツト並列型Ａ／Ｄ変換器
の例であり、以下この例で動作を説明する。 入力電圧VINはまず１段目の４ビツト並列型
Ａ／Ｄ変換器でＡ／Ｄ変換され上位４ビツトが出
力される。このときスイツチは閉じていて演算増
幅器の出力電圧は反転入力端子と接続されこの点
は仮想接地となつているので基準電圧Vrefになつ
ておりキヤパシタCF上には電荷は存在しない。
またスイツチS0〜S15は入力端子へ接続されてお
り、キヤパシタC0〜C15にはＣ（Vref−VIN）の電
荷が蓄えられる。ここでキヤパシタC0〜C15は等
しい容量値Ｃをもつ。次にスイツチが開きその後
スイツチS0〜S15は入力電圧に応じた１段目の各
コンパレータの出力に応じて基準電圧か接地へ接
続する。ただしS0とS1はその時は常に基準電圧へ
接続される。入力電圧VINが０から3/32Vrefまで
の間はS2〜S15はすべて接地側へ接続しており、
そのためCFには次式で与えられる電荷QFが存在
する。 QF＝16C（Vref−VIN）−14CVref ＝2CVref−16CVIN ……(1) このとき演算増幅器の出力電圧V0は次式を満
たす。 QF＝CF（Vref−V0） ……(2) CF＝2Cであるので(1)式と(2)式よりV0は次のよ
うになる。 V0＝8VIN（ただし０VIN＜3/32Vref） ……(3) 次に入力電圧が3/32Vrefから5/32Vrefの間では
S2が基準電圧、S3〜S15が接地へ接続されている。 従つて、(1)、(2)式と同様に QF＝3CVref−16CVIN＝CF（Vref−V0） ……(4) ∴V0＝8VIN−１／２Vref（３／32VrefVIN＜５／32Vre
f(5) 次に入力電圧が5/32Vrefから7/32Vrefの間では
S2とS3が基準電圧、S4〜S15が接地へ接続し(4)と
同様な式を解くことによつてV0は V0＝8VIN−Vref（５／32VrefVIN＜７／32Vref）……(
6) となる。以下入力電圧が1/16Vref毎に基準電圧へ
接続するスイツチが１つずつ増え、入力電圧が
2n−３／32Vrefから2n−１／32Vrefでは演算増幅器の出 力電圧V0は次のようになる。 V0＝8VIN−ｎ−２／２Vref ……(7) 2n−３／32VrefVIN＜2n−１／32Vref、 ｎ＝２、３、４……16 入力電圧が29/32VrefからVrefではS0〜S15のす
べてのスイツチが基準電圧へ接続され、出力電圧
V0は次のようになる。 V0＝8VIN−7Vref（29／32VrefVINVref ……(8) (3)式、(5)式、(6)式、(7)式、(8)式から演算増幅器
の出力電圧V0の範囲は次のようになる。 ０V0＜１／４Vref（０VIN＜１／32Vref） ……(9) １／４VrefV0＜３／４Vref（１／32VrefVIN＜31／3
2Vref） ……(10) ３／４VrefV0Vref（31／32VrefVINVref）……1
1 ２段目の並列型Ａ／Ｄ変換器はこの演算増幅器
の出力電圧を入力としてＡ／Ｄ変換する。 (3)〜(8)式を書き換えると次のようになる。
【表】
だだしΔV＝１／16Vref
２段目のＡ／Ｄ変換も１段目と同じ基準電圧Vref
を用いて接地とVrefの範囲でＡ／Ｄ変換するの
で、(12)式をみるとわかるように１段目の2LSBの
範囲で２段目のＡ／Ｄ変換を実行する。従つて１
段目のＡ／Ｄ変換の出力とLSBと２段目のＡ／
Ｄ変換結果のMSBとは同じ桁となり１ビツト重
ねて変換することになりそのため加算器が必要と
なる。(12)式のような動作をするためにスイツチS0
〜S15を切替えるのは１段目のコンパレータの出
力であるが、１ビツト重ねて変換することでコン
パレータのオフセツト電圧として１段目の並列型
Ａ／Ｄ変換器の分解能の1/2LSBまで許容でき
る。 以上従来技術として２段構成の直並列型Ａ／Ｄ
変換器について述べたが演算増幅器とキヤパシ
タ・アレイおよび並列型Ａ／Ｄ変換器の組を付加
することによつて３段構成の直並列型Ａ／Ｄ変換
器を構成することも可能であり、さらに多段の構
成も原理的には可能である。 （発明が解決しようとする問題点） 前に（従来の技術）の項で述べた直並列型Ａ／
Ｄ変換器をCMOS技術でIC化するには他のデバ
イスとの整合性を考えると単一5V電源が有利で
ある。 一方、２段目のＡ／Ｄ変換器の入力は演算増幅
器の出力電圧であり、この値は（従来の技術）の
項で述べた１段目が４ビツト並列型Ａ／Ｄ変換器
の例では(9)〜(11)式のような範囲をとる。入力電圧
が1/32Vref以上の場合、演算増幅器の出力電圧は
(10)式、(11)式で与えられるように1/4Vref以上であ
るが、入力電圧VINが０から1/32Vrefとなつた場
合演算増幅器の出力電圧V0は(3)式、(9)式で与え
られるようにV0＝8VINとなつて０から1/4Vrefの
範囲となる。これを一般的にすると、１段目がn1
ビツト並列型Ａ／Ｄ変換器の場合、入力電圧VIN
と演算増幅器の出力電圧V0の範囲には次のよう
な関係が成り立つ。 ０VIN＜１／2n1+1Vref０V0＜１／４Vref、 V0＝2n1-1VIN (13) １／2n1+1VrefVIN＜（１−１／2n1+1）Vref １／４VrefV0＜３／４Vref ……(14) （１−１／2n1+1）VrefVINVref ３／４VrefV0Vref ……(15) このような直並列型Ａ／Ｄ変換器をMOS技術
を用い5V単一電源でIC化しようとすると次のよ
うな問題が存在する。すなわち、入力電圧VINが
０に近い場合、演算増幅器の出力電圧V0も０に
近くなり、演算増幅器の出力段を構成する
MOSFETが飽和領域からはずれ、(13)式が正確に
成り立たなくなる。 このことを具体的な例で考えてみる。 演算増幅器として第４図に示すものを考える
と、出力段のMOSFETMが飽和領域であるため
には出力電圧はV0Vg−VTでなくてはならな
い。ここでVgはＭのゲート電圧、VTはMOSFET
のしきい値電圧である。一方、８ビツトの直並列
型Ａ／Ｄ変換器で１段目が４ビツト並列型Ａ／Ｄ
変換器の例で基準電圧が2.56V、入力電圧が
0.02Vであれば演算増幅器の出力電圧は(13)式から
0.16Vとなる。したがつて、ＭのVg−VT0.16V
となるようにしなければならない。この場合で
は、注意深く設計すれば可能と思われるが、より
高精度なＡ／Ｄ変換器ではV0Vg−VTとするの
が困難になる。たとえば１段目の４ビツト並列型
Ａ／Ｄ変換器を用いて３段構成にした10ビツト直
並列型Ａ／Ｄ変換器の場合、基準電圧を2.56Vに
すれば1LSBは0.0025Vとなり入力電圧が0.005V
のときに演算増幅器の出力電圧は0.04Vでなくて
はならない。Vg−VT0.04Vとするのは実際には
かなり困難である。さらに高精度なものを考える
と不可能になる。このように、従来技術のままで
は、単一電源を用いて接地電圧に近い入力電圧を
高精度にＡ／Ｄ変換するのは不可能である。 （発明の目的） 以上の点に鑑み、本発明の目的は、単一電源に
おいて接地電圧に近い入力電圧でも高い精度でア
ナグロ電圧をデジタル値へ変換できる直並列型
Ａ／Ｄ変換器を提供することである。 （問題点を解決するための手段） 前述の問題点を解決するために本発明の提供す
る手段は：入力電圧をアナログからデジタルへ変
換する第１の並列型Ａ／Ｄ変換器と、前記第１の
並列型Ａ／Ｄ変換器の変換結果を再びアナログ値
に変換して入力電圧から差し引きその値をある定
められた値だけ倍増して出力する演算部分と、前
記演算部分の出力電圧をアナログからデジタルへ
変換する第２の並列型Ａ／Ｄ変換器と、前記第１
の並列型Ａ／Ｄ変換器の出力結果と前記第２の並
列型Ａ／Ｄ変換器の出力結果を加算あるいは減算
する処理部とを備えた直並列型Ａ／Ｄ変換器にお
いて： 前記演算部分が、正転入力端子が基準電圧に接
続され反転入力端子が第１の節点に接続され前記
第１の節点と出力端子との間に並列に第１のスイ
ツチと第１のキヤパシタが接続された演算増幅器
と、前記第１の並列型Ａ／Ｄ変換器の分解能をn1
ビツトとすると一端が共通に前記第１の節点に接
続され他端がそれぞれ入力端子と前記基準電圧と
接地とを切替える第２から第（2n1＋１）の2n1個
のスイツチに接続された第２から第（2n1＋１）
の2n1個のキヤパシタと、一端が前記第１の節点
に接続され他端が前記基準電圧と接地とを切替え
る第（2n1＋２）のスイツチに接続された（2n1＋
２）のキヤパシタとからなり、前記第１のキヤパ
シタの値を2cとすると前記第２から第（2n1＋１）
の2n1個のキヤパシタの値はそれぞれＣであり； 前記演算部分の動作は“１”の部分が重なり合
わない第１と第２のクロツクで制御され、前記第
１のスイツチは前記第１のクロツクが“１”の期
間閉じて“０”の期間開き、前記第２と第３のス
イツチは前記第２のクロツクが“０”の期間前記
入力端子へ接続し“１”の期間前記基準電圧へ接
続され、前記第４から第2n1＋１までの（2n1−
２）個のスイツチは前記第２のクロツクが“０”
の期間前記入力端子へ接続し“１”の期間では前
記第１の並列型Ａ／Ｄ変換器を構成する比較器の
出力に応じてスイツチが切替えられ前記基準電圧
をVrefとすると入力電圧が接地電圧から３／2n1+1 Vrefまではすべて接地へ接続され、入力電圧が
３／2n1+1Vrefから５／2n1+1Vrefまでは１個のスイツチ
が 基準電圧へ接続され残り（2n1−３）個のスイツ
チは接地へ接続され、入力電圧が５／2n1+1Vrefから ７／2n1+1Vrefまでは２個のスイツチが基準電圧へ接 続され残り（2n1−４）個のスイツチは接地へ接
続され、以下入力電圧が１／2n1Vref大きくなる毎に 基準電圧へ接続されるスイツチが一つずつ増加
し、入力電圧が2n1+1−３／2n1+1Vref以上ではすべて基 準電圧へ接続され、前記第（2n1＋２）のスイツ
チは入力電圧が１／2n1+1Vref以上では常に第１の定 電圧源へ接続され入力電圧が接地から１／2n1+1Vref の間では前記第１のクロツクが“１”であれば前
記第１の定電圧源に接続され前記第２のクロツク
が“１”であれば第２の定電圧源に接続され、前
記第１の定電圧源の電圧値が前記第２の定電圧源
の電圧値より大きいことを特徴とする。 （発明の原理および実施例） 第１図は本発明の一実施例を示すブロツク図で
ある。これは１段目と２段目に４ビツト並列型
Ａ／Ｄ変換器を用いた例である。第２図は第１図
実施例を動作させるクロツクを示すタイミング図
である。以下第１図と第２図に基づいて説明す
る。第１図において従来技術と異なる本実施例の
特徴はキヤパシタCPとスイツチSPである。スイ
ツチSPは２つの電圧端子V1とV2を切替わる。V1
とV2は定電圧でV1＞V2であれば任意の値に選べ
る。SPとCP以外のスイツチおよびキヤパシタは
従来技術と同様の動作をする。即ち第１のクロツ
クφ1が“１”になる期間T1ではSrが閉じS0〜S15
は入力端子へ接続される。φ1が“０”になると
S1は開く。第２のクロツクφ2が“１”になる期
間T2ではS0とS15は（従来の技術）の項で説明し
たのと同じ条件で基準電圧Vrefと接地とを切替わ
る。 スイツチSPは、入力電圧が１／2n1+1Vrefより大き い場合には（n1は１段目のＡ／Ｄ変換器の分解能
であり、第１図の例ではn1＝４である）φ1、φ2
の“１”、“０”にかかわらず常にV1に接続され
ている。したがつて入力電圧が１／2n1+1Vrefより大 きい場合にはキヤパシタCP上の電荷は常に変わ
らないので、演算増幅器の出力電圧V0には影響
を与えず、（従来の技術）で示した(10)式、(11)式、
(12)式の第２番目以下の式、また（発明が解決しよ
うとする問題点）で示した(14)式、(15)式が成り立
つ。 次に本発明の目的である入力電圧が１／2n1+1Vref より小さい場合スイツチSPは期間T1ではV1へ接
続されているが期間T2ではV2へ接続される。従
つてキヤパシタCP上の電荷は期間T1及びT2で、 Qp1＝CP（Vref−V1）（T1） ……(16) Qp2＝CP（Vref−V2）（T2） ……(17) となる。期間T1ではSrが閉じているので演算増
幅器の出力はVrefである。V1＞V2であるので期
間T2ではQP2とQP1の差 Qp2−Qp1＝CP（V1−V2） ……(18) だけCP上に増加する。C0〜C15に接続されている
スイツチS0〜S15は従来と同様に動作するのでC0
〜C15上の電荷は、従来の場合と変化がない。し
たがつて（Qp2−Qp1）の電荷はCF上から移動し、
それによつて演算増幅器の出力電圧V0′は従来の
値とは異なり(13)式で表わされる従来の値V0との
差（V0−V0′）をΔV0とすると次式が成り立つ。 Qp2−Qp1＝CFΔV0 ……(19) ∴ΔV0＝CP／CF（V1−V2） ……(20) ∴ΔV0′＝2n1-1VIN＋CP／CF（V1−V2） ……（21） ∴CP／CF（V1−V2）V0′ ＜１／４Vref＋CP／CF（V1−V2） ……（22） （21）式をみるとわかるように演算増幅器の出
力電圧は(20)式で表わされる量だけ上昇するのでこ
の量を適当に選べば演算増幅器の出力段の
MOSFETが飽和領域からはずれるという事は起
こらなくなり入力電圧が接地電圧付近でも高精度
なＡ／Ｄ変換が可能となる。ただし、２段目の
Ａ／Ｄ変換器は（21）式で表わされる電圧を入力
電圧とするのでＡ／Ｄ変換した結果からは(20)式に
相当するデジタル値を減算しなければならない。
これは、１段目のコンバレータの出力を用いてデ
ジタル処理部で実行する。具体的な数字をあては
めてみる。余分な電源を付加する必要のないよう
に、V1＝Vref、V2＝０とし、CF＝2cとする。CP
としてこのシステムでの単位容量Ｃを選ぶと(20)式
〜（22）式は次のようになる。 ΔV0＝１／２Vref ……（23） ΔV0′＝2n1-1VIN＋１／２Vref……（24） １／２VrefV0′＜３／４Vref……（25） このようにすると演算増幅器の出力電圧は
（25）式のようになり入力電圧の値にかかわらず
高精度なＡ／Ｄ変換が可能となる。ただしこの場
合、２段目のＡ／Ｄ変換の結果から1/2Vrefに相
当する量を減算しなくてはならない。 （発明の効果） 以上述べたように、本発明を用いることによ
り、従来技術では実現困難な、０に近いような低
いアナログ電圧でも高い精度でデジタル値へ変換
できる直並列型Ａ／Ｄ変換器を提供できる。
を用いて接地とVrefの範囲でＡ／Ｄ変換するの
で、(12)式をみるとわかるように１段目の2LSBの
範囲で２段目のＡ／Ｄ変換を実行する。従つて１
段目のＡ／Ｄ変換の出力とLSBと２段目のＡ／
Ｄ変換結果のMSBとは同じ桁となり１ビツト重
ねて変換することになりそのため加算器が必要と
なる。(12)式のような動作をするためにスイツチS0
〜S15を切替えるのは１段目のコンパレータの出
力であるが、１ビツト重ねて変換することでコン
パレータのオフセツト電圧として１段目の並列型
Ａ／Ｄ変換器の分解能の1/2LSBまで許容でき
る。 以上従来技術として２段構成の直並列型Ａ／Ｄ
変換器について述べたが演算増幅器とキヤパシ
タ・アレイおよび並列型Ａ／Ｄ変換器の組を付加
することによつて３段構成の直並列型Ａ／Ｄ変換
器を構成することも可能であり、さらに多段の構
成も原理的には可能である。 （発明が解決しようとする問題点） 前に（従来の技術）の項で述べた直並列型Ａ／
Ｄ変換器をCMOS技術でIC化するには他のデバ
イスとの整合性を考えると単一5V電源が有利で
ある。 一方、２段目のＡ／Ｄ変換器の入力は演算増幅
器の出力電圧であり、この値は（従来の技術）の
項で述べた１段目が４ビツト並列型Ａ／Ｄ変換器
の例では(9)〜(11)式のような範囲をとる。入力電圧
が1/32Vref以上の場合、演算増幅器の出力電圧は
(10)式、(11)式で与えられるように1/4Vref以上であ
るが、入力電圧VINが０から1/32Vrefとなつた場
合演算増幅器の出力電圧V0は(3)式、(9)式で与え
られるようにV0＝8VINとなつて０から1/4Vrefの
範囲となる。これを一般的にすると、１段目がn1
ビツト並列型Ａ／Ｄ変換器の場合、入力電圧VIN
と演算増幅器の出力電圧V0の範囲には次のよう
な関係が成り立つ。 ０VIN＜１／2n1+1Vref０V0＜１／４Vref、 V0＝2n1-1VIN (13) １／2n1+1VrefVIN＜（１−１／2n1+1）Vref １／４VrefV0＜３／４Vref ……(14) （１−１／2n1+1）VrefVINVref ３／４VrefV0Vref ……(15) このような直並列型Ａ／Ｄ変換器をMOS技術
を用い5V単一電源でIC化しようとすると次のよ
うな問題が存在する。すなわち、入力電圧VINが
０に近い場合、演算増幅器の出力電圧V0も０に
近くなり、演算増幅器の出力段を構成する
MOSFETが飽和領域からはずれ、(13)式が正確に
成り立たなくなる。 このことを具体的な例で考えてみる。 演算増幅器として第４図に示すものを考える
と、出力段のMOSFETMが飽和領域であるため
には出力電圧はV0Vg−VTでなくてはならな
い。ここでVgはＭのゲート電圧、VTはMOSFET
のしきい値電圧である。一方、８ビツトの直並列
型Ａ／Ｄ変換器で１段目が４ビツト並列型Ａ／Ｄ
変換器の例で基準電圧が2.56V、入力電圧が
0.02Vであれば演算増幅器の出力電圧は(13)式から
0.16Vとなる。したがつて、ＭのVg−VT0.16V
となるようにしなければならない。この場合で
は、注意深く設計すれば可能と思われるが、より
高精度なＡ／Ｄ変換器ではV0Vg−VTとするの
が困難になる。たとえば１段目の４ビツト並列型
Ａ／Ｄ変換器を用いて３段構成にした10ビツト直
並列型Ａ／Ｄ変換器の場合、基準電圧を2.56Vに
すれば1LSBは0.0025Vとなり入力電圧が0.005V
のときに演算増幅器の出力電圧は0.04Vでなくて
はならない。Vg−VT0.04Vとするのは実際には
かなり困難である。さらに高精度なものを考える
と不可能になる。このように、従来技術のままで
は、単一電源を用いて接地電圧に近い入力電圧を
高精度にＡ／Ｄ変換するのは不可能である。 （発明の目的） 以上の点に鑑み、本発明の目的は、単一電源に
おいて接地電圧に近い入力電圧でも高い精度でア
ナグロ電圧をデジタル値へ変換できる直並列型
Ａ／Ｄ変換器を提供することである。 （問題点を解決するための手段） 前述の問題点を解決するために本発明の提供す
る手段は：入力電圧をアナログからデジタルへ変
換する第１の並列型Ａ／Ｄ変換器と、前記第１の
並列型Ａ／Ｄ変換器の変換結果を再びアナログ値
に変換して入力電圧から差し引きその値をある定
められた値だけ倍増して出力する演算部分と、前
記演算部分の出力電圧をアナログからデジタルへ
変換する第２の並列型Ａ／Ｄ変換器と、前記第１
の並列型Ａ／Ｄ変換器の出力結果と前記第２の並
列型Ａ／Ｄ変換器の出力結果を加算あるいは減算
する処理部とを備えた直並列型Ａ／Ｄ変換器にお
いて： 前記演算部分が、正転入力端子が基準電圧に接
続され反転入力端子が第１の節点に接続され前記
第１の節点と出力端子との間に並列に第１のスイ
ツチと第１のキヤパシタが接続された演算増幅器
と、前記第１の並列型Ａ／Ｄ変換器の分解能をn1
ビツトとすると一端が共通に前記第１の節点に接
続され他端がそれぞれ入力端子と前記基準電圧と
接地とを切替える第２から第（2n1＋１）の2n1個
のスイツチに接続された第２から第（2n1＋１）
の2n1個のキヤパシタと、一端が前記第１の節点
に接続され他端が前記基準電圧と接地とを切替え
る第（2n1＋２）のスイツチに接続された（2n1＋
２）のキヤパシタとからなり、前記第１のキヤパ
シタの値を2cとすると前記第２から第（2n1＋１）
の2n1個のキヤパシタの値はそれぞれＣであり； 前記演算部分の動作は“１”の部分が重なり合
わない第１と第２のクロツクで制御され、前記第
１のスイツチは前記第１のクロツクが“１”の期
間閉じて“０”の期間開き、前記第２と第３のス
イツチは前記第２のクロツクが“０”の期間前記
入力端子へ接続し“１”の期間前記基準電圧へ接
続され、前記第４から第2n1＋１までの（2n1−
２）個のスイツチは前記第２のクロツクが“０”
の期間前記入力端子へ接続し“１”の期間では前
記第１の並列型Ａ／Ｄ変換器を構成する比較器の
出力に応じてスイツチが切替えられ前記基準電圧
をVrefとすると入力電圧が接地電圧から３／2n1+1 Vrefまではすべて接地へ接続され、入力電圧が
３／2n1+1Vrefから５／2n1+1Vrefまでは１個のスイツチ
が 基準電圧へ接続され残り（2n1−３）個のスイツ
チは接地へ接続され、入力電圧が５／2n1+1Vrefから ７／2n1+1Vrefまでは２個のスイツチが基準電圧へ接 続され残り（2n1−４）個のスイツチは接地へ接
続され、以下入力電圧が１／2n1Vref大きくなる毎に 基準電圧へ接続されるスイツチが一つずつ増加
し、入力電圧が2n1+1−３／2n1+1Vref以上ではすべて基 準電圧へ接続され、前記第（2n1＋２）のスイツ
チは入力電圧が１／2n1+1Vref以上では常に第１の定 電圧源へ接続され入力電圧が接地から１／2n1+1Vref の間では前記第１のクロツクが“１”であれば前
記第１の定電圧源に接続され前記第２のクロツク
が“１”であれば第２の定電圧源に接続され、前
記第１の定電圧源の電圧値が前記第２の定電圧源
の電圧値より大きいことを特徴とする。 （発明の原理および実施例） 第１図は本発明の一実施例を示すブロツク図で
ある。これは１段目と２段目に４ビツト並列型
Ａ／Ｄ変換器を用いた例である。第２図は第１図
実施例を動作させるクロツクを示すタイミング図
である。以下第１図と第２図に基づいて説明す
る。第１図において従来技術と異なる本実施例の
特徴はキヤパシタCPとスイツチSPである。スイ
ツチSPは２つの電圧端子V1とV2を切替わる。V1
とV2は定電圧でV1＞V2であれば任意の値に選べ
る。SPとCP以外のスイツチおよびキヤパシタは
従来技術と同様の動作をする。即ち第１のクロツ
クφ1が“１”になる期間T1ではSrが閉じS0〜S15
は入力端子へ接続される。φ1が“０”になると
S1は開く。第２のクロツクφ2が“１”になる期
間T2ではS0とS15は（従来の技術）の項で説明し
たのと同じ条件で基準電圧Vrefと接地とを切替わ
る。 スイツチSPは、入力電圧が１／2n1+1Vrefより大き い場合には（n1は１段目のＡ／Ｄ変換器の分解能
であり、第１図の例ではn1＝４である）φ1、φ2
の“１”、“０”にかかわらず常にV1に接続され
ている。したがつて入力電圧が１／2n1+1Vrefより大 きい場合にはキヤパシタCP上の電荷は常に変わ
らないので、演算増幅器の出力電圧V0には影響
を与えず、（従来の技術）で示した(10)式、(11)式、
(12)式の第２番目以下の式、また（発明が解決しよ
うとする問題点）で示した(14)式、(15)式が成り立
つ。 次に本発明の目的である入力電圧が１／2n1+1Vref より小さい場合スイツチSPは期間T1ではV1へ接
続されているが期間T2ではV2へ接続される。従
つてキヤパシタCP上の電荷は期間T1及びT2で、 Qp1＝CP（Vref−V1）（T1） ……(16) Qp2＝CP（Vref−V2）（T2） ……(17) となる。期間T1ではSrが閉じているので演算増
幅器の出力はVrefである。V1＞V2であるので期
間T2ではQP2とQP1の差 Qp2−Qp1＝CP（V1−V2） ……(18) だけCP上に増加する。C0〜C15に接続されている
スイツチS0〜S15は従来と同様に動作するのでC0
〜C15上の電荷は、従来の場合と変化がない。し
たがつて（Qp2−Qp1）の電荷はCF上から移動し、
それによつて演算増幅器の出力電圧V0′は従来の
値とは異なり(13)式で表わされる従来の値V0との
差（V0−V0′）をΔV0とすると次式が成り立つ。 Qp2−Qp1＝CFΔV0 ……(19) ∴ΔV0＝CP／CF（V1−V2） ……(20) ∴ΔV0′＝2n1-1VIN＋CP／CF（V1−V2） ……（21） ∴CP／CF（V1−V2）V0′ ＜１／４Vref＋CP／CF（V1−V2） ……（22） （21）式をみるとわかるように演算増幅器の出
力電圧は(20)式で表わされる量だけ上昇するのでこ
の量を適当に選べば演算増幅器の出力段の
MOSFETが飽和領域からはずれるという事は起
こらなくなり入力電圧が接地電圧付近でも高精度
なＡ／Ｄ変換が可能となる。ただし、２段目の
Ａ／Ｄ変換器は（21）式で表わされる電圧を入力
電圧とするのでＡ／Ｄ変換した結果からは(20)式に
相当するデジタル値を減算しなければならない。
これは、１段目のコンバレータの出力を用いてデ
ジタル処理部で実行する。具体的な数字をあては
めてみる。余分な電源を付加する必要のないよう
に、V1＝Vref、V2＝０とし、CF＝2cとする。CP
としてこのシステムでの単位容量Ｃを選ぶと(20)式
〜（22）式は次のようになる。 ΔV0＝１／２Vref ……（23） ΔV0′＝2n1-1VIN＋１／２Vref……（24） １／２VrefV0′＜３／４Vref……（25） このようにすると演算増幅器の出力電圧は
（25）式のようになり入力電圧の値にかかわらず
高精度なＡ／Ｄ変換が可能となる。ただしこの場
合、２段目のＡ／Ｄ変換の結果から1/2Vrefに相
当する量を減算しなくてはならない。 （発明の効果） 以上述べたように、本発明を用いることによ
り、従来技術では実現困難な、０に近いような低
いアナログ電圧でも高い精度でデジタル値へ変換
できる直並列型Ａ／Ｄ変換器を提供できる。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図実施例に用いるクロツクを示すタ
イミング図、第３図は従来の直並列型Ａ／Ｄ変換
器を示すブロツク図、第４図は直並列型Ａ／Ｄ変
換器で用いられる演算増幅器の一例を示す回路図
である。
第２図は第１図実施例に用いるクロツクを示すタ
イミング図、第３図は従来の直並列型Ａ／Ｄ変換
器を示すブロツク図、第４図は直並列型Ａ／Ｄ変
換器で用いられる演算増幅器の一例を示す回路図
である。
Claims (1)
- 【特許請求の範囲】 １ 入力電圧をアナログからデジタルへ変換する
第１の並列型Ａ／Ｄ変換器と、前記第１の並列型
Ａ／Ｄ変換器の変換結果を再びアナログ値に変換
して入力電圧から差し引きその値をある定められ
た値だけ倍増して出力する演算部分と、前記演算
部分の出力電圧をアナログからデジタルへ変換す
る第２の並列型Ａ／Ｄ変換器と、前記第１の並列
型Ａ／Ｄ変換器の出力結果と前記第２の並列型
Ａ／Ｄ変換器の出力結果を加算あるいは減算する
処理部とを備えた直並列型アナログ／デジタル変
換器において： 前記演算部分が、正転入力端子が基準電圧に接
続され反転入力端子が第１の節点に接続され前記
第１の節点と出力端子との間に並列に第１のスイ
ツチと第１のキヤパシタが接続された演算増幅器
と、前記第１の並列型Ａ／Ｄ変換器の分解能をn1
ビツトとすると一端が共通に前記第１の節点に接
続され他端がそれぞれ入力端子と前記基準電圧と
接地とを切替える第２から第（2n1＋１）の2n1個
のスイツチに接続された第２から第（2n1＋１）
の2n1個のキヤパシタと、一端が前記第１の節点
に接続され他端が前記基準電圧と接地とを切替え
る第（2n1＋２）のスイツチに接続された第（2n1
＋２）のキヤパシタとからなり、前記第１のキヤ
パシタの値を2cとすると前記第２から第（2n1＋
１）の2n1個のキヤパシタの値はそれぞれＣであ
り； 前記演算部分の動作は“１”の部分が重なり合
わない第１と第２のクロツクで制御され、前記第
１のスイツチは前記第１のクロツクが“１”の期
間閉じて“０”の期間開き、前記第２と第３のス
イツチは前記第２のクロツクが“０”の期間前記
入力端子へ接続し“１”の期間前記基準電圧へ接
続され、前記第４から第2n1＋１までの（2n1−
２）個のスイツチは前記第２のクロツクが“０”
の期間前記入力端子へ接続し“１”の期間では前
記第１の並列型Ａ／Ｄ変換器を構成する比較器の
出力に応じてスイツチが切替えられ前記基準電圧
をVrefとすると入力電圧が接地電圧から３／2n1+1 Vrefまではすべて接地へ接続され、入力電圧が
３／2n1+1Vrefから５／2n1+1Vrefまでは１個のスイツチ
が 基準電圧へ接続され残り（2n1−３）個のスイツ
チは接地へ接続され、入力電圧が５／2n1+1Vrefから ７／2n1+1Vrefまでは２個のスイツチが基準電圧へ接 続され残り（2n1−４）個のスイツチは接地へ接
続され、以下入力電圧が１／2n1Vref大きくなる毎に 基準電圧へ接続されるスイツチが一つずつ増加
し、入力電圧が2n1+1−３／2n1+1Vref以上ではすべて基 準電圧へ接続され、前記第（2n1＋２）のスイツ
チは入力電圧が１／2n1+1Vref以上では常に第１の定 電圧源へ接続され入力電圧が接地から１／2n1+1Vref の間では前記第１のクロツクが“１”であれば前
記第１の定電圧源に接続され前記第２のクロツク
が“１”であれば第２の定電圧源に接続され、前
記第１の定電圧源の電圧値が前記第２の定電圧源
の電圧値より大きいことを特徴とする直並列型ア
ナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18161086A JPS6337718A (ja) | 1986-07-31 | 1986-07-31 | アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18161086A JPS6337718A (ja) | 1986-07-31 | 1986-07-31 | アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337718A JPS6337718A (ja) | 1988-02-18 |
| JPH0577218B2 true JPH0577218B2 (ja) | 1993-10-26 |
Family
ID=16103813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18161086A Granted JPS6337718A (ja) | 1986-07-31 | 1986-07-31 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337718A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041824A (ja) * | 1996-07-26 | 1998-02-13 | Mitsubishi Electric Corp | Ｄ／ａ変換器及びａ／ｄ変換器 |
-
1986
- 1986-07-31 JP JP18161086A patent/JPS6337718A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337718A (ja) | 1988-02-18 |
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