JPH1041824A - Ｄ／ａ変換器及びａ／ｄ変換器 - Google Patents
Ｄ／ａ変換器及びａ／ｄ変換器Info
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- JPH1041824A JPH1041824A JP8198167A JP19816796A JPH1041824A JP H1041824 A JPH1041824 A JP H1041824A JP 8198167 A JP8198167 A JP 8198167A JP 19816796 A JP19816796 A JP 19816796A JP H1041824 A JPH1041824 A JP H1041824A
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- resistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
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- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 変換結果の誤差が少ないD/A 変換器及びA/D
変換器を提供すること。 【解決手段】 抵抗値（Ｒ）である複数の抵抗４，４…
及びラダータップ11, 12…15からなる第１の抵抗群117
と、抵抗値 (1/4)・Ｒである３個の抵抗53、抵抗値 (3/
8)・Ｒである１個の抵抗56及び接続手段21〜24からなる
第２の抵抗群118と、抵抗値 (1/4)・Ｒである２個の抵
抗43と抵抗値 (1/8)・Ｒである１個の抵抗55と抵抗値
(7/8)・Ｒである１個の抵抗57と、接続手段31〜34とか
らなる第３の抵抗群119 と、ラダータップ11〜15の１つ
を選択するスイッチングツリー78と、スイッチングツリ
ー78のスイッチを選択的に制御するｎビット制御回路80
とを備える。
変換器を提供すること。 【解決手段】 抵抗値（Ｒ）である複数の抵抗４，４…
及びラダータップ11, 12…15からなる第１の抵抗群117
と、抵抗値 (1/4)・Ｒである３個の抵抗53、抵抗値 (3/
8)・Ｒである１個の抵抗56及び接続手段21〜24からなる
第２の抵抗群118と、抵抗値 (1/4)・Ｒである２個の抵
抗43と抵抗値 (1/8)・Ｒである１個の抵抗55と抵抗値
(7/8)・Ｒである１個の抵抗57と、接続手段31〜34とか
らなる第３の抵抗群119 と、ラダータップ11〜15の１つ
を選択するスイッチングツリー78と、スイッチングツリ
ー78のスイッチを選択的に制御するｎビット制御回路80
とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、D/A （ディジタル
／アナログ）変換器、及びこのD/A 変換器を用いたA/D
（アナログ／ディジタル）変換器に関するものである。
／アナログ）変換器、及びこのD/A 変換器を用いたA/D
（アナログ／ディジタル）変換器に関するものである。
【０００２】
【従来の技術】アナログ電圧をディジタル値に変換する
A/D 変換器は、変換対象のアナログ電圧と比較する基準
電圧を必要とする。このようなA/D 変換器としては、複
数の抵抗を直列接続した抵抗ラダーを用いたD/A 変換器
によって比較用のアナログ基準電圧を発生させている。
A/D 変換器は、変換対象のアナログ電圧と比較する基準
電圧を必要とする。このようなA/D 変換器としては、複
数の抵抗を直列接続した抵抗ラダーを用いたD/A 変換器
によって比較用のアナログ基準電圧を発生させている。
【０００３】図８は従来の抵抗ラダーを用いたｎビット
分解能のD/A 変換器の要部構成を示す回路図であり、４
ビット分解能のD/A 変換器である。電圧がVREFである正
アナログ電圧源１と、電圧がAVSSである負アナログ電圧
源２との間には、夫々抵抗値がＲの抵抗４を (２n −
２) ［＝14］個直列接続した抵抗列４, ４, ４…と、抵
抗列４, ４, ４…の一端と正アナログ電圧源１との間に
介装する抵抗値が (3/2)・Ｒの抵抗６と、抵抗列４,
４, ４…の他端と負アナログ電圧源２との間に介装する
抵抗値が (1/2)・Ｒの抵抗５とからなる抵抗ラダー３が
接続されている。これらの抵抗５と抵抗６とによって1/
2 LSB (LSB：D/A 変換器、A/D 変換器における１ビット
分のディジタル値に相当する単位) の補正を行ってい
て、抵抗ラダー３の抵抗値の総和は(16)・Ｒとなってい
る。そして正アナログ電圧源１と負アナログ電圧源２と
の電位差の２4 ［＝16］段階の分圧電圧を得るようにな
っている。抵抗ラダー３の抵抗５と負アナログ電圧源２
との接続中間点、及び各抵抗の接続中間点には、２4 段
階の分圧電圧を夫々取り出すラダータップＴ1 〜Ｔ16が
接続されている。
分解能のD/A 変換器の要部構成を示す回路図であり、４
ビット分解能のD/A 変換器である。電圧がVREFである正
アナログ電圧源１と、電圧がAVSSである負アナログ電圧
源２との間には、夫々抵抗値がＲの抵抗４を (２n −
２) ［＝14］個直列接続した抵抗列４, ４, ４…と、抵
抗列４, ４, ４…の一端と正アナログ電圧源１との間に
介装する抵抗値が (3/2)・Ｒの抵抗６と、抵抗列４,
４, ４…の他端と負アナログ電圧源２との間に介装する
抵抗値が (1/2)・Ｒの抵抗５とからなる抵抗ラダー３が
接続されている。これらの抵抗５と抵抗６とによって1/
2 LSB (LSB：D/A 変換器、A/D 変換器における１ビット
分のディジタル値に相当する単位) の補正を行ってい
て、抵抗ラダー３の抵抗値の総和は(16)・Ｒとなってい
る。そして正アナログ電圧源１と負アナログ電圧源２と
の電位差の２4 ［＝16］段階の分圧電圧を得るようにな
っている。抵抗ラダー３の抵抗５と負アナログ電圧源２
との接続中間点、及び各抵抗の接続中間点には、２4 段
階の分圧電圧を夫々取り出すラダータップＴ1 〜Ｔ16が
接続されている。
【０００４】スイッチングツリー７は抵抗ラダー３のラ
ダータップＴ1 〜Ｔ16の１本を選択してアナログ出力８
を得べく制御されるスイッチ群70〜77を備え、スイッチ
群70〜77は、ワード線を介して図示しない外部の制御回
路から与えられる４ビットのディジタル値“ａｂｃｄ”
を正論理及び負論理で表すディジタル信号ａ, バーａ,
ｂ, バーｂ, ｃ, バーｃ, ｄ, バーｄそれぞれのレベル
によってオン・オフが制御される。スイッチ70〜77は、
それぞれに付記した符号に一致するディジタル値が
“１”のときにオンするようになっている。したがっ
て、図８はディジタル値“ａｂｃｄ”が、“１０１
０2 ”であってディジタル値ａ, バーｂ, ｃ, バーｄが
“１”、他のディジタル値が“０”の状態を示してい
る。
ダータップＴ1 〜Ｔ16の１本を選択してアナログ出力８
を得べく制御されるスイッチ群70〜77を備え、スイッチ
群70〜77は、ワード線を介して図示しない外部の制御回
路から与えられる４ビットのディジタル値“ａｂｃｄ”
を正論理及び負論理で表すディジタル信号ａ, バーａ,
ｂ, バーｂ, ｃ, バーｃ, ｄ, バーｄそれぞれのレベル
によってオン・オフが制御される。スイッチ70〜77は、
それぞれに付記した符号に一致するディジタル値が
“１”のときにオンするようになっている。したがっ
て、図８はディジタル値“ａｂｃｄ”が、“１０１
０2 ”であってディジタル値ａ, バーｂ, ｃ, バーｄが
“１”、他のディジタル値が“０”の状態を示してい
る。
【０００５】表１はディジタル値“ａｂｃｄ”と、正ア
ナログ電圧源１の電圧VREFを４Ｖ、負アナログ電圧源２
の電圧AVSSを０Ｖとした場合のアナログ出力８の電圧値
と、このアナログ電圧が得られるラダータップＴ1 〜Ｔ
16との関係を示すものである。表１から明らかなように
ラダータップの電圧は、負アナログ電圧源２の電圧AVSS
を得る抵抗ラダー最下位のラダータップＴ1 とラダータ
ップＴ2 との間の電位差は 0.125Ｖ、正アナログ電圧源
１の電圧VREFとラダータップＴ16との間の電位差は 0.3
75Ｖ、他のラダータップＴ2 〜Ｔ15における相隣のラダ
ータップ間の電位差はそれぞれ0.25Ｖであり、ラダータ
ップＴ1 〜Ｔ16によって、正アナログ電圧源１の電圧VR
EFと負アナログ電圧源２の電圧AVSSとの電位差を２
4 ［＝16］分解した分圧電圧が取り出されている。
ナログ電圧源１の電圧VREFを４Ｖ、負アナログ電圧源２
の電圧AVSSを０Ｖとした場合のアナログ出力８の電圧値
と、このアナログ電圧が得られるラダータップＴ1 〜Ｔ
16との関係を示すものである。表１から明らかなように
ラダータップの電圧は、負アナログ電圧源２の電圧AVSS
を得る抵抗ラダー最下位のラダータップＴ1 とラダータ
ップＴ2 との間の電位差は 0.125Ｖ、正アナログ電圧源
１の電圧VREFとラダータップＴ16との間の電位差は 0.3
75Ｖ、他のラダータップＴ2 〜Ｔ15における相隣のラダ
ータップ間の電位差はそれぞれ0.25Ｖであり、ラダータ
ップＴ1 〜Ｔ16によって、正アナログ電圧源１の電圧VR
EFと負アナログ電圧源２の電圧AVSSとの電位差を２
4 ［＝16］分解した分圧電圧が取り出されている。
【０００６】
【表１】
【０００７】図９は、例えば特開昭54−151368号公報
(USP.879646) に開示されている、図８のD/A 変換器を
用いた４ビット分解能の逐次近似方式のA/D 変換器であ
る。４ビットの分解能を有するD/A 変換器９は、４ビッ
トのディジタル値に該当する表１に示すようなラダータ
ップＴ1 〜Ｔ16のいずれかのアナログ電圧が、外部から
のアナログ入力AIN が比較器16の正入力端子＋へ入力さ
れるアナログ入力25と比較するための基準電圧として比
較器16の負入力端子−へ入力される。４ビット制御回路
1 は４ビットのディジタル値に応じたディジタル値ａ,
バーａ, ｂ, バーｂ, ｃ, バーｃ, ｄ, バーｄを生成し
てワード線を介してD/A 変換器９へ与える一方、アナロ
グ入力AIN とD/A 変換器９のアナログ出力８とを比較す
る比較器16からの比較結果信号20に基づいて４ビットの
ディジタル値を確定するようになっている。
(USP.879646) に開示されている、図８のD/A 変換器を
用いた４ビット分解能の逐次近似方式のA/D 変換器であ
る。４ビットの分解能を有するD/A 変換器９は、４ビッ
トのディジタル値に該当する表１に示すようなラダータ
ップＴ1 〜Ｔ16のいずれかのアナログ電圧が、外部から
のアナログ入力AIN が比較器16の正入力端子＋へ入力さ
れるアナログ入力25と比較するための基準電圧として比
較器16の負入力端子−へ入力される。４ビット制御回路
1 は４ビットのディジタル値に応じたディジタル値ａ,
バーａ, ｂ, バーｂ, ｃ, バーｃ, ｄ, バーｄを生成し
てワード線を介してD/A 変換器９へ与える一方、アナロ
グ入力AIN とD/A 変換器９のアナログ出力８とを比較す
る比較器16からの比較結果信号20に基づいて４ビットの
ディジタル値を確定するようになっている。
【０００８】次にこのA/D 変換器によるA/D 変換の動作
を負アナログ電圧源の電圧AVSSが０Ｖ、正アナログ電圧
源の電圧VREFが４Ｖ、アナログ入力AIN が 1.3Ｖの場合
を例に説明する。まず、比較用の基準電圧をD/A 変換器
９から出力するために、ディジタル値“ａｂｃｄ”の最
上位ビット“ａ”を“１”に設定したディジタル値“１
０００2”に相当するディジタル値をD/A 変換器９に与
えると、D/A 変換器９は、 (VREF／２) − (VREF／32) ［Ｖ］ (＝ 1.875Ｖ) なる電圧を比較器16へ供給する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (VREF／２) − (VREF／32) ］：AIN つまり、 1.875Ｖ：1.3 Ｖ その結果、アナログ入力AIN が低いので、比較結果信号
20により、４ビット制御回路1 はビット“ａ”のディジ
タル値を“０”に確定する。
を負アナログ電圧源の電圧AVSSが０Ｖ、正アナログ電圧
源の電圧VREFが４Ｖ、アナログ入力AIN が 1.3Ｖの場合
を例に説明する。まず、比較用の基準電圧をD/A 変換器
９から出力するために、ディジタル値“ａｂｃｄ”の最
上位ビット“ａ”を“１”に設定したディジタル値“１
０００2”に相当するディジタル値をD/A 変換器９に与
えると、D/A 変換器９は、 (VREF／２) − (VREF／32) ［Ｖ］ (＝ 1.875Ｖ) なる電圧を比較器16へ供給する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (VREF／２) − (VREF／32) ］：AIN つまり、 1.875Ｖ：1.3 Ｖ その結果、アナログ入力AIN が低いので、比較結果信号
20により、４ビット制御回路1 はビット“ａ”のディジ
タル値を“０”に確定する。
【０００９】次にビット“ｂ”を“１”に設定したディ
ジタル値“０１００2 ”に相当するディジタル信号をD/
A 変換器９に与えると、D/A 変換器９は、 (VREF／４) − (VREF／32) ［Ｖ］ (＝ 0.875Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (VREF／４) − (VREF／32) ］：AIN つまり、 0.875Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が高いので、比較結果
信号20によって４ビット制御回路10はビット“ｂ”のデ
ィジタル値を“１”に確定する。
ジタル値“０１００2 ”に相当するディジタル信号をD/
A 変換器９に与えると、D/A 変換器９は、 (VREF／４) − (VREF／32) ［Ｖ］ (＝ 0.875Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (VREF／４) − (VREF／32) ］：AIN つまり、 0.875Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が高いので、比較結果
信号20によって４ビット制御回路10はビット“ｂ”のデ
ィジタル値を“１”に確定する。
【００１０】次にビット“ｃ”を“１”に設定したディ
ジタル値“０１１０2 ”に相当するディジタル値をD/A
変換器９に与えると、D/A 変換器９は、 (３・VREF／８) − (VREF／32) ［Ｖ］ (＝ 1.375Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (３・VREF／８) − (VREF／32) ］：AIN つまり、 1.375Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が低いので、比較結果
信号20によって４ビット制御回路10はビット“ｃ”のデ
ィジタル値を“０”に確定する。
ジタル値“０１１０2 ”に相当するディジタル値をD/A
変換器９に与えると、D/A 変換器９は、 (３・VREF／８) − (VREF／32) ［Ｖ］ (＝ 1.375Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (３・VREF／８) − (VREF／32) ］：AIN つまり、 1.375Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が低いので、比較結果
信号20によって４ビット制御回路10はビット“ｃ”のデ
ィジタル値を“０”に確定する。
【００１１】次にビット“ｄ”を“１”に設定したディ
ジタル値“０１０１2 ”に相当するディジタル信号をD/
A 変換器９に与えると、D/A 変換器９は、 (５・VREF／16) − (VREF／32) ［Ｖ］ (＝ 1.125Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (５・VREF／16) − (VREF／32) ］：AIN つまり、 1.125Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が高いので、比較結果
信号20によって４ビット制御回路10はビット“ｄ”のデ
ィジタル値を“１”に確定する。
ジタル値“０１０１2 ”に相当するディジタル信号をD/
A 変換器９に与えると、D/A 変換器９は、 (５・VREF／16) − (VREF／32) ［Ｖ］ (＝ 1.125Ｖ) なる電圧を比較器16へ入力する。そして比較器16はD/A
変換器９からのアナログ出力８とアナログ入力AIN とを
比較する。 ［ (５・VREF／16) − (VREF／32) ］：AIN つまり、 1.125Ｖ：1.3 Ｖ その結果、アナログ入力AIN の方が高いので、比較結果
信号20によって４ビット制御回路10はビット“ｄ”のデ
ィジタル値を“１”に確定する。
【００１２】このような逐次比較により、 1.3Ｖのアナ
ログ入力AIN は、“０１０１2 ”のディジタル値に変換
される。A/D 変換器は当然乍ら、分解能が高次になれ
ば、そのディジタル値の示す数値は、きめ細かくなり、
アナログ入力により近似させることができ、その精度は
ディジタル値が１ビット増加する毎に倍の精度でアナロ
グ電圧をディジタル値に変換することが可能になる。
ログ入力AIN は、“０１０１2 ”のディジタル値に変換
される。A/D 変換器は当然乍ら、分解能が高次になれ
ば、そのディジタル値の示す数値は、きめ細かくなり、
アナログ入力により近似させることができ、その精度は
ディジタル値が１ビット増加する毎に倍の精度でアナロ
グ電圧をディジタル値に変換することが可能になる。
【００１３】そして、抵抗ラダーを用いているD/A 変換
器を備えるA/D 変換器の長所は、D/A 変換器がアナログ
基準電圧の全てを、正アナログ電圧源と負アナログ電圧
源との電位差をラダー抵抗による分圧によって発生させ
るため、それぞれの抵抗の抵抗値の比率が正確であれ
ば、極めて正確な電圧を発生できる点にあり、このD/A
変換器を用いたA/D 変換器は直線性及び微分非直線性に
おいて優れた特性が得られる。
器を備えるA/D 変換器の長所は、D/A 変換器がアナログ
基準電圧の全てを、正アナログ電圧源と負アナログ電圧
源との電位差をラダー抵抗による分圧によって発生させ
るため、それぞれの抵抗の抵抗値の比率が正確であれ
ば、極めて正確な電圧を発生できる点にあり、このD/A
変換器を用いたA/D 変換器は直線性及び微分非直線性に
おいて優れた特性が得られる。
【００１４】一方、このA/D 変換器の短所は、その構造
上、発生すべきアナログ基準電圧のそれぞれについて抵
抗が必要であり、例えば４ビット分解能であれば２4
(＝16) 、６ビット分解能ならば２6 (＝64) 個の抵抗
が必要となり、分解能を１ビット増すごとに抵抗の数が
倍増するため、抵抗の面積及び抵抗製造上の歩留り等、
特にLSI の製造コストの観点からは不利であり、より高
次の分解能を実現する場合には問題がある。
上、発生すべきアナログ基準電圧のそれぞれについて抵
抗が必要であり、例えば４ビット分解能であれば２4
(＝16) 、６ビット分解能ならば２6 (＝64) 個の抵抗
が必要となり、分解能を１ビット増すごとに抵抗の数が
倍増するため、抵抗の面積及び抵抗製造上の歩留り等、
特にLSI の製造コストの観点からは不利であり、より高
次の分解能を実現する場合には問題がある。
【００１５】このような短所を改善すべく、本願出願人
は図10に示すA/D 変換器を特願平６・209919号 (平成６
年９月２日出願) により提案している。図10に示すよう
に正及び負のアナログ電圧源１, ２間の電位差を２m 段
階に分圧する直列抵抗４, ４…、51,52 及び分圧電圧を
取り出す２m 個のラダータップ11…15からなる第１の抵
抗群17と、第１の抵抗群17から正及び負のアナログ電圧
源１, ２への接続経路に挿入される、それぞれが抵抗値
(１／２n-m ) ・Ｒ (ただしｎ＞ｍ、ｎ，ｍは整数) で
ある複数の抵抗53を有する第２の抵抗群18及び第３の抵
抗群19を備えて、抵抗53の数を変更してラダータップ11
…15からのアナログ出力を２n-m 段階に変化させるよう
にしている。
は図10に示すA/D 変換器を特願平６・209919号 (平成６
年９月２日出願) により提案している。図10に示すよう
に正及び負のアナログ電圧源１, ２間の電位差を２m 段
階に分圧する直列抵抗４, ４…、51,52 及び分圧電圧を
取り出す２m 個のラダータップ11…15からなる第１の抵
抗群17と、第１の抵抗群17から正及び負のアナログ電圧
源１, ２への接続経路に挿入される、それぞれが抵抗値
(１／２n-m ) ・Ｒ (ただしｎ＞ｍ、ｎ，ｍは整数) で
ある複数の抵抗53を有する第２の抵抗群18及び第３の抵
抗群19を備えて、抵抗53の数を変更してラダータップ11
…15からのアナログ出力を２n-m 段階に変化させるよう
にしている。
【００１６】そして結果的に２m 段階の分圧電圧を得る
ようになっている。この例では分解能が６ビットで上位
４ビットは抵抗ラダーと正アナログ電圧源１との接続経
路、及び抵抗ラダーと負アナログ電圧源２との接続経路
を変更して、ラダータップの電圧を変更することで所望
の分解能が得られる。そして、抵抗の素子数を大幅に削
減でき、またスイッチングツリー78のスイッチ数も削減
できるので、A/D 変換器の大半の面積を占めるD/A 変換
器を小面積にしてD/A 変換器を小型化している。そし
て、ディジタル値をアナログ電圧に変換する変換特性は
図11に示す如くになり、理想変換特性直線Ｗに沿って２
n 、即ち６４階調の変換特性を描く。
ようになっている。この例では分解能が６ビットで上位
４ビットは抵抗ラダーと正アナログ電圧源１との接続経
路、及び抵抗ラダーと負アナログ電圧源２との接続経路
を変更して、ラダータップの電圧を変更することで所望
の分解能が得られる。そして、抵抗の素子数を大幅に削
減でき、またスイッチングツリー78のスイッチ数も削減
できるので、A/D 変換器の大半の面積を占めるD/A 変換
器を小面積にしてD/A 変換器を小型化している。そし
て、ディジタル値をアナログ電圧に変換する変換特性は
図11に示す如くになり、理想変換特性直線Ｗに沿って２
n 、即ち６４階調の変換特性を描く。
【００１７】
【発明が解決しようとする課題】ところで、A/D 変換器
は、一段に理論的にA/D 変換が可能なアナログ入力電圧
の最大値と最小値とを結ぶ直線と、図11に示すようにA/
D 変換したディジタル値に対応するアナログ入力電圧範
囲の中心とが交差することが望ましい。しかし、特願平
6-209919号によるA/D 変換器では、高次の分解能を、少
ない素子数で実現するが、理論的に1/2LSBのオフセット
が生じるという問題がある。本発明は斯かる問題に鑑
み、ラダー抵抗の抵抗素子数を削減でき、しかも変換結
果に生じるオフセット誤差を解消するD/A 変換器、及び
そのD/A 変換器を用いたA/D 変換器を提供することを目
的とする。
は、一段に理論的にA/D 変換が可能なアナログ入力電圧
の最大値と最小値とを結ぶ直線と、図11に示すようにA/
D 変換したディジタル値に対応するアナログ入力電圧範
囲の中心とが交差することが望ましい。しかし、特願平
6-209919号によるA/D 変換器では、高次の分解能を、少
ない素子数で実現するが、理論的に1/2LSBのオフセット
が生じるという問題がある。本発明は斯かる問題に鑑
み、ラダー抵抗の抵抗素子数を削減でき、しかも変換結
果に生じるオフセット誤差を解消するD/A 変換器、及び
そのD/A 変換器を用いたA/D 変換器を提供することを目
的とする。
【００１８】
【課題を解決するための手段】第１発明に係るA/D 変換
器は、複数個の抵抗が直列接続され、抵抗値の総和が
（２m −１）・Ｒである抵抗列、及び各抵抗間の接続点
と該抵抗列の端部とに発生する第１及び第２の基準電圧
源間の分圧電圧を取り出す２m 個のラダータップを有す
る第１の抵抗群と、それぞれが抵抗値（１／２n-m ）・
Ｒである（２n-m−１）個（ただしｎ＞ｍ、ｎ，ｍは整
数）の抵抗と、抵抗値（２／２n-m −１／２n-m+1 ）・
Ｒである抵抗とが直列接続された抵抗列、及び該抵抗列
の一端と各抵抗間の接続点とを第１の基準電圧源に選択
的に接続する接続手段を有し、該抵抗列の他端が第１の
抵抗群の一端に接続されている第２の抵抗群と、それぞ
れが抵抗値（１／２n-m ）・Ｒである（２n-m −２）個
の抵抗と、前記第１の抵抗群の他端に接続しており抵抗
値（１／２n-m+1 ）・Ｒである抵抗とが直列接続された
抵抗列と、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗
と、該抵抗列の抵抗間の接続点及び該抵抗列の他端、及
び抵抗値（１−１／２n-m+1 ）・Ｒである抵抗の他端と
を第２の基準電圧源に選択的に接続する接続手段とを有
し、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗の他端
が該抵抗列を接続した第１の抵抗群のラダータップに隣
接するラダータップに接続されている第３の抵抗群とを
備える抵抗ラダーと、前記第１の抵抗群が有する２m 個
のラダータップの中から、ｎビットのうちの上位ｍビッ
トのディジタル値に相当するアナログ電圧を取り出すべ
き１個のラダータップを選択する手段と、上位ｍビット
を変換する場合、又は下位（ｎ−ｍ）ビットを変換する
場合に応じて第２及び第３の抵抗群の接続手段を選択的
に組み合わせ、第１及び第２の基準電圧源間に（２m ）
・Ｒの抵抗値が発生する第１及び第２の基準電圧源への
接続経路を形成し、さらに下位（ｎ−ｍ）ビットを変換
する場合は、ｍビットのアナログ電圧を取り出す前記ラ
ダータップを選択したまま前記接続経路を形成する第１
の制御手段とを備える。
器は、複数個の抵抗が直列接続され、抵抗値の総和が
（２m −１）・Ｒである抵抗列、及び各抵抗間の接続点
と該抵抗列の端部とに発生する第１及び第２の基準電圧
源間の分圧電圧を取り出す２m 個のラダータップを有す
る第１の抵抗群と、それぞれが抵抗値（１／２n-m ）・
Ｒである（２n-m−１）個（ただしｎ＞ｍ、ｎ，ｍは整
数）の抵抗と、抵抗値（２／２n-m −１／２n-m+1 ）・
Ｒである抵抗とが直列接続された抵抗列、及び該抵抗列
の一端と各抵抗間の接続点とを第１の基準電圧源に選択
的に接続する接続手段を有し、該抵抗列の他端が第１の
抵抗群の一端に接続されている第２の抵抗群と、それぞ
れが抵抗値（１／２n-m ）・Ｒである（２n-m −２）個
の抵抗と、前記第１の抵抗群の他端に接続しており抵抗
値（１／２n-m+1 ）・Ｒである抵抗とが直列接続された
抵抗列と、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗
と、該抵抗列の抵抗間の接続点及び該抵抗列の他端、及
び抵抗値（１−１／２n-m+1 ）・Ｒである抵抗の他端と
を第２の基準電圧源に選択的に接続する接続手段とを有
し、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗の他端
が該抵抗列を接続した第１の抵抗群のラダータップに隣
接するラダータップに接続されている第３の抵抗群とを
備える抵抗ラダーと、前記第１の抵抗群が有する２m 個
のラダータップの中から、ｎビットのうちの上位ｍビッ
トのディジタル値に相当するアナログ電圧を取り出すべ
き１個のラダータップを選択する手段と、上位ｍビット
を変換する場合、又は下位（ｎ−ｍ）ビットを変換する
場合に応じて第２及び第３の抵抗群の接続手段を選択的
に組み合わせ、第１及び第２の基準電圧源間に（２m ）
・Ｒの抵抗値が発生する第１及び第２の基準電圧源への
接続経路を形成し、さらに下位（ｎ−ｍ）ビットを変換
する場合は、ｍビットのアナログ電圧を取り出す前記ラ
ダータップを選択したまま前記接続経路を形成する第１
の制御手段とを備える。
【００１９】第２発明に係るD/A 変換器は、抵抗値Ｒで
ある複数の抵抗と抵抗値（１−１／２n-m+1 ）・Ｒ（た
だしｎ＞ｍ、ｎ，ｍは整数）である抵抗と抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続され、抵抗値の
総和が（２m −１）・Ｒである抵抗列、及び各抵抗間の
接続点と該抵抗列の端部とに発生する第１及び第２の基
準電圧源間の分圧電圧を取り出す２m 個のラダータップ
を有する第１の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである（２n-m −１）個の抵抗と抵抗値（２
／２n-m −１／２n-m+1 ）・Ｒである抵抗とが直列接続
された抵抗列、及び該抵抗列の一端と各抵抗間の接続点
とを第１の基準電圧源に選択的に接続する接続手段を有
し、該抵抗列の他端が第１の抵抗群の一端に接続されて
いる第２の抵抗群と、それぞれが抵抗値（１／２n-m ）
・Ｒである（２n-m −２）個の抵抗と、前記第１の抵抗
群の他端に一端を接続しており、抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続された抵抗列
と、各抵抗間の接続点及び該抵抗列の他端並びに第１の
抵抗群の抵抗値（１−１／２n-m+1 ）・Ｒの前記抵抗と
第１の抵抗群の抵抗値（１／２n-m+1 ）・Ｒの前記抵抗
との接続点のそれぞれを第２の基準電圧源に選択的に接
続する接続手段とからなる第３の抵抗群とを有する抵抗
ラダーと、前記第１の抵抗群が有する２m 個のラダータ
ップの中から、ｎビットのうちの上位ｍビットのディジ
タル値に相当するアナログ電圧を取り出すべき１個のラ
ダータップを選択する手段と、上位ｍビットを変換する
場合、又は下位（ｎ−ｍ）ビットを変換する場合に応じ
て第２及び第３の抵抗群の接続手段を選択的に組み合わ
せ、第１及び第２の基準電圧源間に（２m ）・Ｒの抵抗
値が発生する第１及び第２の基準電圧源への接続経路を
形成し、さらに下位（ｎ−ｍ）ビットを変換する場合
は、ｍビットのアナログ電圧を取り出す前記ラダータッ
プを選択したまま前記接続経路を形成する第１の制御手
段とを備える。
ある複数の抵抗と抵抗値（１−１／２n-m+1 ）・Ｒ（た
だしｎ＞ｍ、ｎ，ｍは整数）である抵抗と抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続され、抵抗値の
総和が（２m −１）・Ｒである抵抗列、及び各抵抗間の
接続点と該抵抗列の端部とに発生する第１及び第２の基
準電圧源間の分圧電圧を取り出す２m 個のラダータップ
を有する第１の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである（２n-m −１）個の抵抗と抵抗値（２
／２n-m −１／２n-m+1 ）・Ｒである抵抗とが直列接続
された抵抗列、及び該抵抗列の一端と各抵抗間の接続点
とを第１の基準電圧源に選択的に接続する接続手段を有
し、該抵抗列の他端が第１の抵抗群の一端に接続されて
いる第２の抵抗群と、それぞれが抵抗値（１／２n-m ）
・Ｒである（２n-m −２）個の抵抗と、前記第１の抵抗
群の他端に一端を接続しており、抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続された抵抗列
と、各抵抗間の接続点及び該抵抗列の他端並びに第１の
抵抗群の抵抗値（１−１／２n-m+1 ）・Ｒの前記抵抗と
第１の抵抗群の抵抗値（１／２n-m+1 ）・Ｒの前記抵抗
との接続点のそれぞれを第２の基準電圧源に選択的に接
続する接続手段とからなる第３の抵抗群とを有する抵抗
ラダーと、前記第１の抵抗群が有する２m 個のラダータ
ップの中から、ｎビットのうちの上位ｍビットのディジ
タル値に相当するアナログ電圧を取り出すべき１個のラ
ダータップを選択する手段と、上位ｍビットを変換する
場合、又は下位（ｎ−ｍ）ビットを変換する場合に応じ
て第２及び第３の抵抗群の接続手段を選択的に組み合わ
せ、第１及び第２の基準電圧源間に（２m ）・Ｒの抵抗
値が発生する第１及び第２の基準電圧源への接続経路を
形成し、さらに下位（ｎ−ｍ）ビットを変換する場合
は、ｍビットのアナログ電圧を取り出す前記ラダータッ
プを選択したまま前記接続経路を形成する第１の制御手
段とを備える。
【００２０】第３発明に係るD/A 変換器は、抵抗値Ｒで
ある複数個の抵抗が直列接続され、抵抗値の総和が（２
m −１）・Ｒである抵抗列、及び各抵抗間の接続点と該
抵抗列の端部とに発生する第１及び第２の基準電圧源間
の分圧電圧を取り出す２m 個のラダータップを有する第
１の抵抗群と、それぞれが抵抗値（１／２n-m ）・Ｒ
（ただしｎ＞ｍ、ｎ，ｍは整数）である抵抗を（２n-m
−１）個から１個ずつ減じて１個までの（２n-m −１）
列の抵抗列と、抵抗値（２／２n-m −１／２n-m+1 ）・
Ｒの抵抗を有し、抵抗列の一端は第１の基準電圧源に選
択的に接続する接続手段を有し、抵抗列の他端は共通し
て抵抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗の一
端に接続し、かつ第１の基準電圧源に選択的に接続する
共通の接続手段を有し、抵抗値（２／２n-m −１／２
n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の一端に接続
されている第２の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである抵抗を（２n-m −２）個から１個づつ
減じて１個までの（２n-m −２）列の抵抗列と、抵抗値
（１／２n-m+1 ）・Ｒの抵抗及び（１−１／２n-m+1 ）
・Ｒを有し、抵抗列の一端は第２の基準電圧源に選択的
に接続する接続手段を有し、抵抗列の他端は共通して抵
抗値（１／２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ
第２の基準電圧源に選択的に接続する共通の接続手段を
有し、抵抗値（１／２n-m+1 ）・Ｒの抵抗の他端は第１
の抵抗群の他端に接続し、抵抗値（１−１／２n-m+1 ）
・Ｒである抵抗の他端が抵抗値（１／２n-m+1 ）・Ｒの
抵抗を接続した第１の抵抗群のラダータップに隣接する
ラダータップに接続されている第３の抵抗群とを有する
抵抗ラダーと、前記第１の抵抗群が有する２m 個のラダ
ータップの中から、ｎビットのうちの上位ｍビットのデ
ィジタル値に相当するアナログ電圧を取り出すべき１個
のラダータップを選択する手段と、上位ｍビットを変換
する場合、又は下位（ｎ−ｍ）ビットを変換する場合に
応じて第２及び第３の抵抗群の接続手段を選択的に組み
合わせ、第１及び第２の基準電圧源間に（２m）・Ｒの
抵抗値が発生する第１及び第２の基準電圧源への接続経
路を形成し、さらに下位（ｎ−ｍ）ビットを変換する場
合は、ｍビットのアナログ電圧を取り出す前記ラダータ
ップを選択したまま前記接続経路を形成する第１の制御
手段とを備える。
ある複数個の抵抗が直列接続され、抵抗値の総和が（２
m −１）・Ｒである抵抗列、及び各抵抗間の接続点と該
抵抗列の端部とに発生する第１及び第２の基準電圧源間
の分圧電圧を取り出す２m 個のラダータップを有する第
１の抵抗群と、それぞれが抵抗値（１／２n-m ）・Ｒ
（ただしｎ＞ｍ、ｎ，ｍは整数）である抵抗を（２n-m
−１）個から１個ずつ減じて１個までの（２n-m −１）
列の抵抗列と、抵抗値（２／２n-m −１／２n-m+1 ）・
Ｒの抵抗を有し、抵抗列の一端は第１の基準電圧源に選
択的に接続する接続手段を有し、抵抗列の他端は共通し
て抵抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗の一
端に接続し、かつ第１の基準電圧源に選択的に接続する
共通の接続手段を有し、抵抗値（２／２n-m −１／２
n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の一端に接続
されている第２の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである抵抗を（２n-m −２）個から１個づつ
減じて１個までの（２n-m −２）列の抵抗列と、抵抗値
（１／２n-m+1 ）・Ｒの抵抗及び（１−１／２n-m+1 ）
・Ｒを有し、抵抗列の一端は第２の基準電圧源に選択的
に接続する接続手段を有し、抵抗列の他端は共通して抵
抗値（１／２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ
第２の基準電圧源に選択的に接続する共通の接続手段を
有し、抵抗値（１／２n-m+1 ）・Ｒの抵抗の他端は第１
の抵抗群の他端に接続し、抵抗値（１−１／２n-m+1 ）
・Ｒである抵抗の他端が抵抗値（１／２n-m+1 ）・Ｒの
抵抗を接続した第１の抵抗群のラダータップに隣接する
ラダータップに接続されている第３の抵抗群とを有する
抵抗ラダーと、前記第１の抵抗群が有する２m 個のラダ
ータップの中から、ｎビットのうちの上位ｍビットのデ
ィジタル値に相当するアナログ電圧を取り出すべき１個
のラダータップを選択する手段と、上位ｍビットを変換
する場合、又は下位（ｎ−ｍ）ビットを変換する場合に
応じて第２及び第３の抵抗群の接続手段を選択的に組み
合わせ、第１及び第２の基準電圧源間に（２m）・Ｒの
抵抗値が発生する第１及び第２の基準電圧源への接続経
路を形成し、さらに下位（ｎ−ｍ）ビットを変換する場
合は、ｍビットのアナログ電圧を取り出す前記ラダータ
ップを選択したまま前記接続経路を形成する第１の制御
手段とを備える。
【００２１】第４発明に係るD/A 変換器は、抵抗値Ｒで
ある複数の抵抗と抵抗値（１−１／２n-m+1 ）・Ｒ（た
だしｎ＞ｍ、ｎ，ｍは整数）である抵抗と抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続され、抵抗値の
総和が（２m −１）・Ｒである抵抗列、及び各抵抗間の
接続点と該抵抗列の端部とに発生する第１及び第２の基
準電圧源間の分圧電圧を取り出す２m 個のラダータップ
を有する第１の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである抵抗を（２n-m −１）個から１個ずつ
減じて１個までの（２n-m −１）列の抵抗列と、抵抗値
（２／２n-m −１／２n-m+1 ）・Ｒの抵抗を有し、抵抗
列の一端は第１の基準電圧源に選択的に接続する接続手
段を有し、抵抗列の他端は共通して抵抗値（２／２n-m
−１／２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ第１
の基準電圧源に選択的に接続する共通の接続手段を有
し、抵抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗の
他端は第１の抵抗群の一端に接続されている第２の抵抗
群と、それぞれが抵抗値（１／２n-m ）・Ｒである抵抗
を（２n-m −２）個から１個ずつ減じて１個までの（２
n-m −２）列の抵抗列と、抵抗値（１／２n-m+1 ）・Ｒ
の抵抗を有し、抵抗列の一端は共通して抵抗値（１／２
n-m+1 ）・Ｒの抵抗の一端に接続し、かつ第２の基準電
圧源に選択的に接続する共通の接続手段を有し、抵抗値
（１／２n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の他
端に接続し、抵抗列の他端及び第１の抵抗群の抵抗値
（１／２n-m+1 ）・Ｒの前記抵抗と第１の抵抗群の抵抗
値（１／２n-m+1 ）・Ｒの前記抵抗との接続点のそれぞ
れを第２基準電圧源に選択的に接続する接続手段とから
なる第３の抵抗群とを有する抵抗ラダーと、前記第１の
抵抗群が有する２m 個のラダータップの中から、ｎビッ
トのうちの上位ｍビットのディジタル値に相当するアナ
ログ電圧を取り出すべき１個のラダータップを選択する
手段と、上位ｍビットを変換する場合、又は下位（ｎ−
ｍ）ビットを変換する場合に応じて第２及び第３の抵抗
群の接続手段を選択的に組み合わせ、第１及び第２の基
準電圧源間に（２m ）・Ｒの抵抗値が発生する第１及び
第２の基準電圧源への接続経路を形成し、さらに下位
（ｎ−ｍ）ビットを変換する場合は、ｍビットのアナロ
グ電圧を取り出す前記ラダータップを選択したまま前記
接続経路を形成する第１の制御手段とを備える。
ある複数の抵抗と抵抗値（１−１／２n-m+1 ）・Ｒ（た
だしｎ＞ｍ、ｎ，ｍは整数）である抵抗と抵抗値（１／
２n-m+1 ）・Ｒである抵抗とが直列接続され、抵抗値の
総和が（２m −１）・Ｒである抵抗列、及び各抵抗間の
接続点と該抵抗列の端部とに発生する第１及び第２の基
準電圧源間の分圧電圧を取り出す２m 個のラダータップ
を有する第１の抵抗群と、それぞれが抵抗値（１／２
n-m ）・Ｒである抵抗を（２n-m −１）個から１個ずつ
減じて１個までの（２n-m −１）列の抵抗列と、抵抗値
（２／２n-m −１／２n-m+1 ）・Ｒの抵抗を有し、抵抗
列の一端は第１の基準電圧源に選択的に接続する接続手
段を有し、抵抗列の他端は共通して抵抗値（２／２n-m
−１／２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ第１
の基準電圧源に選択的に接続する共通の接続手段を有
し、抵抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗の
他端は第１の抵抗群の一端に接続されている第２の抵抗
群と、それぞれが抵抗値（１／２n-m ）・Ｒである抵抗
を（２n-m −２）個から１個ずつ減じて１個までの（２
n-m −２）列の抵抗列と、抵抗値（１／２n-m+1 ）・Ｒ
の抵抗を有し、抵抗列の一端は共通して抵抗値（１／２
n-m+1 ）・Ｒの抵抗の一端に接続し、かつ第２の基準電
圧源に選択的に接続する共通の接続手段を有し、抵抗値
（１／２n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の他
端に接続し、抵抗列の他端及び第１の抵抗群の抵抗値
（１／２n-m+1 ）・Ｒの前記抵抗と第１の抵抗群の抵抗
値（１／２n-m+1 ）・Ｒの前記抵抗との接続点のそれぞ
れを第２基準電圧源に選択的に接続する接続手段とから
なる第３の抵抗群とを有する抵抗ラダーと、前記第１の
抵抗群が有する２m 個のラダータップの中から、ｎビッ
トのうちの上位ｍビットのディジタル値に相当するアナ
ログ電圧を取り出すべき１個のラダータップを選択する
手段と、上位ｍビットを変換する場合、又は下位（ｎ−
ｍ）ビットを変換する場合に応じて第２及び第３の抵抗
群の接続手段を選択的に組み合わせ、第１及び第２の基
準電圧源間に（２m ）・Ｒの抵抗値が発生する第１及び
第２の基準電圧源への接続経路を形成し、さらに下位
（ｎ−ｍ）ビットを変換する場合は、ｍビットのアナロ
グ電圧を取り出す前記ラダータップを選択したまま前記
接続経路を形成する第１の制御手段とを備える。
【００２２】第５発明に係るA/D 変換器は、請求項１乃
至請求項４のいずれかに記載のD/A変換器と、該D/A 変
換器からのアナログ出力を変換対象のアナログ入力と比
較する比較器と、前記アナログ入力をディジタル変換す
る比較用の基準アナログ電圧を得るために仮の値を設定
した仮のディジタル値を前記D/A 変換器に与え、上位ｍ
ビット変換時には第１及び第２の基準電圧源間の電位差
の２m 段階の分圧電圧が得られる接続経路を前記D/A 変
換器に形成させ、さらに下位（ｎ−ｍ）ビット（ただし
ｎ＞ｍ、ｎ，ｍは整数）の変換時には、ｍビット変換時
に選択されたラダータップを選択した状態のまま、前記
比較器の比較結果に基づいて接続経路を変更させてｍビ
ット変換時に選択されたラダータップからのアナログ出
力を少なくとも（ｎ−ｍ）回変化させる第２の制御手段
とを備える。
至請求項４のいずれかに記載のD/A変換器と、該D/A 変
換器からのアナログ出力を変換対象のアナログ入力と比
較する比較器と、前記アナログ入力をディジタル変換す
る比較用の基準アナログ電圧を得るために仮の値を設定
した仮のディジタル値を前記D/A 変換器に与え、上位ｍ
ビット変換時には第１及び第２の基準電圧源間の電位差
の２m 段階の分圧電圧が得られる接続経路を前記D/A 変
換器に形成させ、さらに下位（ｎ−ｍ）ビット（ただし
ｎ＞ｍ、ｎ，ｍは整数）の変換時には、ｍビット変換時
に選択されたラダータップを選択した状態のまま、前記
比較器の比較結果に基づいて接続経路を変更させてｍビ
ット変換時に選択されたラダータップからのアナログ出
力を少なくとも（ｎ−ｍ）回変化させる第２の制御手段
とを備える。
【００２３】本発明の作用を図７により説明する。６ビ
ットのディジタル値をアナログ電圧に変換する場合、正
アナログ電圧源１と負アナログ電圧源２との間の抵抗の
総和が、スイッチSW0 〜SW7 の選択的切換によって常に
16Ｒになるよう各抵抗の抵抗値を下位２ビットにより選
定するとともに、上位４ビットのディジタル値に応じた
ラダータップを選択し、所望のアナログ電圧を得る。下
位２ビットのディジタル値によりスイッチSW0,SW1 をオ
ンにすると、ラダータップTAP15 と負アナログ電圧源２
との間に発生する電圧は、 (7/8)・Ｒに応じた電圧が発
生し、正アナログ電圧源１と負アナログ電圧源２との電
位差を16等分した電圧より (1/8)・Ｒに相当する電圧だ
け低い電圧が発生する。ラダータップ TAP１乃至TAP15
間には抵抗Ｒが複数接続されており、正アナログ電圧源
１と負アナログ電圧源２の間の抵抗の総和は16Ｒである
ため、ラダータップTAP16 を除いたその他のラダータッ
プには、一様に正アナログ電圧源１と負アナログ電圧源
２の電位差を16等分した電圧の整数倍より（1/8)・Ｒに
相当する電圧、即ち６ビット分解能時の1/2 LSB だけ低
い電圧が発生する。
ットのディジタル値をアナログ電圧に変換する場合、正
アナログ電圧源１と負アナログ電圧源２との間の抵抗の
総和が、スイッチSW0 〜SW7 の選択的切換によって常に
16Ｒになるよう各抵抗の抵抗値を下位２ビットにより選
定するとともに、上位４ビットのディジタル値に応じた
ラダータップを選択し、所望のアナログ電圧を得る。下
位２ビットのディジタル値によりスイッチSW0,SW1 をオ
ンにすると、ラダータップTAP15 と負アナログ電圧源２
との間に発生する電圧は、 (7/8)・Ｒに応じた電圧が発
生し、正アナログ電圧源１と負アナログ電圧源２との電
位差を16等分した電圧より (1/8)・Ｒに相当する電圧だ
け低い電圧が発生する。ラダータップ TAP１乃至TAP15
間には抵抗Ｒが複数接続されており、正アナログ電圧源
１と負アナログ電圧源２の間の抵抗の総和は16Ｒである
ため、ラダータップTAP16 を除いたその他のラダータッ
プには、一様に正アナログ電圧源１と負アナログ電圧源
２の電位差を16等分した電圧の整数倍より（1/8)・Ｒに
相当する電圧、即ち６ビット分解能時の1/2 LSB だけ低
い電圧が発生する。
【００２４】また、下位２ビットによりスイッチSW2,SW
3 をオンにすると、ラダータップTAP16 と負アナログ電
圧源２との間に（1/8)・Ｒと (1/4)・Ｒとが介装され、
同時にラダータップTAP1と正アナログ電圧源１との間に
は (3/8)・Ｒと (1/4)・Ｒとが介装される。正アナログ
電圧源１と負アナログ電圧源２の間の抵抗の総和は16Ｒ
であるため、全てのラダータップには、一様に正アナロ
グ電圧源１と負アナログ電圧源２の電位差を16等分した
電圧の整数倍より (5/8)・Ｒに相当する電圧だけ低い電
圧が発生する。同様にスイッチSW4,SW5 をオンすると、
ラダータップTAP16 と負アナログ電圧源２との間に (1/
8)・Ｒが介装され、同時にラダータップTAP1と正アナロ
グ電圧源１との間には (3/8)・Ｒと (1/4)・Ｒ、 (1/4)
・Ｒとが介装される。正アナログ電圧源１と負アナログ
電圧源２の間の抵抗の総和は16Ｒであるため、全てのラ
ダータップには、一様に正アナログ電圧源１と負アナロ
グ電圧源２の電位差を16等分した電圧の整数倍より (7/
8)・Ｒに相当する電圧だけ低い電圧が発生する。更にス
イッチSW6,SW7 をオンにすると、ラダータップTAP16 と
負アナログ電圧源２との間に (1/8)・Ｒと (1/4)・Ｒ、
(1/4)・Ｒとが介装され、同時にラダータッTAP1と正ア
ナログ電圧源１との間には(3/8) ・Ｒが介装される。正
アナログ電圧源１と負アナログ電圧源２の間の抵抗の総
和は16Ｒであるため、全てのラダータップには、一応に
正アナログ電圧源１と負アナログ電圧源２の電位差を16
等分した電圧の整数倍より (3/8)・Ｒに相当する電圧だ
け低い電圧が発生する。以上のように、ラダータップTA
P1乃至TAP15 からは各々４段階の電圧、ラダータップTA
P16 からは３段階の電圧、即ち63階調の電圧を発生し、
その電圧は正アナログ電圧源１と負アナログ電圧源２の
電位差を64等分した電圧より128 分の１、つまり６ビッ
ト分解能に於ける1/2 LSB だけ低い電圧が発生する。こ
れにより、D/A 変換したアナログ電圧全域に1/2 LSB の
補正が行われ、理想的な変換特性が得られる。
3 をオンにすると、ラダータップTAP16 と負アナログ電
圧源２との間に（1/8)・Ｒと (1/4)・Ｒとが介装され、
同時にラダータップTAP1と正アナログ電圧源１との間に
は (3/8)・Ｒと (1/4)・Ｒとが介装される。正アナログ
電圧源１と負アナログ電圧源２の間の抵抗の総和は16Ｒ
であるため、全てのラダータップには、一様に正アナロ
グ電圧源１と負アナログ電圧源２の電位差を16等分した
電圧の整数倍より (5/8)・Ｒに相当する電圧だけ低い電
圧が発生する。同様にスイッチSW4,SW5 をオンすると、
ラダータップTAP16 と負アナログ電圧源２との間に (1/
8)・Ｒが介装され、同時にラダータップTAP1と正アナロ
グ電圧源１との間には (3/8)・Ｒと (1/4)・Ｒ、 (1/4)
・Ｒとが介装される。正アナログ電圧源１と負アナログ
電圧源２の間の抵抗の総和は16Ｒであるため、全てのラ
ダータップには、一様に正アナログ電圧源１と負アナロ
グ電圧源２の電位差を16等分した電圧の整数倍より (7/
8)・Ｒに相当する電圧だけ低い電圧が発生する。更にス
イッチSW6,SW7 をオンにすると、ラダータップTAP16 と
負アナログ電圧源２との間に (1/8)・Ｒと (1/4)・Ｒ、
(1/4)・Ｒとが介装され、同時にラダータッTAP1と正ア
ナログ電圧源１との間には(3/8) ・Ｒが介装される。正
アナログ電圧源１と負アナログ電圧源２の間の抵抗の総
和は16Ｒであるため、全てのラダータップには、一応に
正アナログ電圧源１と負アナログ電圧源２の電位差を16
等分した電圧の整数倍より (3/8)・Ｒに相当する電圧だ
け低い電圧が発生する。以上のように、ラダータップTA
P1乃至TAP15 からは各々４段階の電圧、ラダータップTA
P16 からは３段階の電圧、即ち63階調の電圧を発生し、
その電圧は正アナログ電圧源１と負アナログ電圧源２の
電位差を64等分した電圧より128 分の１、つまり６ビッ
ト分解能に於ける1/2 LSB だけ低い電圧が発生する。こ
れにより、D/A 変換したアナログ電圧全域に1/2 LSB の
補正が行われ、理想的な変換特性が得られる。
【００２５】
【発明の実施の形態】以下本発明を、発明の実施の形態
を示す図面により詳述する。 〔実施の形態１〕図１は本発明に係るD/A 変換器の実施
の形態１の構成を示す回路図である。なお、本実施の形
態ではｎ＝６、ｍ＝４とする。正アナログ電圧源１と負
アナログ電圧源２との間に、介装される抵抗ラダーは３
つの抵抗群117,118,119 から構成される。抵抗ラダーの
中央に位置する第１の抵抗群117 でｎビットのうちの上
位ｍビットによりラダータップを選択し、下位(ｎ−ｍ)
ビット［＝下位２ビット］の値に応じて正, 負のアナ
ログ電圧源１,２への接続経路を変更し、ｍビットまで
で決定されたラダータップの電圧を２n-m 段階に変化さ
せてｎビットのディジタル値に相当するアナログ出力８
の電圧を出力するようになっている。
を示す図面により詳述する。 〔実施の形態１〕図１は本発明に係るD/A 変換器の実施
の形態１の構成を示す回路図である。なお、本実施の形
態ではｎ＝６、ｍ＝４とする。正アナログ電圧源１と負
アナログ電圧源２との間に、介装される抵抗ラダーは３
つの抵抗群117,118,119 から構成される。抵抗ラダーの
中央に位置する第１の抵抗群117 でｎビットのうちの上
位ｍビットによりラダータップを選択し、下位(ｎ−ｍ)
ビット［＝下位２ビット］の値に応じて正, 負のアナ
ログ電圧源１,２への接続経路を変更し、ｍビットまで
で決定されたラダータップの電圧を２n-m 段階に変化さ
せてｎビットのディジタル値に相当するアナログ出力８
の電圧を出力するようになっている。
【００２６】第１の抵抗群117 は抵抗値Ｒの抵抗４が
(２m −１) ［＝15］個直列接続され、抵抗値の総和は
(２m −１) ・Ｒとなっている。抵抗４, ４…４の抵抗
列の一端部にはラダータップ11が、他端部にはラダータ
ップ15が接続され、抵抗４を互いに接続している各接続
中間点には、抵抗列の一端部側からラダータップ12, 13
…が接続されており、ラダータップの総数は２m ［＝1
6］個である。なお、図には一部のラダータップ11, 12,
13, 14，15のみを示している。
(２m −１) ［＝15］個直列接続され、抵抗値の総和は
(２m −１) ・Ｒとなっている。抵抗４, ４…４の抵抗
列の一端部にはラダータップ11が、他端部にはラダータ
ップ15が接続され、抵抗４を互いに接続している各接続
中間点には、抵抗列の一端部側からラダータップ12, 13
…が接続されており、ラダータップの総数は２m ［＝1
6］個である。なお、図には一部のラダータップ11, 12,
13, 14，15のみを示している。
【００２７】第２の抵抗群118 は抵抗値 (１／２n-m )
・Ｒ［＝ (1/4)・Ｒ］の抵抗53が２n-m −１ (＝３個)
直列接続され、直列接続された抵抗53,53,53の抵抗列の
一端は、抵抗値 (２／２n-m ) − (１／２n-m+1 ) ・Ｒ
［＝ (3/8)・Ｒ］の抵抗56を介して第１の抵抗群117 の
ラダータップ11に接続され、他端は接続手段24を介して
正アナログ電圧源１と接続される。更に、各抵抗53と抵
抗56との接続中間点、相隣の抵抗53との各接続中間点
は、接続手段21,22,23を各別に介して正アナログ電圧源
１と接続される。
・Ｒ［＝ (1/4)・Ｒ］の抵抗53が２n-m −１ (＝３個)
直列接続され、直列接続された抵抗53,53,53の抵抗列の
一端は、抵抗値 (２／２n-m ) − (１／２n-m+1 ) ・Ｒ
［＝ (3/8)・Ｒ］の抵抗56を介して第１の抵抗群117 の
ラダータップ11に接続され、他端は接続手段24を介して
正アナログ電圧源１と接続される。更に、各抵抗53と抵
抗56との接続中間点、相隣の抵抗53との各接続中間点
は、接続手段21,22,23を各別に介して正アナログ電圧源
１と接続される。
【００２８】第３の抵抗群119 は抵抗値 (１／２n-m )
・Ｒ［＝ (1/4)・Ｒ］の抵抗53が（２n-m −２）［＝２
個］直列接続され、直列接続された抵抗53,53 の抵抗列
の一端は、抵抗値（１／２n-m+1 ）・Ｒ［＝（1/8)・
Ｒ］の抵抗55を介して第１の抵抗群117 のラダータップ
15と接続される。抵抗値１− (１／２n-m+1 ) ・Ｒ［＝
(7/8)・Ｒ］の抵抗57の一端は、第１の抵抗群117 のラ
ダータップ14と接続される。直列接続された抵抗53,53
の抵抗列の他端は接続手段31を介して負アナログ電圧源
２と接続される。抵抗53と53、抵抗53と55との接続中間
点は接続手段32,33 を各別に介して負アナログ電圧源２
と接続され、前記抵抗57の他端は接続手段34を介して負
アナログ電圧源２と接続される。
・Ｒ［＝ (1/4)・Ｒ］の抵抗53が（２n-m −２）［＝２
個］直列接続され、直列接続された抵抗53,53 の抵抗列
の一端は、抵抗値（１／２n-m+1 ）・Ｒ［＝（1/8)・
Ｒ］の抵抗55を介して第１の抵抗群117 のラダータップ
15と接続される。抵抗値１− (１／２n-m+1 ) ・Ｒ［＝
(7/8)・Ｒ］の抵抗57の一端は、第１の抵抗群117 のラ
ダータップ14と接続される。直列接続された抵抗53,53
の抵抗列の他端は接続手段31を介して負アナログ電圧源
２と接続される。抵抗53と53、抵抗53と55との接続中間
点は接続手段32,33 を各別に介して負アナログ電圧源２
と接続され、前記抵抗57の他端は接続手段34を介して負
アナログ電圧源２と接続される。
【００２９】第１の抵抗群117 のラダータップ11…15に
は、（２m ）［＝16］個のラダータップ11…14のうちの
１個のラダータップのアナログ電圧をアナログ出力８へ
選択的に接続するスイッチングツリー78が接続される。
このスイッチングツリー78は、図８に示すスイッチング
ツリー７と同様に動作する構成にしてある。
は、（２m ）［＝16］個のラダータップ11…14のうちの
１個のラダータップのアナログ電圧をアナログ出力８へ
選択的に接続するスイッチングツリー78が接続される。
このスイッチングツリー78は、図８に示すスイッチング
ツリー７と同様に動作する構成にしてある。
【００３０】第２の抵抗群118 の接続手段21〜24、及び
第３の抵抗群119 の接続手段31〜34は、第１の制御手段
たるｎビット制御回路80から与えられる制御信号ｅ〜ｌ
によって、第２の抵抗群118 と第３の抵抗群119 とのそ
れぞれで、いずれか１つの接続手段が接続状態になるよ
うに接続、非接続される。また、ｎビット制御回路80
は、スイッチングツリー78へ２・ｍ本の制御信号線を介
して上位ｍビットのディジタル値を確定すべくｍビット
分の制御信号を発生し、また接続手段21〜24及び接続手
段31〜34をオン・オフ制御する制御信号ｅ〜ｌを発生す
るようになっている。
第３の抵抗群119 の接続手段31〜34は、第１の制御手段
たるｎビット制御回路80から与えられる制御信号ｅ〜ｌ
によって、第２の抵抗群118 と第３の抵抗群119 とのそ
れぞれで、いずれか１つの接続手段が接続状態になるよ
うに接続、非接続される。また、ｎビット制御回路80
は、スイッチングツリー78へ２・ｍ本の制御信号線を介
して上位ｍビットのディジタル値を確定すべくｍビット
分の制御信号を発生し、また接続手段21〜24及び接続手
段31〜34をオン・オフ制御する制御信号ｅ〜ｌを発生す
るようになっている。
【００３１】次にこのように構成したD/A 変換器のアナ
ログ変換の動作をラダータップ14、15のそれぞれが選択
される場合の動作について、このD/A 変換器を用いたA/
D 変換器の動作を例に説明する。６ビットのディジタル
値をアナログ変換する場合、まず６ビットのうちの上位
４ビットをアナログ変換するために、ｎビット制御回路
80は、制御信号ｈ, ｌを有意にして接続手段23,34 を接
続状態にする一方、２・ｍ本の制御信号線を介して上位
４ビットのディジタル値に応じた制御信号をスイッチン
グツリー78に与えて、スイッチングツリー78の該当する
スイッチをオンにし、スイッチングツリー78は上位４ビ
ットのディジタル値に相当するアナログ出力を取り出す
ラダータップを第１の抵抗群117 のラダータップ11…15
の中から選択する。
ログ変換の動作をラダータップ14、15のそれぞれが選択
される場合の動作について、このD/A 変換器を用いたA/
D 変換器の動作を例に説明する。６ビットのディジタル
値をアナログ変換する場合、まず６ビットのうちの上位
４ビットをアナログ変換するために、ｎビット制御回路
80は、制御信号ｈ, ｌを有意にして接続手段23,34 を接
続状態にする一方、２・ｍ本の制御信号線を介して上位
４ビットのディジタル値に応じた制御信号をスイッチン
グツリー78に与えて、スイッチングツリー78の該当する
スイッチをオンにし、スイッチングツリー78は上位４ビ
ットのディジタル値に相当するアナログ出力を取り出す
ラダータップを第１の抵抗群117 のラダータップ11…15
の中から選択する。
【００３２】上位４ビットまでの変換では、下位２ビッ
トは“００2 ”であるためスイッチ２４、３４がオン
し、正アナログ電圧源１と負アナログ電圧源２との間
に、第１, 第２, 第３の抵抗群117,118,119 の抵抗53,5
3,53、56、４, ４…、57の直列回路が介装され、このと
きの正アナログ電圧源１と負アナログ電圧源２との間の
抵抗の総和が (２m ) ・Ｒとなる。そして従来の逐次近
似方式と同様に、最上位ビットからアナログ入力電圧
（AIN)以下で最も近似するアナログ出力電圧を発生して
いるラダータップを探査し、上位４ビットのA/D 変換結
果を得る。上位４ビットのA/D 変換の結果、仮に上位4
ビットの変換結果が" ０００１2”である場合、ラダー
タップ14がスイッチングツリー78により選択され、アナ
ログ出力８に接続される。ここで、抵抗56の抵抗値を
（3/8)・Ｒとし、抵抗５７の抵抗値を（7/8)・Ｒとして
いるので、ラダータップ14には正アナログ電圧源１(VRE
F)と負アナログ電圧源２(AVSS)の電位差の7/128 に相当
する電圧が発生する。
トは“００2 ”であるためスイッチ２４、３４がオン
し、正アナログ電圧源１と負アナログ電圧源２との間
に、第１, 第２, 第３の抵抗群117,118,119 の抵抗53,5
3,53、56、４, ４…、57の直列回路が介装され、このと
きの正アナログ電圧源１と負アナログ電圧源２との間の
抵抗の総和が (２m ) ・Ｒとなる。そして従来の逐次近
似方式と同様に、最上位ビットからアナログ入力電圧
（AIN)以下で最も近似するアナログ出力電圧を発生して
いるラダータップを探査し、上位４ビットのA/D 変換結
果を得る。上位４ビットのA/D 変換の結果、仮に上位4
ビットの変換結果が" ０００１2”である場合、ラダー
タップ14がスイッチングツリー78により選択され、アナ
ログ出力８に接続される。ここで、抵抗56の抵抗値を
（3/8)・Ｒとし、抵抗５７の抵抗値を（7/8)・Ｒとして
いるので、ラダータップ14には正アナログ電圧源１(VRE
F)と負アナログ電圧源２(AVSS)の電位差の7/128 に相当
する電圧が発生する。
【００３３】つまり、図11に示した特願平6-209919号の
回路により得られる変換特性によると、例えば上位４ビ
ットが“０００１2 ”下位２ビットが“００2 ”である
場合、ラダータップ14の電圧はVREFとAVSSの電位差の1/
16であったのに対し、本発明のD/A 変換器の変換特性は
図２に示す如くになり、６ビットの分解能［＝64分解
能］時の１LSB の半分、即ち1/2 LSB だけ低くなり、LS
B に換算すると、アナログ出力８の電圧はディジタル値
“０００１００”のデシマル値“４”に対して“０．
５”低い“３．５”LSB に等しい電圧となり、ディジタ
ル値に対応するアナログ電圧は1/2LSB補正される。な
お、ラダータップ11…15間の抵抗がＲであるため、上位
４ビットのディジタル値に対応するラダータップ11…15
間のアナログ電圧は均等な電位差を有し、ラダータップ
11…15の電圧は1/2LSBの補正が一様に行われることは、
図２の変換特性からも明らかである。
回路により得られる変換特性によると、例えば上位４ビ
ットが“０００１2 ”下位２ビットが“００2 ”である
場合、ラダータップ14の電圧はVREFとAVSSの電位差の1/
16であったのに対し、本発明のD/A 変換器の変換特性は
図２に示す如くになり、６ビットの分解能［＝64分解
能］時の１LSB の半分、即ち1/2 LSB だけ低くなり、LS
B に換算すると、アナログ出力８の電圧はディジタル値
“０００１００”のデシマル値“４”に対して“０．
５”低い“３．５”LSB に等しい電圧となり、ディジタ
ル値に対応するアナログ電圧は1/2LSB補正される。な
お、ラダータップ11…15間の抵抗がＲであるため、上位
４ビットのディジタル値に対応するラダータップ11…15
間のアナログ電圧は均等な電位差を有し、ラダータップ
11…15の電圧は1/2LSBの補正が一様に行われることは、
図２の変換特性からも明らかである。
【００３４】そして、ディジタル値の上位ビットまでの
アナログ変換が終了すると、ｎビット制御回路80は、ス
イッチングツリー78がラダータップ14を選択したまま
で、下位２ビットのディジタル値に応じて制御信号ｅ〜
ｇのいずれかと、制御信号ｉ〜ｋのいずれかとを有意に
して第２, 第３の抵抗群118,119 の接続手段21〜23及び
31〜33の組み合わせで正, 負アナログ電圧源１, ２への
接続経路を形成する。例えば、下位２ビットのディジタ
ル値が“１０2 ”とすると、制御信号ｆ, ｊを有意にし
て接続手段22,32 を接続状態にして、正アナログ電圧源
１と負アナログ電圧源２との間に、第１, 第２, 第３の
抵抗群による直列抵抗を介装する。この場合も、正, 負
アナログ電圧源１, ２間の抵抗の総和は (２m ) ・Ｒと
なるが、ラダータップ14と負アナログ電圧源２間の抵抗
は (11/8) ・Ｒとなり、下位２ビットが“００2 ”であ
った前述の状態に対して (1/2)・Ｒに相当する抵抗が付
加され、同時にラダータップ14と正アナログ電圧源１間
との抵抗は、(1/2) ・Ｒに相当する抵抗を減じることに
なる。したがって、このときラダータップ14の電圧変化
量はVREFとAVSSの電位差の1/32であり、アナログ出力８
の電圧は｛11・ (VREF−AVSS) ｝／128 となってA/D 変
換器はアナログ入力電圧(AIN) と当該D/A 変換器の出力
電圧を比較し、1/2LSB補正されたD/A 変換器の出力電圧
によってディジタル値の上位から５ビット目のA/D 変換
結果を得る。
アナログ変換が終了すると、ｎビット制御回路80は、ス
イッチングツリー78がラダータップ14を選択したまま
で、下位２ビットのディジタル値に応じて制御信号ｅ〜
ｇのいずれかと、制御信号ｉ〜ｋのいずれかとを有意に
して第２, 第３の抵抗群118,119 の接続手段21〜23及び
31〜33の組み合わせで正, 負アナログ電圧源１, ２への
接続経路を形成する。例えば、下位２ビットのディジタ
ル値が“１０2 ”とすると、制御信号ｆ, ｊを有意にし
て接続手段22,32 を接続状態にして、正アナログ電圧源
１と負アナログ電圧源２との間に、第１, 第２, 第３の
抵抗群による直列抵抗を介装する。この場合も、正, 負
アナログ電圧源１, ２間の抵抗の総和は (２m ) ・Ｒと
なるが、ラダータップ14と負アナログ電圧源２間の抵抗
は (11/8) ・Ｒとなり、下位２ビットが“００2 ”であ
った前述の状態に対して (1/2)・Ｒに相当する抵抗が付
加され、同時にラダータップ14と正アナログ電圧源１間
との抵抗は、(1/2) ・Ｒに相当する抵抗を減じることに
なる。したがって、このときラダータップ14の電圧変化
量はVREFとAVSSの電位差の1/32であり、アナログ出力８
の電圧は｛11・ (VREF−AVSS) ｝／128 となってA/D 変
換器はアナログ入力電圧(AIN) と当該D/A 変換器の出力
電圧を比較し、1/2LSB補正されたD/A 変換器の出力電圧
によってディジタル値の上位から５ビット目のA/D 変換
結果を得る。
【００３５】また、ディジタル値が“０００１１１2 ”
の場合は、制御信号ｅ, ｉを有意にし、接続手段21,31
を接続状態にする。そうすると、前記同様にラダータッ
プ14の分圧電圧は負アナログ電圧源２の電圧AVSS側へシ
フトする。そして第３の抵抗群119 における合成抵抗値
は(13/8)・Ｒとなり、アナログ出力８の電圧は｛13・(V
REF−AVSS) ｝／128 となる。更にディジタル値が“０
００１０１2 ”の場合は、制御信号ｇ, ｋを有意にして
接続手段23,33 を接続状態にすると、前記同様にしてア
ナログ出力８は、｛９・ (VREF−AVSS) ｝／128 とな
り、いずれにおいても図２に示すように変換特性と一致
する。
の場合は、制御信号ｅ, ｉを有意にし、接続手段21,31
を接続状態にする。そうすると、前記同様にラダータッ
プ14の分圧電圧は負アナログ電圧源２の電圧AVSS側へシ
フトする。そして第３の抵抗群119 における合成抵抗値
は(13/8)・Ｒとなり、アナログ出力８の電圧は｛13・(V
REF−AVSS) ｝／128 となる。更にディジタル値が“０
００１０１2 ”の場合は、制御信号ｇ, ｋを有意にして
接続手段23,33 を接続状態にすると、前記同様にしてア
ナログ出力８は、｛９・ (VREF−AVSS) ｝／128 とな
り、いずれにおいても図２に示すように変換特性と一致
する。
【００３６】ここで上位４ビットまでの比較結果が“０
０００2 ”である場合はラダータップ15が選択される。
このとき、下位２ビットは“００2 ”であるため、前述
したと同様に接続手段24,34 により、正アナログ電圧源
１と負アナログ電圧源２との間に第１, 第２, 第３の抵
抗群117,118,119 の抵抗53,53,53、56、４、４…、57の
直列回路が介装される。このときラダータップ15はラダ
ータップ14に抵抗４を介して接続されており、ディジタ
ル値が“００００００2 ”である場合は、ラダータップ
14と同電位であるが、逐次近似方式のA/D 変換器では
“００００００2”に対する比較動作を行わないので、
本質的に問題ではない。
０００2 ”である場合はラダータップ15が選択される。
このとき、下位２ビットは“００2 ”であるため、前述
したと同様に接続手段24,34 により、正アナログ電圧源
１と負アナログ電圧源２との間に第１, 第２, 第３の抵
抗群117,118,119 の抵抗53,53,53、56、４、４…、57の
直列回路が介装される。このときラダータップ15はラダ
ータップ14に抵抗４を介して接続されており、ディジタ
ル値が“００００００2 ”である場合は、ラダータップ
14と同電位であるが、逐次近似方式のA/D 変換器では
“００００００2”に対する比較動作を行わないので、
本質的に問題ではない。
【００３７】そして、ディジタル値の上位４ビットまで
の変換が終了し、下位２ビットの比較動作をする場合、
ディジタル値を“００００１０2 ”とすると、制御信号
ｆ,ｊを有意にして接続手段22,32 を接続状態にする。
これにより、正アナログ電圧源１と負アナログ電圧源２
との間に、第１, 第２, 第３の抵抗群117,118,119 の抵
抗を介して直列抵抗が介装される。このとき、第３の抵
抗群119 における合成抵抗値は (3/8)・Ｒとなり、アナ
ログ出力８の電圧は｛３・ (VREF−AVSS) ｝／128 とな
り、図２に示す変換特性と一致する。同様にして、ディ
ジタル値“００００１１2 ”の場合は、接続手段21,31
を接続状態にして、アナログ出力８の電圧は｛５・ (VR
EF−AVSS) ｝／128 になり、ディジタル値“０００００
１2 ”の場合は接続手段23,33 を接続状態にして、アナ
ログ出力８の電圧は｛ (VREF−AVSS) ｝／128 になり、
いずれも図２に示す変換特性と一致する。このように構
成したD/A 変換器を用いたA/D 変換器によれば、少数の
抵抗及びスイッチ等の素子を用いて小型化が図れると同
時に、D/A 変換器得られるアナログ電圧に1/2 LSB の補
正がなされているため、そのA/D 変換特性は理想的なも
のとなる。
の変換が終了し、下位２ビットの比較動作をする場合、
ディジタル値を“００００１０2 ”とすると、制御信号
ｆ,ｊを有意にして接続手段22,32 を接続状態にする。
これにより、正アナログ電圧源１と負アナログ電圧源２
との間に、第１, 第２, 第３の抵抗群117,118,119 の抵
抗を介して直列抵抗が介装される。このとき、第３の抵
抗群119 における合成抵抗値は (3/8)・Ｒとなり、アナ
ログ出力８の電圧は｛３・ (VREF−AVSS) ｝／128 とな
り、図２に示す変換特性と一致する。同様にして、ディ
ジタル値“００００１１2 ”の場合は、接続手段21,31
を接続状態にして、アナログ出力８の電圧は｛５・ (VR
EF−AVSS) ｝／128 になり、ディジタル値“０００００
１2 ”の場合は接続手段23,33 を接続状態にして、アナ
ログ出力８の電圧は｛ (VREF−AVSS) ｝／128 になり、
いずれも図２に示す変換特性と一致する。このように構
成したD/A 変換器を用いたA/D 変換器によれば、少数の
抵抗及びスイッチ等の素子を用いて小型化が図れると同
時に、D/A 変換器得られるアナログ電圧に1/2 LSB の補
正がなされているため、そのA/D 変換特性は理想的なも
のとなる。
【００３８】〔実施の形態２〕図３は本発明に係るD/A
変換器の実施の形態２の構成を示す回路図である。ラダ
ータップ14とラダータップ15との間に、抵抗値 (１−１
／２n-m+1 ) ・Ｒ［＝(7/8)・Ｒ］である (２n-m −３)
個の抵抗57と、抵抗値 (１／２n-m+1 ) ・Ｒ［＝ (1/
8)・Ｒ］である (２n-m −３) の抵抗55との直列回路が
介装される。抵抗57と55との接続中間点は接続手段34を
介して負アナログ電圧源２と接続される。それ以外の構
成は、図１においてラダータップ14, 15間に介装してい
る抵抗４、及びラダータップ14と負アナログ電圧源２と
の間に介装している抵抗57と接続手段34との直列回路を
除いた他の構成と同様であり、同一構成部分には同一符
号を付している。
変換器の実施の形態２の構成を示す回路図である。ラダ
ータップ14とラダータップ15との間に、抵抗値 (１−１
／２n-m+1 ) ・Ｒ［＝(7/8)・Ｒ］である (２n-m −３)
個の抵抗57と、抵抗値 (１／２n-m+1 ) ・Ｒ［＝ (1/
8)・Ｒ］である (２n-m −３) の抵抗55との直列回路が
介装される。抵抗57と55との接続中間点は接続手段34を
介して負アナログ電圧源２と接続される。それ以外の構
成は、図１においてラダータップ14, 15間に介装してい
る抵抗４、及びラダータップ14と負アナログ電圧源２と
の間に介装している抵抗57と接続手段34との直列回路を
除いた他の構成と同様であり、同一構成部分には同一符
号を付している。
【００３９】この実施の形態では抵抗値Ｒである (２m
−２) 個の抵抗４、抵抗値 (１−１／２n-m+1 ) ・Ｒで
ある抵抗57、及び抵抗値 (１／２n-m+1 ) ・Ｒである抵
抗55と、抵抗４, ４…の抵抗列の各端部に接続されたラ
ダータップ11, 14、抵抗４の接続中間点に接続されたラ
ダータップ12, 13…及び抵抗55の一端に接続されたラダ
ータップ15とにより第１の抵抗群127 を構成している。
また抵抗55,53,53及び抵抗55と53との接続中間点、抵抗
53と53との接続中間点、第１の抵抗群127 の抵抗57と抵
抗55との接続中間点と、負アナログ電圧源２との間に各
別に介装された接続手段31,32,33,34 とにより第３の抵
抗群129 を構成している。なお実施の形態１と同様、ｎ
＝６、ｍ＝４である。
−２) 個の抵抗４、抵抗値 (１−１／２n-m+1 ) ・Ｒで
ある抵抗57、及び抵抗値 (１／２n-m+1 ) ・Ｒである抵
抗55と、抵抗４, ４…の抵抗列の各端部に接続されたラ
ダータップ11, 14、抵抗４の接続中間点に接続されたラ
ダータップ12, 13…及び抵抗55の一端に接続されたラダ
ータップ15とにより第１の抵抗群127 を構成している。
また抵抗55,53,53及び抵抗55と53との接続中間点、抵抗
53と53との接続中間点、第１の抵抗群127 の抵抗57と抵
抗55との接続中間点と、負アナログ電圧源２との間に各
別に介装された接続手段31,32,33,34 とにより第３の抵
抗群129 を構成している。なお実施の形態１と同様、ｎ
＝６、ｍ＝４である。
【００４０】このように構成したD/A 変換器は、図１に
示したD/A 変換器の場合と同様、まず６ビットのうちの
上位４ビットをアナログ変換するために、ｎビット制御
回路80は制御信号ｈ, ｌを有意にして接続手段24,34 を
接続状態にする一方、上位４ビットのディジタル値に応
じた制御信号をスイッチングツリー78に与えて、スイッ
チングツリー78は上位４ビットのディジタル値に相当す
るアナログ出力を取り出すラダータップを第１の抵抗群
127 のラダータップ11…15の中から選択する。
示したD/A 変換器の場合と同様、まず６ビットのうちの
上位４ビットをアナログ変換するために、ｎビット制御
回路80は制御信号ｈ, ｌを有意にして接続手段24,34 を
接続状態にする一方、上位４ビットのディジタル値に応
じた制御信号をスイッチングツリー78に与えて、スイッ
チングツリー78は上位４ビットのディジタル値に相当す
るアナログ出力を取り出すラダータップを第１の抵抗群
127 のラダータップ11…15の中から選択する。
【００４１】ここで上位ビットまでの比較結果が“００
０１2 ”である場合、ラダータップ14が選択される。そ
して正, 負アナログ電圧源１, ２間の抵抗の総和は( ２
m )・Ｒとなり、抵抗56の抵抗値が(3/8) ・Ｒであり、
抵抗57の抵抗値が (7/8)・Ｒであって、抵抗４の抵抗値
Ｒより (1/8)・Ｒ低くしているので、ラダータップ１４
の分圧電圧は抵抗値 （１／８）・Ｒに応じて負アナロ
グ電圧源２の電圧AVSS側へシフトし、図１におけるD/A
変換器による場合と同様に変換されたアナログ電圧は1/
2 LSB 補正される。
０１2 ”である場合、ラダータップ14が選択される。そ
して正, 負アナログ電圧源１, ２間の抵抗の総和は( ２
m )・Ｒとなり、抵抗56の抵抗値が(3/8) ・Ｒであり、
抵抗57の抵抗値が (7/8)・Ｒであって、抵抗４の抵抗値
Ｒより (1/8)・Ｒ低くしているので、ラダータップ１４
の分圧電圧は抵抗値 （１／８）・Ｒに応じて負アナロ
グ電圧源２の電圧AVSS側へシフトし、図１におけるD/A
変換器による場合と同様に変換されたアナログ電圧は1/
2 LSB 補正される。
【００４２】そして、ディジタル値の上位ビットまでの
アナログ変換が終了すると、前述の如くスイッチングツ
リー78がラダータップ14を選択したままで、下位２ビッ
トのディジタル値に応じて制御信号ｅ〜ｇのいずれか
と、制御信号ｉ〜ｋのいずれかとを有意にして接続手段
21〜23及び31〜33の組み合わせで正, 負アナログ電圧源
１, ２間の接続経路を形成する。ここで下位２ビットの
ディジタル値が“０００１１０2 ”とすると、制御信号
ｆ, ｊを有意にして接続手段22,32 を接続状態にして、
正, 負アナログ電圧源１, ２間に、第１, 第２, 第３の
抵抗群127,128,129 による直列抵抗を介装する。そし
て、正, 負アナログ電圧源１, ２間の抵抗値の総和は
(２m ) ・Ｒとなり、この場合はラダータップ14, 15間
には抵抗57と55との直列抵抗が介装され、その合成抵抗
値はＲである。またラダータップ15と抵抗53の間の抵抗
55は (1/8)・Ｒであって抵抗53の半分である。そして上
位４ビットのD/A 変換の結果、仮に上位4 ビットの変換
結果が“０００１2 ”である場合、ラダータップ14がス
イッチングツリー78により選択され、アナログ出力８に
接続される。ここで、抵抗56の抵抗値を（3/8)・Ｒと
し、抵抗55の抵抗値を (1/8)・Ｒとしているので、ラダ
ータップ14には正アナログ電圧源１（VREF) と負アナロ
グ電圧源２(AVSS)との電位差の7/128 に相当する電圧が
発生し、ラダータップ11…14間の抵抗４は一様にＲであ
るため、上位４ビットが示す全てのディジタル値におい
て６ビット分解能時の1/2LSB補正が行われる。また、下
位２ビットのD/A 変換に於いても図１に於ける場合と同
様にアナログ変換される。
アナログ変換が終了すると、前述の如くスイッチングツ
リー78がラダータップ14を選択したままで、下位２ビッ
トのディジタル値に応じて制御信号ｅ〜ｇのいずれか
と、制御信号ｉ〜ｋのいずれかとを有意にして接続手段
21〜23及び31〜33の組み合わせで正, 負アナログ電圧源
１, ２間の接続経路を形成する。ここで下位２ビットの
ディジタル値が“０００１１０2 ”とすると、制御信号
ｆ, ｊを有意にして接続手段22,32 を接続状態にして、
正, 負アナログ電圧源１, ２間に、第１, 第２, 第３の
抵抗群127,128,129 による直列抵抗を介装する。そし
て、正, 負アナログ電圧源１, ２間の抵抗値の総和は
(２m ) ・Ｒとなり、この場合はラダータップ14, 15間
には抵抗57と55との直列抵抗が介装され、その合成抵抗
値はＲである。またラダータップ15と抵抗53の間の抵抗
55は (1/8)・Ｒであって抵抗53の半分である。そして上
位４ビットのD/A 変換の結果、仮に上位4 ビットの変換
結果が“０００１2 ”である場合、ラダータップ14がス
イッチングツリー78により選択され、アナログ出力８に
接続される。ここで、抵抗56の抵抗値を（3/8)・Ｒと
し、抵抗55の抵抗値を (1/8)・Ｒとしているので、ラダ
ータップ14には正アナログ電圧源１（VREF) と負アナロ
グ電圧源２(AVSS)との電位差の7/128 に相当する電圧が
発生し、ラダータップ11…14間の抵抗４は一様にＲであ
るため、上位４ビットが示す全てのディジタル値におい
て６ビット分解能時の1/2LSB補正が行われる。また、下
位２ビットのD/A 変換に於いても図１に於ける場合と同
様にアナログ変換される。
【００４３】なお、抵抗57と55との接続中間点の電圧は
接続手段34が接続状態のとき、つまりディジタル値“０
０００００2 ”のときは、負アナログ電圧源２が０Ｖで
あればラダータップ15の電圧は、抵抗57と55との接続中
間点の電圧と同電圧になって０Ｖになる。そしてこのよ
うに構成したD/A 変換器によれば、少数の抵抗及びスイ
ッチ等の素子を用いて小型化が図れるとともに、ディジ
タル値に対応するアナログ電圧の1/2 LSB 補正ができ
る。また当該D/A 変換器はディジタル値の全ビット値が
“０”である場合、アナログ出力８から０Ｖを発生する
ことができる。
接続手段34が接続状態のとき、つまりディジタル値“０
０００００2 ”のときは、負アナログ電圧源２が０Ｖで
あればラダータップ15の電圧は、抵抗57と55との接続中
間点の電圧と同電圧になって０Ｖになる。そしてこのよ
うに構成したD/A 変換器によれば、少数の抵抗及びスイ
ッチ等の素子を用いて小型化が図れるとともに、ディジ
タル値に対応するアナログ電圧の1/2 LSB 補正ができ
る。また当該D/A 変換器はディジタル値の全ビット値が
“０”である場合、アナログ出力８から０Ｖを発生する
ことができる。
【００４４】〔実施の形態３〕図４は本発明に係るD/A
変換器の実施の形態３の構成を示す回路図である。接続
手段24と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］
である (２n-m −１)［＝３］個の抵抗53,53,53との直
列回路に、接続手段23と、抵抗値 (１／２n-m) ・Ｒ
［＝ (1/4)・Ｒ］である (２n-m −２) ［＝２］個の抵
抗53,53 との直列回路が並列接続され、また接続手段22
と抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］である
(２n-m −３) ［＝１］個の抵抗53との直列回路が並列
接続され、更に接続手段21が並列接続される。このよう
にして抵抗53を３個直列接続した第１抵抗列、抵抗53を
２個直列接続した第２抵抗列、抵抗53の１個からなる第
３抵抗列及び接続手段21を共通接続した接続中間点は、
抵抗値 (２／２n-m −１／２n-m+1 ) ・Ｒ［＝ (3/8)・
Ｒ］である抵抗56の一端と接続され、これらにより第２
の抵抗群128 が構成される。
変換器の実施の形態３の構成を示す回路図である。接続
手段24と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］
である (２n-m −１)［＝３］個の抵抗53,53,53との直
列回路に、接続手段23と、抵抗値 (１／２n-m) ・Ｒ
［＝ (1/4)・Ｒ］である (２n-m −２) ［＝２］個の抵
抗53,53 との直列回路が並列接続され、また接続手段22
と抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］である
(２n-m −３) ［＝１］個の抵抗53との直列回路が並列
接続され、更に接続手段21が並列接続される。このよう
にして抵抗53を３個直列接続した第１抵抗列、抵抗53を
２個直列接続した第２抵抗列、抵抗53の１個からなる第
３抵抗列及び接続手段21を共通接続した接続中間点は、
抵抗値 (２／２n-m −１／２n-m+1 ) ・Ｒ［＝ (3/8)・
Ｒ］である抵抗56の一端と接続され、これらにより第２
の抵抗群128 が構成される。
【００４５】接続手段31と抵抗値 (１／２n-m ) ・Ｒ
［＝(1/4) ・Ｒ］である (２n-m −２) ［＝２］個の抵
抗53,53 との直列回路に、接続手段32と抵抗値( １／２
n-m )・Ｒ［＝(1/4) ・Ｒ］である (２n-m −３) ［＝
１］個の抵抗53との直列回路が並列接続され、更に接続
手段33が並列接続される。このようにして抵抗53を２個
直列に接続した第４抵抗列、抵抗53が１個のみからなる
第５抵抗列及び接続手段33を共通接続した接続中間点
は、抵抗値 (１／２n-m+1 ) ・Ｒ［＝ (1/8)・Ｒ］であ
る抵抗55の一端と接続され、抵抗55の他端はラダータッ
プ15と接続される。接続手段31,32,33,34 を共通に接続
した接続中間点は負アナログ電圧源２と接続される。接
続手段34とラダータップ14との間には抵抗値 (１−１／
２n-m+1 ) ・Ｒ［＝ (7/8)・Ｒ］である抵抗57からなる
第６抵抗列が介装され、これらにより第３抵抗群139 が
構成される。それ以外の構成は図１に示した第１, 第３
の抵抗群118,119 を除いたD/A 変換器と同様に構成され
ており、同一構成部分には同一符号を付している。
［＝(1/4) ・Ｒ］である (２n-m −２) ［＝２］個の抵
抗53,53 との直列回路に、接続手段32と抵抗値( １／２
n-m )・Ｒ［＝(1/4) ・Ｒ］である (２n-m −３) ［＝
１］個の抵抗53との直列回路が並列接続され、更に接続
手段33が並列接続される。このようにして抵抗53を２個
直列に接続した第４抵抗列、抵抗53が１個のみからなる
第５抵抗列及び接続手段33を共通接続した接続中間点
は、抵抗値 (１／２n-m+1 ) ・Ｒ［＝ (1/8)・Ｒ］であ
る抵抗55の一端と接続され、抵抗55の他端はラダータッ
プ15と接続される。接続手段31,32,33,34 を共通に接続
した接続中間点は負アナログ電圧源２と接続される。接
続手段34とラダータップ14との間には抵抗値 (１−１／
２n-m+1 ) ・Ｒ［＝ (7/8)・Ｒ］である抵抗57からなる
第６抵抗列が介装され、これらにより第３抵抗群139 が
構成される。それ以外の構成は図１に示した第１, 第３
の抵抗群118,119 を除いたD/A 変換器と同様に構成され
ており、同一構成部分には同一符号を付している。
【００４６】このように構成したD/A 変換器は、図１に
示したD/A 変換器と同様の動作をする。即ち、接続手段
24,34 は接続状態にした場合、接続手段23,33 を接続状
態にした場合、接続手段22,32 を接続状態にした場合、
接続手段21,31 を接続状態にした場合は、図１に示した
D/A 変換器において、接続手段24,34 を接続状態にした
場合、接続手段23,33 を接続状態にした場合、接続手段
22,32 を接続状態にした場合、接続手段21,31 を接続状
態にした場合の、正, 負アナログ電圧源１, ２間の合成
抵抗値と同様になり、正, 負アナログ電圧源１, ２間の
抵抗の総和は (２m ) ・Ｒとなり、前述したと同様にデ
ィジタル値に対応するアナログ電圧を1/2 LSB 補正する
ことができる。そのためこのD/A 変換器も、抵抗スイッ
チ等の素子数を従来のD/A 変換器より減少させ得て、小
型化が図れるとともに、変換結果の誤差を少なくでき
る。
示したD/A 変換器と同様の動作をする。即ち、接続手段
24,34 は接続状態にした場合、接続手段23,33 を接続状
態にした場合、接続手段22,32 を接続状態にした場合、
接続手段21,31 を接続状態にした場合は、図１に示した
D/A 変換器において、接続手段24,34 を接続状態にした
場合、接続手段23,33 を接続状態にした場合、接続手段
22,32 を接続状態にした場合、接続手段21,31 を接続状
態にした場合の、正, 負アナログ電圧源１, ２間の合成
抵抗値と同様になり、正, 負アナログ電圧源１, ２間の
抵抗の総和は (２m ) ・Ｒとなり、前述したと同様にデ
ィジタル値に対応するアナログ電圧を1/2 LSB 補正する
ことができる。そのためこのD/A 変換器も、抵抗スイッ
チ等の素子数を従来のD/A 変換器より減少させ得て、小
型化が図れるとともに、変換結果の誤差を少なくでき
る。
【００４７】〔実施の形態４〕図５は本発明に係るD/A
変換器の実施の形態４の構成を示す回路図である。接続
手段24と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］
である (２n-m −１) ［＝３］個の抵抗53,53,53との直
列回路に、接続手段23と抵抗値 (１／２n-m ) ・Ｒ［＝
(1/4)・Ｒ］である (２n-m −２) ［＝２］個の抵抗5
3,53 との直列回路が並列接続され、また接続手段22
と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］である
(２n-m −３) ［＝１］個の抵抗53との直列回路が並列
接続され、更に接続手段21が並列接続される。このよう
にして抵抗53を３個直列接続した第１抵抗列、抵抗53を
２個直列接続した第２抵抗列、抵抗53の１個からなる第
３抵抗列及び接続手段21を共通接続した接続中間点は、
抵抗値 (２／２n-m −１／２n-m+1 ) ・Ｒ［＝ (3/8)・
Ｒ］である抵抗56の一端と接続され、これらにより第２
の抵抗群128 が構成される。
変換器の実施の形態４の構成を示す回路図である。接続
手段24と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］
である (２n-m −１) ［＝３］個の抵抗53,53,53との直
列回路に、接続手段23と抵抗値 (１／２n-m ) ・Ｒ［＝
(1/4)・Ｒ］である (２n-m −２) ［＝２］個の抵抗5
3,53 との直列回路が並列接続され、また接続手段22
と、抵抗値 (１／２n-m ) ・Ｒ［＝ (1/4)・Ｒ］である
(２n-m −３) ［＝１］個の抵抗53との直列回路が並列
接続され、更に接続手段21が並列接続される。このよう
にして抵抗53を３個直列接続した第１抵抗列、抵抗53を
２個直列接続した第２抵抗列、抵抗53の１個からなる第
３抵抗列及び接続手段21を共通接続した接続中間点は、
抵抗値 (２／２n-m −１／２n-m+1 ) ・Ｒ［＝ (3/8)・
Ｒ］である抵抗56の一端と接続され、これらにより第２
の抵抗群128 が構成される。
【００４８】接続手段31と抵抗値 (１／２n-m ) ・Ｒ
［ (1/4)・Ｒ］である (２n-m −２)［＝２］個の抵抗5
3,53 との直列回路に、接続手段32と抵抗値( １／２
n-m ) ・Ｒ［＝ (1/4)・Ｒ］である (２n-m −３) ［＝
１］個の抵抗53との直列回路が並列接続され、更に接続
手段33が並列接続される。このようにして抵抗53を２個
直列に接続した第４抵抗列、抵抗53が１個のみからなる
第５抵抗列及び接続手段33を共通接続した接続中間点
は、抵抗値 (１／２n-m+1 ) ・Ｒ［ (1/8)・Ｒ］である
抵抗55の一端と接続され、抵抗55の他端はラダータップ
15と接続される。接続手段31,32,33,34 を共通に接続し
た接続中間点は、負アナログ電圧源２と接続される。接
続手段34は第１の抵抗群127 の抵抗57と抵抗55との接続
中間点と接続され、これらにより第３の抵抗群149 が構
成される。それ以外の構成は図２に示した第２, 第３の
抵抗群118,129 を除いたD/A 変換器と同様に構成されて
おり、同一構成部分には同一符号を付している。
［ (1/4)・Ｒ］である (２n-m −２)［＝２］個の抵抗5
3,53 との直列回路に、接続手段32と抵抗値( １／２
n-m ) ・Ｒ［＝ (1/4)・Ｒ］である (２n-m −３) ［＝
１］個の抵抗53との直列回路が並列接続され、更に接続
手段33が並列接続される。このようにして抵抗53を２個
直列に接続した第４抵抗列、抵抗53が１個のみからなる
第５抵抗列及び接続手段33を共通接続した接続中間点
は、抵抗値 (１／２n-m+1 ) ・Ｒ［ (1/8)・Ｒ］である
抵抗55の一端と接続され、抵抗55の他端はラダータップ
15と接続される。接続手段31,32,33,34 を共通に接続し
た接続中間点は、負アナログ電圧源２と接続される。接
続手段34は第１の抵抗群127 の抵抗57と抵抗55との接続
中間点と接続され、これらにより第３の抵抗群149 が構
成される。それ以外の構成は図２に示した第２, 第３の
抵抗群118,129 を除いたD/A 変換器と同様に構成されて
おり、同一構成部分には同一符号を付している。
【００４９】このように構成したD/A 変換器は、図３に
示したD/A 変換器と同様の動作をする。即ち、接続手段
24,34 を接続状態した場合、接続手段23,33 を接続状態
にした場合、接続手段22,32 を接続状態にした場合、接
続手段21,31 を接続状態にした場合は、図２に示したD/
A 変換器において接続手段24,34 を接続状態にした場
合、接続手段23,33 を接続状態にした場合、接続手段2
2,32 を接続状態にした場合、接続手段21,31 を接続状
態にした場合の、正, 負アナログ電圧源１, ２間の合成
抵抗値と同様になり、正, 負アナログ電圧源１, ２間の
抵抗の総和は (２m) ・Ｒとなり、前述したと同様にデ
ィジタル値に対応するアナログ電圧を1/2 LSB 補正する
ことができる。そのため、このD/A 変換器も、抵抗、ス
イッチ等の素子数を従来のD/A 変換器より減少させ得
て、小型化が図れるとともに、理想的な変換特性が得ら
れる。
示したD/A 変換器と同様の動作をする。即ち、接続手段
24,34 を接続状態した場合、接続手段23,33 を接続状態
にした場合、接続手段22,32 を接続状態にした場合、接
続手段21,31 を接続状態にした場合は、図２に示したD/
A 変換器において接続手段24,34 を接続状態にした場
合、接続手段23,33 を接続状態にした場合、接続手段2
2,32 を接続状態にした場合、接続手段21,31 を接続状
態にした場合の、正, 負アナログ電圧源１, ２間の合成
抵抗値と同様になり、正, 負アナログ電圧源１, ２間の
抵抗の総和は (２m) ・Ｒとなり、前述したと同様にデ
ィジタル値に対応するアナログ電圧を1/2 LSB 補正する
ことができる。そのため、このD/A 変換器も、抵抗、ス
イッチ等の素子数を従来のD/A 変換器より減少させ得
て、小型化が図れるとともに、理想的な変換特性が得ら
れる。
【００５０】図６は実施の形態１〜４のいずれかのD/A
変換器を用いた逐次近似方式のA/D変換器の構成を示す
ブロック図である。なお、実施の形態１と同様、ｎ＝
６、ｍ＝４であって、1/2 LSB 補正を行うものとし実施
の形態１と同一構成部分には同一符号を付してその説明
を省略する。D/A 変換器90は実施の形態１〜４のいずれ
かのA/D 変換器であるが、便宜上実施の形態１に示すD/
A 変換器を用いている。前述した第１の制御手段たる第
２のの制御手段であるｎビット制御回路100 は、第２及
び第３の抵抗群118,119 の接続手段と接続状態又は非接
続状態にする制御信号201,202 をそれぞれの２n-m 本の
信号線201,202 を介してD/A 変換器90に与え、第２の抵
抗群118 、第３の抵抗群119 の接続手段24,34 を選択的
に接続状態にして、正, 負アナログ電圧源１,２間に
(２m ) ・Ｒの抵抗値が形成されるような正, 負アナロ
グ電圧源１, ２への接続経路を形成し、ｎビットのうち
上位ｍビットのディジタル値を、ｍビットの上位から仮
のディジタル値を順次設定して得られるD/A 変換器90か
らのアナログ出力８と、外部から入力端子AIN へ入力さ
れるアナログ入力25とを比較器16で比較した比較結果信
号20に基づいて逐次近似方式により順次確定するように
なっている。
変換器を用いた逐次近似方式のA/D変換器の構成を示す
ブロック図である。なお、実施の形態１と同様、ｎ＝
６、ｍ＝４であって、1/2 LSB 補正を行うものとし実施
の形態１と同一構成部分には同一符号を付してその説明
を省略する。D/A 変換器90は実施の形態１〜４のいずれ
かのA/D 変換器であるが、便宜上実施の形態１に示すD/
A 変換器を用いている。前述した第１の制御手段たる第
２のの制御手段であるｎビット制御回路100 は、第２及
び第３の抵抗群118,119 の接続手段と接続状態又は非接
続状態にする制御信号201,202 をそれぞれの２n-m 本の
信号線201,202 を介してD/A 変換器90に与え、第２の抵
抗群118 、第３の抵抗群119 の接続手段24,34 を選択的
に接続状態にして、正, 負アナログ電圧源１,２間に
(２m ) ・Ｒの抵抗値が形成されるような正, 負アナロ
グ電圧源１, ２への接続経路を形成し、ｎビットのうち
上位ｍビットのディジタル値を、ｍビットの上位から仮
のディジタル値を順次設定して得られるD/A 変換器90か
らのアナログ出力８と、外部から入力端子AIN へ入力さ
れるアナログ入力25とを比較器16で比較した比較結果信
号20に基づいて逐次近似方式により順次確定するように
なっている。
【００５１】更にｎビット制御回路100 は、ｍビット変
換時に選択した状態のまま、ｎビットのうちの下位 (ｎ
−ｍ) ビットに仮の値を設定したディジタル値に応じた
制御信号201,202 をD/A 変換器90に与え、第２の抵抗群
118 及び第３の抵抗群119 のそれぞれの接続手段を選択
的に接続状態にして正アナログ電圧源１及び負アナログ
電圧源２への接続経路を変更することで第１の抵抗群11
7 のラダータップから出力されるアナログ電圧を少なく
とも (ｎ−ｍ) 回変化させ、引き続いてD/A 変換器90か
らのアナログ出力８とアナログ入力25とを大小比較して
逐次近似方式で下位 (ｎ−ｍ) ビットのディジタル値を
確定するように構成してある。
換時に選択した状態のまま、ｎビットのうちの下位 (ｎ
−ｍ) ビットに仮の値を設定したディジタル値に応じた
制御信号201,202 をD/A 変換器90に与え、第２の抵抗群
118 及び第３の抵抗群119 のそれぞれの接続手段を選択
的に接続状態にして正アナログ電圧源１及び負アナログ
電圧源２への接続経路を変更することで第１の抵抗群11
7 のラダータップから出力されるアナログ電圧を少なく
とも (ｎ−ｍ) 回変化させ、引き続いてD/A 変換器90か
らのアナログ出力８とアナログ入力25とを大小比較して
逐次近似方式で下位 (ｎ−ｍ) ビットのディジタル値を
確定するように構成してある。
【００５２】そのため、このA/D 変換器は、従来のA/D
変換器と同様、逐次近似方式によりアナログ入力をディ
ジタル値に変換するが、このA/D 変換器に用いているD/
A 変換器90のアナログ出力８の電圧は1/2 LSB 補正さ
れ、理想的な変換結果が得られる。なお、発明の実施の
形態ではｎ＝６、ｍ＝４としたが、これは例示であり、
これに限定されるものではない。また、ｎ, ｍの重み付
けに応じて、第１の抵抗群、または第２，第３の抵抗群
の抵抗素子数をより減少させることができる。
変換器と同様、逐次近似方式によりアナログ入力をディ
ジタル値に変換するが、このA/D 変換器に用いているD/
A 変換器90のアナログ出力８の電圧は1/2 LSB 補正さ
れ、理想的な変換結果が得られる。なお、発明の実施の
形態ではｎ＝６、ｍ＝４としたが、これは例示であり、
これに限定されるものではない。また、ｎ, ｍの重み付
けに応じて、第１の抵抗群、または第２，第３の抵抗群
の抵抗素子数をより減少させることができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、従
来のA/D 変換器及びD/A 変換器に比べて少数の抵抗、ス
イッチ等の素子を用いて従来と同等の分解能が得られ、
高精度で小型化が図れるとともに、D/A 変換器のアナロ
グ出力の電圧を1/2 LSB 補正するので変換結果のアナロ
グ電圧又はディジタル値の誤差が極めて少ないD/A 変換
器及びA/D 変換器を提供できる優れた効果を奏する。
来のA/D 変換器及びD/A 変換器に比べて少数の抵抗、ス
イッチ等の素子を用いて従来と同等の分解能が得られ、
高精度で小型化が図れるとともに、D/A 変換器のアナロ
グ出力の電圧を1/2 LSB 補正するので変換結果のアナロ
グ電圧又はディジタル値の誤差が極めて少ないD/A 変換
器及びA/D 変換器を提供できる優れた効果を奏する。
【図１】 本発明に係るD/A 変換器の実施の形態１の構
成を示す回路図である。
成を示す回路図である。
【図２】 D/A 変換器の変換特性を示す図である。
【図３】 本発明に係るD/A 変換器の実施の形態２の構
成を示す回路図である。
成を示す回路図である。
【図４】 本発明に係るD/A 変換器の実施の形態３の構
成を示す回路図である。
成を示す回路図である。
【図５】 本発明に係るD/A 変換器の実施の形態４の構
成を示す回路図である。
成を示す回路図である。
【図６】 本発明に係るA/D 変換器の構成を示すブロッ
ク図である。
ク図である。
【図７】 作用の説明図である。
【図８】 従来のD/A 変換器の構成を示す回路図であ
る。
る。
【図９】 従来のA/D 変換器の構成を示す回路図であ
る。
る。
【図１０】 D/A 変換器の他の構成を示す回路図であ
る。
る。
【図１１】 D/A 変換器の変換特性を示す図である。
１ 正アナログ電圧源、２ 負アナログ電圧源、11〜15
ラダータップ、TAP1,TAP15,TAP16 ラダータップ、16
比較器、53,55,56,57 抵抗、21〜24, 32〜34 接続
手段、78 スイッチングツリー、80 ｎビット制御回
路、90 D/A 変換器、100 ｎビット制御回路。
ラダータップ、TAP1,TAP15,TAP16 ラダータップ、16
比較器、53,55,56,57 抵抗、21〜24, 32〜34 接続
手段、78 スイッチングツリー、80 ｎビット制御回
路、90 D/A 変換器、100 ｎビット制御回路。
Claims (5)
- 【請求項１】 抵抗値Ｒである複数個の抵抗が直列接続
され、抵抗値の総和が（２m −１）・Ｒである抵抗列、
及び各抵抗間の接続点と該抵抗列の端部とに発生する第
１及び第２の基準電圧源間の分圧電圧を取り出す２m 個
のラダータップを有する第１の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒ（ただしｎ＞ｍ、
ｎ，ｍは整数）である（２n-m −１）個の抵抗と、抵抗
値（２／２n-m −１／２n-m+1 ）・Ｒである抵抗とが直
列接続された抵抗列、及び該抵抗列の一端と各抵抗間の
接続点とを第１の基準電圧源に選択的に接続する接続手
段を有し、該抵抗列の他端が第１の抵抗群の一端に接続
されている第２の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである（２n-m −
２）個の抵抗と前記第１の抵抗群の他端に接続しており
抵抗値（１／２n-m+1 ）・Ｒである１個の抵抗とが直列
接続された抵抗列と、抵抗値（１−１／２n-m+1 ）・Ｒ
である抵抗と、該抵抗列の抵抗間の接続点及び該抵抗列
の他端、及び抵抗値（１−１／２n-m+1）・Ｒである抵
抗の他端とを第２の基準電圧源に選択的に接続する手段
とを有し、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗
の他端が該抵抗列を接続した第１の抵抗群のラダータッ
プに隣接するラダータップに接続されている第３の抵抗
群とを備える抵抗ラダーと、 前記第１の抵抗群が有する２m 個のラダータップの中か
ら、ｎビットのうちの上位ｍビットのディジタル値に相
当するアナログ電圧を取り出すべき１個のラダータップ
を選択する手段と、 上位ｍビットを変換する場合、又は下位（ｎ−ｍ）ビッ
トを変換する場合に応じて第２及び第３の抵抗群の接続
手段を選択的に組み合わせ、第１及び第２の基準電圧源
間に（２m ）・Ｒの抵抗値が発生する第１及び第２の基
準電圧源への接続経路を形成し、さらに下位（ｎ−ｍ）
ビットを変換する場合は、ｍビットのアナログ電圧を取
り出す前記ラダータップを選択したまま前記接続経路を
形成する第１の制御手段とを備えたことを特徴とするＤ
／Ａ変換器。 - 【請求項２】 抵抗値Ｒである複数の抵抗と抵抗値（１
−１／２n-m+1 ）・Ｒ（ただしｎ＞ｍ、ｎ，ｍは整数）
である抵抗と抵抗値（１／２n-m+1 ）・Ｒである抵抗と
が直列接続され、抵抗値の総和が（２m −１）・Ｒであ
る抵抗列、及び各抵抗間の接続点と該抵抗列の端部とに
発生する第１及び第２の基準電圧源間の分圧電圧を取り
出す２m 個のラダータップを有する第１の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである（２n-m −
１）個の抵抗と抵抗値（２／２n-m −１／２n-m+1 ）・
Ｒである抵抗とが直列接続された抵抗列、及び該抵抗列
の一端と各抵抗間の接続点とを第１の基準電圧源に選択
的に接続する接続手段を有し、該抵抗列の他端が第１の
抵抗群の一端に接続されている第２の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである（２n-m −
２）個の抵抗と、前記第１の抵抗群に一端を接続してお
り、抵抗値（１／２n-m+1 ）・Ｒである１個の抵抗とが
直列接続された抵抗列と、各抵抗間の接続点及び該抵抗
列の他端並びに第１の抵抗群の抵抗値（１−１／２
n-m+1 ）・Ｒの前記抵抗と第１の抵抗群の抵抗値（１／
２n-m+1 ）・Ｒである前記抵抗との接続点のそれぞれを
第２の基準電圧源に選択的に接続する接続手段とからな
る第３の抵抗群とを有する抵抗ラダーと、 前記第１の抵抗群が有する２m 個のラダータップの中か
ら、ｎビットのうちの上位ｍビットのディジタル値に相
当するアナログ電圧を取り出すべき１個のラダータップ
を選択する手段と、 上位ｍビットを変換する場合、又は下位（ｎ−ｍ）ビッ
トを変換する場合に応じて第２及び第３の抵抗群の接続
手段を選択的に組み合わせ、第１及び第２の基準電圧源
間に（２m ）・Ｒの抵抗値が発生する第１及び第２の基
準電圧源への接続経路を形成し、さらに下位（ｎ−ｍ）
ビットを変換する場合は、ｍビットのアナログ電圧を取
り出す前記ラダータップを選択したまま前記接続経路を
形成する第１の制御手段とを備えたことを特徴とするＤ
／Ａ変換器。 - 【請求項３】 抵抗値Ｒである複数個の抵抗が直列接続
され、抵抗値の総和が（２m −１）・Ｒである抵抗列、
及び各抵抗間の接続点と該抵抗列の端部とに発生する第
１及び第２の基準電圧源間の分圧電圧を取り出す２m 個
のラダータップを有する第１の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒ（ただしｎ＞ｍ、
ｎ，ｍは整数）である抵抗を（２n-m −１）個から１個
ずつ減じて１個までの（２n-m −１）列の抵抗列と、抵
抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗を有し、
抵抗列の一端は第１の基準電圧源に選択的に接続する接
続手段を有し、抵抗列の他端は共通して抵抗値（２／２
n-m −１／２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ
第１の基準電圧源に選択的に接続する共通の接続手段を
有し、抵抗値（２／２n-m −１／２n-m+1 ）・Ｒの抵抗
の他端は第１の抵抗群の一端に接続されている第２の抵
抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである抵抗を（２
n-m −２）個から１個づつ減じて１個までの（２n-m −
２）列の抵抗列と、抵抗値（１／２n-m+1 ）・Ｒの抵抗
及び（１−１／２n-m+1 ）・Ｒを有し、抵抗列の一端は
第２の基準電圧源に選択的に接続する接続手段を有し、
抵抗列の他端は共通して抵抗値（１／２n-m+1 ）・Ｒの
抵抗の一端に接続し、かつ第２の基準電圧源に選択的に
接続する共通の接続手段を有し、抵抗値（１／
２n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の他端に接
続し、抵抗値（１−１／２n-m+1 ）・Ｒである抵抗の他
端が抵抗値（１／２n-m+1 ）・Ｒの抵抗を接続した第１
の抵抗群のラダータップに隣接するラダータップに接続
されている第３の抵抗群とを有する抵抗ラダーと、 前記第１の抵抗群が有する２m 個のラダータップの中か
ら、ｎビットのうちの上位ｍビットのディジタル値に相
当するアナログ電圧を取り出すべき１個のラダータップ
を選択する手段と、 上位ｍビットを変換する場合、又は下位（ｎ−ｍ）ビッ
トを変換する場合に応じて第２及び第３の抵抗群の接続
手段を選択的に組み合わせ、第１及び第２の基準電圧源
間に（２m ）・Ｒの抵抗値が発生する第１及び第２の基
準電圧源への接続経路を形成し、さらに下位（ｎ−ｍ）
ビットを変換する場合は、ｍビットのアナログ電圧を取
り出す前記ラダータップを選択したまま前記接続経路を
形成する第１の制御手段とを備えたことを特徴とするＤ
／Ａ変換器。 - 【請求項４】 抵抗値Ｒである複数の抵抗と抵抗値（１
−１／２n-m+1 ）・Ｒ（ただしｎ＞ｍ、ｎ，ｍは整数）
である（２n-m −３）個の抵抗と抵抗値（１／
２n-m+1 ）・Ｒである（２n-m −３）個の抵抗とが直列
接続され、抵抗値の総和が（２m −１）・Ｒである抵抗
列、及び各抵抗間の接続点と該抵抗列の端部とに発生す
る第１及び第２の基準電圧源間の分圧電圧を取り出す２
m 個のラダータップを有する第１の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである抵抗を（２
n-m −１）個から１個ずつ減じて１個までの（２n-m −
１）列の抵抗列と、抵抗値（２／２n-m −１／
２n-m+1 ）・Ｒの抵抗を有し、抵抗列の一端は第１の基
準電圧源に選択的に接続する接続手段を有し、抵抗列の
他端は共通して抵抗値（２／２n-m+1 −１／２n-m+1 ）
・Ｒの抵抗の一端に接続し、かつ第１の基準電圧源に選
択的に接続する共通の接続手段を有し、抵抗値（２／２
n-m −１／２n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群
の一端に接続されている第２の抵抗群と、 それぞれが抵抗値（１／２n-m ）・Ｒである抵抗を（２
n-m −２）個から１個ずつ減じて１個までの（２n-m −
２）列の抵抗列と、抵抗値（１／２n-m+1 ）・Ｒの抵抗
を有し、抵抗列の一端は共通して抵抗値（１／
２n-m+1 ）・Ｒの抵抗の一端に接続し、かつ第２の基準
電圧源に選択的に接続する共通の接続手段を有し、抵抗
値（１／２n-m+1 ）・Ｒの抵抗の他端は第１の抵抗群の
他端に接続し、抵抗列の他端及び第１の抵抗群の抵抗値
（１−１／２n-m+1 ）・Ｒの前記抵抗と第１の抵抗群の
抵抗値（１／２n-m+1 ）・Ｒの前記抵抗との接続点のそ
れぞれを第２基準電圧源に選択的に接続する接続手段と
からなる第３の抵抗群とを有する抵抗ラダーと、 前記第１の抵抗群が有する２m 個のラダータップの中か
ら、ｎビットのうちの上位ｍビットのディジタル値に相
当するアナログ電圧を取り出すべき１個のラダータップ
を選択する手段と、 上位ｍビットを変換する場合、又は下位（ｎ−ｍ）ビッ
トを変換する場合に応じて第２及び第３の抵抗群の接続
手段を選択的に組み合わせ、第１及び第２の基準電圧源
間に（２m ）・Ｒの抵抗値が発生する第１及び第２の基
準電圧源への接続経路を形成し、さらに下位（ｎ−ｍ）
ビットを変換する場合は、ｍビットのアナログ電圧を取
り出す前記ラダータップを選択したまま前記接続経路を
形成する第１の制御手段とを備えたことを特徴とするＤ
／Ａ変換器。 - 【請求項５】 請求項１又は請求項２又は請求項３又は
請求項４に記載のＤ／Ａ変換器と、該Ｄ／Ａ変換器から
のアナログ出力を変換対象のアナログ入力と比較する比
較器と、前記アナログ入力をディジタル変換する比較用
の基準アナログ電圧を得るために仮の値を設定した仮の
ディジタル値を前記Ｄ／Ａ変換器に与え、上位ｍビット
変換時には第１及び第２の基準電圧源間の電位差の２m
段階の分圧電圧が得られる接続経路を前記Ｄ／Ａ変換器
に形成させ、さらに下位（ｎ−ｍ）ビット（ただしｎ＞
ｍ、ｎ，ｍは整数）の変換時には、ｍビット変換時に選
択されたラダータップを選択した状態のまま、前記比較
器の比較結果に基づいて接続経路を変更させてｍビット
変換時に選択されたラダータップからのアナログ出力を
少なくとも（ｎ−ｍ）回変化させる第２の制御手段とを
備えることを特徴とするＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198167A JPH1041824A (ja) | 1996-07-26 | 1996-07-26 | Ｄ／ａ変換器及びａ／ｄ変換器 |
| US08/757,631 US5739782A (en) | 1996-07-26 | 1996-12-02 | Resistance ladder, D/A converter and A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198167A JPH1041824A (ja) | 1996-07-26 | 1996-07-26 | Ｄ／ａ変換器及びａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041824A true JPH1041824A (ja) | 1998-02-13 |
Family
ID=16386587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198167A Pending JPH1041824A (ja) | 1996-07-26 | 1996-07-26 | Ｄ／ａ変換器及びａ／ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5739782A (ja) |
| JP (1) | JPH1041824A (ja) |
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| JP2010145131A (ja) * | 2008-12-16 | 2010-07-01 | Bio Ekoonetto:Kk | 抵抗値出力回路及びそれを用いた耳式体温測定装置 |
| JP2012043877A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2017515419A (ja) * | 2014-05-06 | 2017-06-08 | テキサス インスツルメンツ インコーポレイテッド | デジタル・アナログコンバータ |
| JP2020507247A (ja) * | 2017-01-06 | 2020-03-05 | 日本テキサス・インスツルメンツ合同会社 | エリア効率のよいデジタルアナログ及びアナログデジタルコンバータ |
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| KR100681685B1 (ko) * | 2004-12-30 | 2007-02-09 | 동부일렉트로닉스 주식회사 | 재생 가능한 디지털 아날로그 변환기 |
| US7605740B2 (en) * | 2005-12-12 | 2009-10-20 | Nxp B.V. | Flash analog-to-digital converter |
| JP5799751B2 (ja) * | 2011-01-31 | 2015-10-28 | ソニー株式会社 | 電圧発生回路、共振回路、通信装置、通信システム、ワイヤレス充電システム、電源装置、及び、電子機器 |
| US9124296B2 (en) | 2012-06-27 | 2015-09-01 | Analog Devices Global | Multi-stage string DAC |
| US8912940B2 (en) | 2012-11-14 | 2014-12-16 | Analog Devices Technology | String DAC charge boost system and method |
| US8912939B2 (en) * | 2012-12-14 | 2014-12-16 | Analog Devices Technology | String DAC leakage current cancellation |
| US9654136B1 (en) * | 2016-02-11 | 2017-05-16 | Qualcomm Incorporated | Segmented resistor digital-to-analog converter with resistor recycling |
| US11812531B1 (en) * | 2022-09-08 | 2023-11-07 | Richtek Technology Corporation | LED driver and DAC reference circuit thereof |
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| JPS6337718A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | アナログ／デジタル変換器 |
| JP2640126B2 (ja) * | 1988-02-05 | 1997-08-13 | 富士写真フイルム株式会社 | ハロゲン化銀写真感光材料 |
| JPH0783500B2 (ja) * | 1988-05-14 | 1995-09-06 | 富士通株式会社 | 複合映像信号のアナログ・ディジタル変換器 |
| JPH06112824A (ja) * | 1992-09-29 | 1994-04-22 | Matsushita Electric Ind Co Ltd | 補間型ａ／ｄ変換器 |
| JPH06224767A (ja) * | 1992-10-30 | 1994-08-12 | Nippon Dempa Kogyo Co Ltd | デジタルーアナログ変換装置 |
| JPH06209919A (ja) * | 1993-01-13 | 1994-08-02 | Yokogawa Medical Syst Ltd | Ｍｒｉ装置 |
| US5617091A (en) * | 1994-09-02 | 1997-04-01 | Lowe, Price, Leblanc & Becker | Resistance ladder, D-A converter, and A-D converter |
-
1996
- 1996-07-26 JP JP8198167A patent/JPH1041824A/ja active Pending
- 1996-12-02 US US08/757,631 patent/US5739782A/en not_active Expired - Fee Related
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| JP2012043877A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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| Publication number | Publication date |
|---|---|
| US5739782A (en) | 1998-04-14 |
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