JP4110681B2 - ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路に関し、特に高分解能の変換特性が求められるディジタル／アナログ変換回路及びアナログ／ディジタル変換回路に関するものである。
【０００２】
【従来の技術】
入力データに応じたアナログ信号、例えば、電圧信号を出力するディジタル／アナログ変換回路（ＤＡＣ）において、入力データを上位ビットグループと下位ビットグループに分けて、上位ビットグループのデータに応じて基準電圧を分圧し、その分圧電圧をさらに下位データグループのデータに応じて細分圧して、得られた分圧電圧を変換結果として出力する２段階式のディジタル／アナログ変換回路がある。
【０００３】
図８は、このようなＤＡＣの一例を示す回路図である。ここでは、例えば、８ビットの入力データをアナログ信号に変換するＤＡＣを例示している。図示のように、このＤＡＣは、上位変換回路１０ｒ、下位変換回路２０ｒ、上位ビットデコーダ３０ｒ、下位ビットデコーダ４０ｒ及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３によって構成されている。
【０００４】
図示のように、上位変換回路１０ｒは、基準電圧ＶＲＴとＶＲＢの入力端子の間に直列に接続されている１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 及びスイッチング素子ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15 によって構成されている。それぞれの抵抗素子の両側にタップＴＰ0 ，ＴＰ1 ，…，ＴＰ16が設けられている。スイッチング素子ＳＷA0，ＳＷA1，…，ＳＷA15 はそれぞれタップＴＰ0 ，ＴＰ1 ，…，ＴＰ15とノードＮＤ2 との間に接続され、スイッチング素子ＳＷB0，ＳＷB1，…，ＳＷB15 はそれぞれタップＴＰ1 ，ＴＰ2 ，…，ＴＰ16とノードＮＤ1 との間に接続されている。なお、ノードＮＤ1 とノードＮＤ2 は、それぞれバッファアンプＡＭＰ１とＡＭＰ２の正の入力端子“＋”に接続されている。
【０００５】
スイッチング素子ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15 はそれぞれ上位ビットデコーダ３０ｒによって制御される。例えば、上位ビットデコーダ３０ｒに入力される上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４は“００００”のとき、上位ビットデコーダ３０ｒの制御によって、スイッチング素子ＳＷA0とＳＷB0がオンし、他のスイッチング素子が全てオフする。このため、タップＴＰ0 の電圧がスイッチング素子ＳＷA0を介してバッファアンプＡＭＰ２に入力され、タップＴＰ1 の電圧がスイッチング素子ＳＷB0を介してバッファアンプＡＭＰ１に入力される。上位ビットデコーダ３０ｒの入力データが“０００１”のとき、上位ビットデコーダ３０ｒの制御により、スイッチング素子ＳＷA1とＳＷB1がオンし、他のスイッチング素子が全てオフする。このため、タップＴＰ1 の電圧がスイッチング素子ＳＷA1を介してバッファアンプＡＭＰ２に入力され、タップＴＰ2 の電圧がスイッチング素子ＳＷB1を介してバッファアンプＡＭＰ１に入力される。
【０００６】
バッファアンプＡＭＰ１及びＡＭＰ２の出力信号は、それぞれ下位基準電圧ＶＲＴＦ，ＶＲＢＦとして、下位変換回路２０ｒに供給される。
図示のように、下位変換回路２０ｒは、下位基準電圧ＶＲＴＦとＶＲＢＦの入力端子間に直列に接続されている１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 及びスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 によって構成されている。抵抗素子Ｒf0，Ｒf1，Ｒf2…，Ｒf13 ，Ｒf14 の両端にそれぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が設けられている。
【０００７】
スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，…，ＴＦ14，ＴＦ15と変換結果ＶOUT1の出力端子ＮＤ3 との間に接続されている。
スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれ下位ビットデコーダ４０ｒによって制御される。例えば、下位ビットデコーダ４０ｒに入力される下位４ビットのデータＤ３，Ｄ２，Ｄ１，Ｄ０が“００００”のとき、下位ビットデコーダ４０ｒの制御により、スイッチング素子ＳＷF0がオンし、他のスイッチング素子が全てオフする。このため、タップＴＦ0 の電圧が変換結果ＶOUT1として出力される。下位ビットデコーダ４０ｒの入力データが“０００１”のとき、下位ビットデコーダ４０ｒの制御により、スイッチング素子ＳＷF1がオンし、他のスイッチング素子が全てオフする。このため、タップＴＦ1 の電圧が変換結果ＶOUT1として出力される。
さらに、必要があれば、変換結果ＶOUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2として出力される。
【０００８】
上述した構成を有するＤＡＣによって、上位変換回路１０ｒによって基準電圧ＶＲＴ，ＶＲＢが分圧され、入力データの上位ビットに応じて分圧電圧が選択され、下位変換回路２０ｒの基準電圧ＶＲＴＦ，ＶＲＢＦとして下位変換回路に供給される。下位変換回路２０ｒにおいて、入力される基準電圧ＶＲＴＦ，ＶＲＢＦをさらに細分圧される。そして、入力データの下位ビットに応じて下位変換回路２０ｒの分圧電圧が選択され、変換結果ＶOUT1として出力される。このように２段階の変換動作により、１段階のＤＡＣに比べて分圧用抵抗素子の数を低減でき、高分解能のＤＡＣを実現できる。例えば、１２ビットのＤＡＣを実現する場合、１段階のＤＡＣでは分圧用抵抗素子を４０９６（２12）個必要である。これに対して、２段階のＤＡＣの場合、分圧用抵抗素子をわずか１２８個（２6 ×２）必要であり、分圧用抵抗素子の数を大幅に低減され、回路面積の低減を実現でき、高分解能のＤＡＣを容易に実現可能である。
【０００９】
【発明が解決しようとする課題】
ところで、上述した２段階のＤＡＣでは、上位ビットデコーダ４０ｒの入力データが切り換わったとき、バッファアンプＡＭＰ１，ＡＭＰ２両方の入力電圧が同時に切り換わる。このため、これらのバッファアンプのオフセット電圧差ΔＶが大きい場合、上位ビットの切り換わりポイントでビット欠けが発生する場合がある。図９は、バッファアンプのオフセット電圧差によってビット欠けが生じた場合のＤＡＣの変換特性を示している。図示のように、上位ビットデータの切り換わりポイントにおいて、出力される変換結果ＶOUT1がオフセット電圧差に応じて変動するので、変換結果に誤差が発生する場合があるという不利益がある。
【００１０】
このため、高分解能のＤＡＣを設計する場合に、バッファアンプを構成するオペアンプのオフセット電圧を細かく調整する必要があり、オフセットの調整（トリミング）ができない集積回路では高精度のＤＡＣを実現することが困難である。このように、従来の２段階のＤＡＣでは、分解能がバッファアンプのオフセットの差によって決定され、高分解能の特性を容易に実現できなかった。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、２段階変換式のＤＡＣにおいて、バッファアンプのオフセットの差による変換誤差を低減でき、高分解能の変換特性を実現できるディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル／アナログ変換回路は、複数ビットのデータを入力し、当該入力データを上位ビットグループと下位ビットグループの２つのグループとに分けて変換処理を行い、上記入力データに応じたアナログ信号を出力するディジタル／アナログ変換回路であって、上記上位ビットグループに応じた第１の変換信号が入力される第１のバッファ回路と、上記上位ビットグループに応じた第２の変換信号が入力される第２のバッファ回路と、基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から上記第１の変換信号を出力し、他端側から上記第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の分圧電圧を変換結果として出力する第２の変換回路とを有し、上記第２の変換回路は、ｍ行ｎ列（ｍ，ｎは自然数）を有する行列状に配置され、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記第１のバッファ回路の出力端子側を一端側とし、上記第２のバッファ回路の出力端子側を他端側として、上記第１行から第ｍ行までの各行の抵抗素子の上記一端側に接続されているｍ行のスイッチング素子と、上記第ｍ行の各抵抗素子の上記他端側に接続されている第（ｍ＋１）行目のスイッチング素子と、一方の端子が上記各行のスイッチング素子に共通に接続され、他方の端子が上記変換結果の出力端子に接続されている（ｍ＋１）個の行選択スイッチング素子とを有する。
【００１７】
また、本発明では、好適には、上記下位ビットグループのデータに応じて、上記ｎ列のスイッチング素子から一列を選択し、当該選択された列の各スイッチング素子をオンさせ、上記上位ビットグループの最下位ビットのデータ及び上記下位ビットグループのデータに応じて、上記第１行から第ｍ行の行選択スイッチング素子から一つを選択してオンさせ、または上記第２行から第ｍ＋１行の行選択スイッチング素子から一つを選択してオンさせる下位ビットデコーダを有する。
【００１８】
また、本発明では、好適には、上記第１のバッファ回路は、正の入力端子が上記第１の変換回路の奇数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第１の入力端子に接続されている第１の差動増幅回路と、上記第２のバッファ回路は、正の入力端子が上記第１の変換回路の偶数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第２の入力端子に接続されている第２の差動増幅回路とを有する。
【００１９】
また、本発明では、好適には、上記第１のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第１のスイッチング素子と、上記第１のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第２のスイッチング素子と、上記第２のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第３のスイッチング素子と、上記第２のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第４のスイッチング素子と、上記上位ビットデコーダに入力される上記上位グループの最下位ビットのデータに応じて、上記第１〜第４のスイッチング素子を制御するバッファ切り換え回路とを有する。
【００２０】
また、本発明では、好適には、上記第１のバッファ回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第５のスイッチング素子と、上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第６のスイッチング素子と、上記第２のバッファ回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第７のスイッチング素子と、上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第８のスイッチング素子とをさらに有する。
【００２１】
さらに、本発明のアナログ／ディジタル変換回路は、入力アナログ信号に応じたｎ（ｎは自然数である）ビットのディジタル信号を出力するアナログ／ディジタル変換回路であって、上記アナログ信号を所定のタイミングでサンプルして、サンプル結果を保持する保持回路と、入力されるｎビットのデータをアナログ信号に変換するディジタル／アナログ変換回路と、上記ディジタル／アナログ変換回路の出力信号と上記保持回路の保持信号とを比較する比較回路と、最上位から最下位に向かって順次所定値に設定したｎビットのデータを出力し、それぞれの設定値における上記比較回路の比較結果に応じて、上記ｎビットのデータの最上位から最下位まで順次設定する制御回路とを有し、上記ディジタル／アナログ変換回路は、上記ｎビットの入力データを上位ビットグループと下位ビットグループの２つのグループに分けて、基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から第１の変換信号を出力し、他端側から第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、上記第１の変換信号が入力される第１のバッファ回路と、上記第２の変換信号が入力される第２のバッファ回路と、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の端子電圧を変換結果として出力する第２の変換回路とを有する。
【００２２】
本発明によれば、複数ビットの入力データを上位ビットグループと下位ビットグループとに分けて、上位ビットグループ及び下位ビットグループのデータに応じてそれぞれ変換処理を行ういわゆる２段階式ディジタル／アナログ変換回路において、基準電圧を直列に接続されている複数の抵抗素子によって分圧され、奇数番目の抵抗素子の一端がそれぞれスイッチング素子を介して第１のバッファ回路の入力端子に接続され、偶数番目の抵抗素子の一端がそれぞれスイッチング素子を介して第２のバッファ回路の入力端子に接続される。上位ビットデコーダは、上位ビットグループのデータに応じて、複数の抵抗素子から一つを選択する。当該選択された抵抗素子の両端に接続されているスイッチング素子がオン状態に制御され、当該選択抵抗素子の両端の電圧を第１と第２の変換電圧としてそれぞれ第１と第２のバッファ回路に入力される。上位ビットデータが連続して変化した場合、前回選択した抵抗素子に隣接する抵抗素子が選択され、これらの抵抗素子の接続中点に接続されているスイッチング素子がオン状態のままに保持され、前回選択した抵抗素子の他方の端子に接続されているスイッチング素子がオフ状態に制御され、代わりに今回選択された抵抗素子の他方の端子に接続されているスイッチング素子がオン状態に制御される。このような制御によって、上位ビットグループのデータが連続した値を持って切り換わったとき、第１と第２のバッファ回路に入力される変換電圧のうち、何れか一方が変化せず、他方が切り換わるので、第１と第２のバッファ回路のオフセット電圧の誤差による変換特性の非線形誤差を抑制でき、上位ビットデータの切り換えによる変換誤差を低減できる。
【００２３】
第１と第２のバッファ回路の出力電圧をそれぞれ下位基準電圧として下位変換回路に入力され、複数の直列接続の抵抗素子により下位基準電圧が分圧され、下位ビットグループのデータに応じて、何れかの抵抗素子の端子電圧を変換結果として選択されて出力される。さらに、当該下位変換回路の抵抗素子を行列上に配置され、それぞれの抵抗素子にスイッチング素子が設けられている。下位ビットデコーダにより、それぞれ行及び列のスイッチング素子が選択され、オン状態に設定されるので、選択された抵抗素子の分圧電圧が出力される。このような構成を有する下位変換回路を用いることにより、下位ビットデコーダの構成を簡素化できる。さらに、第１及び第２のバッファ回路の出力信号をスイッチング素子により切り換えて下位変換回路に入力することによって、下位変換回路の抵抗素子を流れる電流の方向を一定に保持することができ、下位ビットデコーダ及び下位変換回路の構成を簡素化でき、高精度かつ高分解能のディジタル／アナログ変換回路を実現できる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るディジタル／アナログ変換回路（ＤＡＣ）の第１の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる下位変換回路２０、上位ビットデコーダ３０、下位ビットデコーダ４０、バッファアンプＡＭＰ１，ＡＭＰ２及びＡＭＰ３からなる電圧出力回路（ボルテージフォロワ）によって構成されている。
【００２５】
なお、図１は８ビットのＤＡＣを例示している。上位変換回路１０は上位４ビットに応じて、基準電圧ＶＲＴとＶＲＢを分圧して下位４ビット変換用の基準電圧（以下、下位基準電圧という）ＶＲＴＦとＶＲＢＦを発生する。下位変換回路２０は、下位４ビットのデータに応じて下位基準電圧ＶＲＴＦとＶＲＢＦをさらに細分圧する。このような２段階の変換処理によって、入力される８ビットのデータの値に応じた電圧信号が得られる。
【００２６】
以下、本実施形態のＤＡＣのそれぞれの構成部分について説明する。
まず、上位変換回路１０は、入力されるハイ側の基準電圧ＶＲＴとロー側の基準電圧ＶＲＢを受け、８ビットの入力データの内、上位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４に応じて、下位基準電圧ＶＲＴＦ及びＶＲＢＦを出力する。
【００２７】
図示のように、上位変換回路１０において、１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 が直列に接続され、それぞれの抵抗素子の間の接続点にタップＴＰc1，ＴＰc2，ＴＰC3，…，ＴＰc13 ，ＴＰc14 ，ＴＰc15 が設けられている。さらに、ロー側基準電圧ＶＲＢの入力端子にタップＴＰ0 が設けられ、ハイ側基準電圧ＶＲＴの入力端子にタップＴＰ16が設けられている。
それぞれのタップに、１７個のスイッチング素子ＳＷc0，ＳＷc1，ＳＷc2，ＳＷC3，…，ＳＷc13 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 が接続されている。なお、これらのスイッチング素子は２つのグループに分けられ、奇数番目のスイッチング素子ＳＷc1，ＳＷc3，…，ＳＷc13 ，ＳＷc15 は、バッファアンプＡＭＰ１の入力端子に接続され、偶数番目のスイッチング素子ＳＷc0，ＳＷc2，…，ＳＷc14 ，ＳＷc16 は、バッファアンプＡＭＰ２の入力端子に接続されている。
【００２８】
バッファアンプＡＭＰ１及びＡＭＰ２は、例えば、差動増幅回路によって構成され、それぞれの差動増幅回路の負の入力端子“−”がその出力端子に接続され、ボルテージフォロワが構成されている。このため、正の入力端子“＋”に入力された電圧とほぼ同じレベルの電圧が出力端子に出力される。バッファアンプＡＭＰ１によって、ハイ側の下位基準電圧ＶＲＴＦが供給され、バッファアンプＡＭＰ２によって、ロー側の下位基準電圧ＶＲＢＦが供給される。
【００２９】
次に、下位変換回路２０は、バッファアンプＡＭＰ１及びＡＭＰ２から入力されるハイ側の下位基準電圧ＶＲＴＦとロー側の下位基準電圧ＶＲＢＦを受け、直列に接続されている１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 によって下位基準電圧を分圧し、８ビットの入力データの内、下位４ビットＤ３，Ｄ２，Ｄ１，Ｄ０に応じて何れかの分圧電圧を選択して、変換電圧ＶOUT1を出力する。
【００３０】
バッファアンプＡＭＰ１とＡＭＰ２の出力端子の間に１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 が直列に接続されている。これらの抵抗素子の間の接続点にそれぞれタップＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が設けられている。さらに、抵抗素子Ｒf0とバッファアンプＡＭＰ２の出力端子との接続点にタップＴＦ0 が設けられ、抵抗素子Ｒf15 とバッファアンプＡＭＰ１の出力端子との接続点にタップＴＦ16が設けられている。それぞれのタップに１７個のスイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 が接続されている。これらのスイッチング素子が共通に接続され、その接続点から変換電圧ＶOUT1が出力される。
さらに、必要があれば、変換電圧ＶOUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2として出力される。
【００３１】
なお、上位変換回路１０及び下位変換回路２０を構成する各スイッチング素子は、例えば、一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構成されたアナログスイッチである。
【００３２】
以下、図１を参照しつつ、本実施形態のＤＡＣの動作について説明する。ここで、図１に示すＤＡＣにおいて、入力コードと出力電圧は、表１に示す対応関係を有するものと仮定する。表１において、Ｖt はハイ側の基準電圧、即ち、図１のＶＲＴの電圧、Ｖb はロー側の基準電圧、即ち、図１のＶＲＢの電圧を示す。表１に示すように、入力コードが“００００００００”の場合、ロー側の基準電圧Ｖb が変換の結果として出力され、一方入力コードが“１１１１１１１１”の場合、ハイ側の基準電圧Ｖt よりΔＶLSB 分低い電圧が変換電圧として出力される。ここで、ΔＶLSB は下位ビット（ＬＳＢ）が“０”から“１”に変化したときの出力電圧の変化量を示す値である。ｎビットＤＡＣの場合、ΔＶLSB は次式によって与えられる。
【００３３】
【数１】
ΔＶLSB ＝（Ｖt −Ｖb ）／２n …（１）
【００３４】
【表１】
【００３５】
上位ビットデコーダ３０は、入力される上位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４の値に応じて、スイッチング素子ＳＷC0，ＳＷc1，ＳＷc2，ＳＷC3，…，ＳＷc1 3 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 のオン／オフを制御する制御信号を出力する。表２は、入力コードと上位ビット選択スイッチ（即ち、スイッチング素子ＳＷC0〜ＳＷc16 ）のオン／オフの関係を示している。
【００３６】
表２に示すように、入力データに応じて隣り合う一対のスイッチング素子が選択され、オン状態に保持され、それ以外のスイッチング素子がオフする。例えば、図１に示す例では、上位４ビットのデータが“００００”の場合、スイッチング素子ＳＷC0とＳＷC1がオンし、他のスイッチング素子がオフする。このため、抵抗素子Ｒc0の両側のタップＴＰ0 とＴＰ1 の電圧がそれぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。
【００３７】
【表２】
【００３８】
バッファアンプＡＭＰ１とＡＭＰ２の出力信号ＶＲＴＦ及びＶＲＢＦをそれぞれハイ側の下位基準電圧及びロー側の下位基準電圧として下位変換回路２０に供給される。このとき、下位変換回路２０の抵抗素子を流れる電流の方向は、バッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かう方向となる。下位変換回路２０において、下位ビットデコーダ４０からの制御信号に応じて、スイッチング素子ＳＷA16 を除き、スイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 の内何れか一つが選択され、オン状態に保持される。このため、オンするスイッチング素子によりタップＴＦ0 〜ＴＦ15の何れかの電圧が変換電圧結果ＶOUT1として出力される。
【００３９】
次に、例えば、上位４ビットのデータが“００００”から“０００１”に変わったとき、上位変換回路１０において、上位４ビットのデータに応じて、抵抗素子Ｒc1の両端の電圧が選択される。このとき、上位ビットデコーダ３０からの制御信号に応じて、スイッチング素子ＳＷc1とＳＷC2がオンし、それ以外のスイッチング素子がオフし、タップＴＰ1 の電圧がバッファアンプＡＭＰ１に入力され、タップＴＰ2 の電圧がバッファアンプＡＭＰ２に入力される。即ち、この場合に、バッファアンプＡＭＰ１の出力電圧ＶＲＴＦは、ロー側の下位基準電圧となり、バッファアンプＡＭＰ２の出力電圧ＶＲＢＦは、ハイ側の下位基準電圧となる。このとき、下位変換回路２０の抵抗素子を流れる電流の方向は、上位データが“００００”のときと反対であり、バッファアンプＡＭＰ２の出力端子からバッファアンプＡＭＰ１の出力端子に向かって流れる。
【００４０】
この場合、下位ビットデコーダ４０からの制御信号に応じて、スイッチング素子ＳＷA0を除き、スイッチング素子ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 のうち何れか一つが選択され、オン状態に保持される。このため、オンするスイッチング素子によりタップＴＦ1 〜ＴＦ16の何れかの電圧が変換電圧ＶOUT1として出力される。
【００４１】
なお、下位ビットデコーダ４０は、上位ビットデコーダの入力データに応じて、スイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 を選択する制御信号を切り換える必要がある。例えば、バッファアンプＡＭＰ１の出力電圧がハイ側下位基準電圧で、バッファアンプＡＭＰ２の出力電圧がロー側下位基準電圧である場合、即ち、バッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かって電流が流れる場合、下位ビットデコーダ４０において、入力データが“００００”から“１１１１”に変化するに従って、スイッチング素子ＳＷA16 を除き、スイッチング素子ＳＷA0からＳＷA15 まで順次オンさせる制御信号が出力される。逆に、バッファアンプＡＭＰ１の出力電圧がロー側下位基準電圧で、バッファアンプＡＭＰ２の出力電圧がハイ側下位基準電圧である場合、即ち、バッファアンプＡＭＰ２の出力端子からバッファアンプＡＭＰ１の出力端子に向かって電流が流れる場合、下位ビットデコーダ４０において、入力データが“００００”から“１１１１”に変化するに従って、スイッチング素子ＳＷA0を除き、スイッチング素子ＳＷA16 からＳＷA1まで順次オンさせる制御信号が出力される。
【００４２】
このように、上位ビットデコーダ３０に入力される上位４ビットのデータに応じて、下位変換回路２０の抵抗素子を流れる電流の方向が異なるので、下位ビットデコーダ４０は、上記ビットデコーダ３０の制御に応じて制御を切り換える。このため、図１に示すように、上位ビットデコーダ３０から制御信号ＳC が出力され、下位ビットデコーダ４０は、当該制御信号ＳC に応じてスイッチング素子のオン／オフを制御する。また、下位変換回路２０の抵抗素子を流れる電流の方向は、上位４ビットのデータのうち、最下位ビット（Ｄ４）のみに関係するので、下位ビットデコーダ４０は上位ビットデコーダ３０からの制御信号ＳC の代わりに、上位４ビットの最下位ビットＤ４を入力し、それに応じてスイッチング素子を制御することも可能である。
【００４３】
図２は、下位変換回路の他の構成例を示す回路図である。図示のように、この下位変換回路２０ａは、アレイ状に配置されている複数の抵抗素子とそれぞれの抵抗素子に設けられているスイッチング素子によって構成されている。なお、図示のように各スイッチング素子は、それぞれＣＭＯＳトランジスタからなるアナログスイッチによって構成されている。
【００４４】
図２に示す下位変換回路２０ａは４ビットの下位ビットデータに応じて、バッファアンプＡＭＰ１及びＡＭＰ２によって供給される下位基準電圧ＶＲＦＴとＶＲＢＴの差分を分圧して、変換電圧ＶOUT1を出力する。
図示のように、１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33が４行４列の行列状に配置されている。抵抗素子Ｒ00〜Ｒ03は、下位基準電圧ＶＲＢＦの入力端子とノードＮＤ10の間に直列に接続され、抵抗素子Ｒ10〜Ｒ13は、ノードＮＤ10とＮＤ11の間に直列に接続され、抵抗素子Ｒ20〜Ｒ23は、ノードＮＤ11とＮＤ12の間に直列に接続され、さらに抵抗素子Ｒ30〜Ｒ33は、ノードＮＤ12とＮＤ13の間に直列に接続されている。なお、ノードＮＤ13は、下位基準電圧ＶＲＴＦの入力端子に接続されている。
【００４５】
図２に示すように、各抵抗素子にＲ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33にそれぞれスイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一端が接続されている。各行に配置されているスイッチング素子の他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ02及びＮＤ03に共通に接続されている。さらに、ノードＮＤ00と出力端子ＴOUT の間にスイッチング素子ＳＷ０が接続され、ノードＮＤ01と出力端子ＴOUT の間にスイッチング素子ＳＷ１が接続され、ノードＮＤ02と出力端子ＴOUT の間にスイッチング素子ＳＷ２が接続され、ノードＮＤ03と出力端子ＴOUT の間にスイッチング素子ＳＷ３が接続されている。
【００４６】
さらに、下位変換回路２０ａにおいて、スイッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34によって構成されているスイッチアレイ２２が設けられている。スイッチアレイ２２において、スイッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34がそれぞれノードＮＤ10，ＮＤ11，ＮＤ12，ＮＤ13とノードＮＤ04との間に接続されている。また、ノードＮＤ04と出力端子ＴOUT の間にスイッチング素子ＳＷ４が接続されている。
【００４７】
上述したように構成された下位変換回路２０ａにおいて、各スイッチング素子は、下位ビットデコーダ４０からの制御信号に応じてそれぞれのオン／オフが制御される。各列に配置されているスイッチング素子は、同じ一対の制御信号によって制御される。例えば、スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，ＳＷ03及びＳＷ04は、ともに下位ビットデコーダ４０によって出力されている一対の制御信号Ｄ２０，ＸＤ２０によって制御される。なお、制御信号Ｄ２０，ＸＤ２０は互いに論理反転レベルを持つ制御信号である。例えば、制御信号Ｄ２０がハイレベル、制御信号ＸＤ２０がローレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が全てオンし、逆に制御信号Ｄ２０がローレベル、制御信号ＸＤ２０がハイレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が全てオフする。
スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３及びＳＷ４は、それぞれ異なる制御信号対によって制御される。例えば、スイッチング素子ＳＷ０は、制御信号Ｄ１０，ＸＤ１０によって制御され、スイッチング素子ＳＷ４は、制御信号Ｄ１４，ＸＤ１４によって制御される。
【００４８】
上位ビットデコーダ３０に入力される最下位ビット、即ち、ビットＤ４に応じて、スイッチング素子ＳＷ０とＳＷ４の何れかが非選択状態に設定される。例えば、ビットＤ４が“０”のとき下位基準電圧ＶＲＴＦがＶＲＢＦより高いレベルに保持されている。このとき、スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３からなるスイッチアレイ２４−０が下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング素子ＳＷ４が非選択状態に保持される。一方、ビットＤ４が“１”のとき下位基準電圧ＶＲＢＦがＶＲＴＦより高いレベルに保持されている。このとき、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４からなるスイッチアレイ２４−１が下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング素子ＳＷ０が非選択状態に保持される。
【００４９】
本実施形態のディジタル／アナログ変換回路において、上位ビットデコーダ３０に入力される上位ビットのデータが連続して変化したとき、それに応じてスイッチング素子が切り換わるが、バッファアンプＡＭＰ１，ＡＭＰ２への入力信号のうち、一つのみが変わる。例えば、上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が“００００”のとき、スイッチング素子ＳＷC0とＳＷc1がオンし、タップＴＰ0 とＴＰ1 の電圧信号がそれぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が“００００”から“０００１”に変化したとき、スイッチング素子ＳＷC0がオフし、スイッチング素子ＳＷC2がオンする。このとき、バッファアンプＡＭＰ１にタップＴＰ1 の電圧が入力され、バッファアンプＡＭＰ２にタップＴＰ2 の電圧が入力される。即ち、上位４ビットのデータが“００００”から“０００１”に変わったとき、バッファアンプＡＭＰ１の入力信号が変化せず、バッファアンプＡＭＰ２の入力信号のみ変化する。
【００５０】
上位ビットの変化に応じて、バッファアンプＡＭＰ１，ＡＭＰ２のうち、何れか一つのみの入力信号が切り換わり、２つのバッファアンプの入力信号が同時に切り換わることが回避されるので、バッファアンプＡＭＰ１，ＡＭＰ２のオフセット電圧の差が大きい場合でも、入力データが切り換わることによって生じる変換特性の非線型性を抑制され、変換精度を改善できる。
【００５１】
なお、このように２つのバッファアンプの入力信号を交互に切り換えることによって、バッファアンプＢＵＦ１とＢＵＦ２から出力される下位基準電圧ＶＲＴＦ，ＶＲＢＦの電圧差が変化し、下位変換回路２０の抵抗素子を流れる電流の方向が変化するので、下位ビットデコーダ４０によって、上位４ビットのうちその最下位のデータＤ４に応じて、選択するスイッチング素子を適宜制御するので、下位ビットのデータに応じて、正しい変換結果を出力することができる。さらに、図２に示すような下位変換回路２０ａを使用することによって、下位変換回路２０ａの構成を簡素化でき、しかも、下位ビットデコーダ４０による制御を簡略化できる。
【００５２】
図３は、本実施形態のディジタル／アナログ変換回路の変換特性の一例を示すグラフである。図３において、横軸は入力データ、縦軸は出力電圧レベルをそれぞれ示している。
【００５３】
図３においてＢＰ１，ＢＰ２及びＢＰ３は、それぞれ上位ビットのデータの切り換わり点を示している。さらに、ＢＰ２における拡大図が示されている。図示のように、上位ビットのデータの切り換わりによって、出力電圧が変化するが、上述したように、２つのバッファアンプのうち１つのバッファアンプの入力信号のみが切り換わり、もう一つのバッファアンプの入力信号が変化しない。このため、バッファアンプのオフセットの影響が低減され、入力データの切り換わり点での微分直線性誤差が低減される。
【００５４】
第２実施形態
図４は本発明に係るディジタル／アナログ変換回路の第２の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる下位変換回路２０ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０ａ、バッファ切り替え回路５０及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロワによって構成されている。
【００５５】
なお、本実施形態のＤＡＣにおいては、上位変換回路１０及び上位ビットデコーダ３０は、図１に示す第１の実施形態のそれぞれの部分回路とほぼ同じ構成を有する。本実施形態において、バッファアンプＡＭＰ１，ＡＭＰ２の出力信号をそれぞれスイッチング素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２によって切り換えて下位変換回路２０ｂに供給する。下位変換回路２０ｂは、第１の実施形態の下位変換回路２０に比べて、スイッチング素子ＳＷA16 が省略され、回路構成が簡素化される。図示のように、本実施形態の下位変換回路２０ｂは、直列に接続されている１６個の抵抗素子Ｒf0〜Ｒf15 及び１６個のスイッチング素子ＳＷF0〜ＳＷF15 によって構成されている。
【００５６】
バッファ切り替え回路５０は、スイッチング素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２を制御するための制御信号を出力する。例えば、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より高い場合、バッファ切り替え回路５０の制御によって、スイッチング素子ＳＥ１，ＳＥ２がオンし、スイッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力電圧が下位基準電圧ＶＲＢＦとして出力される。一方、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より低い場合、バッファ切り替え回路５０の制御によって、スイッチング素子ＸＳＥ１，ＸＳＥ２がオンし、スイッチング素子ＳＥ１，ＳＥ２がオフするので、バッファアンプＡＭＰ２の出力電圧が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＢＦとして出力される。
このため、下位変換回路２０ｂに入力される下位基準電圧ＶＲＴＦは、常にＶＲＢＦより高い電圧である。即ち、下位変換回路２０ｂにおいて、抵抗素子を流れる電流の方向は、常にバッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かう方向となる。
【００５７】
下位ビットデコーダ４０ａは、上位ビットデコーダ３０の入力データにかかわらず、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０に応じてスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を選択する。
例えば、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０が“００００”から“１１１１”に順次変化する場合、下位ビットデコーダ４０ａは、スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を順次選択してオンさせるように制御信号を出力する。
【００５８】
以下、図４を参照しながら、本実施形態のＤＡＣの動作について説明する。
まず、例えば、上位ビットデコーダ３０に入力される上位４ビットのデータを“００００”とすると、上位４ビットデコーダ３０からの制御信号によって、上位変換回路１０においてスイッチング素子ＳＷC0とＳＷC1がオンし、他のスイッチング素子がオフする。これによって、抵抗素子ＲC0の両方の端子電圧、即ち、タップＴＰ0 ，ＴＰ1 の電圧がそれぞれスイッチング素子ＳＷC0とＳＷC1を通してバッファアンプＡＭＰ２，ＡＭＰ１に入力される。このとき、バッファ切り替え回路５０の制御によって、スイッチング素子ＳＥ１とＳＥ２がオンし、スイッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＢＦとして出力される。
【００５９】
次に、上位ビットデコーダ３０に入力される上位４ビットのデータを“０００１”とすると、上位４ビットデコーダ３０からの制御信号によって、上位変換回路１０においてスイッチング素子ＳＷC1とＳＷC2がオンし、他のスイッチング素子がオフする。これによって、抵抗素子ＲC1の両方の端子電圧、即ち、タップＴＰ1 ，ＴＰ2 の電圧がそれぞれスイッチング素子ＳＷC1とＳＷC2を通してバッファアンプＡＭＰ１，ＡＭＰ２に入力される。このとき、バッファ切り替え回路５０の制御によって、スイッチング素子ＸＳＥ１とＸＳＥ２がオンし、スイッチング素子ＳＥ１，ＳＥ２がオフするので、バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲＢＦとして出力され、バッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＴＦとして出力される。
【００６０】
上述したように、バッファ切り替え回路５０の制御によって、下位基準電圧ＶＲＴＦがハイ側基準電圧、下位基準電圧ＶＲＢＦがロー側基準電圧として下位変換回路２０ｂに供給される。このため、下位変換回路２０ｂの抵抗素子を流れる電流の方向が常に一定である。
下位変換回路２０ｂにおいて、下位ビットデコーダ４０ａからの制御信号に応じて、スイッチング素子ＳＷF0〜ＳＷF15 のうち何れか一つがオンするように制御されるので、これに応じて下位ビットデータに応じた変換電圧がＶOUT1が出力される。
【００６１】
図５は、本実施形態の下位変換回路の他の構成例を示す回路図である。図示のように、この下位変換回路２０ｃは、行列状に配置されている複数の抵抗素子及びそれぞれの抵抗素子に設けられているスイッチング素子によって構成されている。それぞれのスイッチング素子は、例えば、ＣＭＯＳトランジスタからなるアナログスイッチによって構成されている。
【００６２】
なお、図５に示す下位変換回路２０ｃは、例えば、バッファアンプＡＭＰ１とＡＭＰ２によって出力される下位基準電圧ＶＲＴＦとＶＲＴＢを１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33によって分圧し、４ビットの下位ビットデータに応じて、何れかの分圧電圧を選択して変換電圧ＶOUT1として出力する。
図示のように、行列状に配置されている１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33は直列に接続されている。各抵抗素子間の接続点に図示しないタップがそれぞれ設けられ、スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一方の端子がそれぞれタップに接続され、他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03に接続されている。さらに、ノードＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03と下位変換回路２０ｃの出力端子ＴOUT との間にスイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３がそれぞれ接続されている。
【００６３】
スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33及びＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３はそれぞれ下位ビットデコーダ４０ａからの制御信号によって制御される。このため、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０に応じ何れかのタップ電圧が選択されて、変換電圧ＶOUT1として出力される。
【００６４】
上述したように、本実施形態のＤＡＣによれば、バッファ切り替え回路５０によって、バッファアンプＡＭＰ１とＡＭＰ２の出力信号が切り替えられ、下位基準電圧ＶＲＴＦがＶＲＢＦより常に高い電圧に保持される。このため、下位変換回路２０ｂ（または２０ｃ）及び下位ビットデコーダ４０ａそれぞれの回路構成を簡素化でき、バッファアンプＡＭＰ１とＡＭＰ２のオフセット電圧の誤差に依存せずに高精度かつ高分解能のＤＡＣを実現できる。
【００６５】
第３実施形態
図６は本発明に係るディジタル／アナログ変換回路の第３の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、図４に示す第２の実施形態とほぼ同じように、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチからなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチからなる下位変換回路２０ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０ａ、バッファ切り替え回路５０ｂ及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロワによって構成されている。
【００６６】
本実施形態のＤＡＣにおいて、上位変換回路１０、下位変換回路２０ｂ、上位ビットデコーダ３０及び下位ビットデコーダ４０ａは図４に示す第２の実施形態のそれぞれの部分回路とほぼ同じ構成を有する。図６に示すように、本実施形態のバッファアンプＡＭＰ１，ＡＭＰ２の負の入力側及び出力側にそれぞれスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４が設けられている。
【００６７】
バッファアンプＡＭＰ１の出力端子スイッチング素子ＳＥ１，ＸＳＥ１が接続され、その反転入力端子“−”には、スイッチング素子ＳＥ３，ＸＳＥ３が接続されている。バッファアンプＡＭＰ２の出力端子スイッチング素子ＳＥ２，ＸＳＥ２が接続され、その反転入力端子“−”には、スイッチング素子ＳＥ４，ＸＳＥ４が接続されている。
スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２，ＸＳＥ２，ＳＥ３，ＸＳＥ３，ＳＥ４，ＸＳＥ４は、それぞれバッファ切り替え回路５０ｂからの制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４によって制御される。
【００６８】
バッファ切り替え回路５０ｂは、例えば、上位ビットデコーダ３０に入力される上位４ビットのデータのうち最下位ビットＤ４に応じて、スイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４を制御する制御信号Ｓ１〜Ｓ４を出力する。
例えば、上記データのうち最下位ビットＤ４が“０”であり、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より高い場合、スイッチング素子ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオンし、ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４がオフするようにバッファ切り替え回路５０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッファアンプＡＭＰ１の出力電圧がハイ側の下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力電圧がロー側の下位基準電圧ＶＲＢＦとして出力される。さらに、バッファアンプＡＭＰ１の出力信号がスイッチング素子ＳＥ１，ＳＥ３を通して、バッファアンプＡＭＰ１の反転入力端子“−”に帰還され、バッファアンプＡＭＰ２の出力信号がスイッチング素子ＳＥ２，ＳＥ４を通して、バッファアンプＡＭＰ２の反転入力端子“−”に帰還される。
【００６９】
一方、上記データのうち最下位ビットＤ４が“１”であり、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より低い場合、スイッチング素子ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４がオンし、ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオフするようにバッファ切り替え回路５０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッファアンプＡＭＰ１の出力電圧がロー側の下位基準電圧ＶＲＢＦとして出力され、バッファアンプＡＭＰ２の出力電圧がハイ側の下位基準電圧ＶＲＴＦとして出力される。さらに、バッファアンプＡＭＰ１の出力信号がスイッチング素子ＸＳＥ１，ＸＳＥ３を通して、バッファアンプＡＭＰ１の反転入力端子“−”に帰還され、バッファアンプＡＭＰ２の出力信号がスイッチング素子ＸＳＥ２，ＸＳＥ４を通して、バッファアンプＡＭＰ２の反転入力端子“−”に帰還される。
【００７０】
上述したように、本実施形態において、バッファアンプＡＭＰ１，ＡＭＰ２のそれぞれの帰還ループの中にスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４がそれぞれ設けられている。これによって、スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２及びＸＳＥ２のオン抵抗によるバッファアンプＡＭＰ１とＡＭＰ２の出力電圧の劣化を回避でき、より高精度なディジタル／アナログ変換を実現できる。
【００７１】
第４実施形態
図７は本発明にの第４の実施形態を示す回路図である。図示のように、本実施形態は本発明のディジタル／アナログ変換回路を用いて構成されている逐次比較型アナログ／ディジタル変換回路の一構成例を示している。
図示のように、本実施形態の逐次比較型アナログ／ディジタル変換回路（ＡＤＣ）は、ＤＡＣ１００、サンプリングホールド回路（Ｓ／Ｈ）１０１、コンパレータ１０２及び制御回路１０３によって構成されている。
【００７２】
サンプリングホールド回路１０１は、入力されるアナログ信号ＶINを所定の変換タイミングでサンプルして、サンプルした電圧を保持する。
コンパレータ１０２は、サンプリングホールド回路１０１によって保持したアナログ信号ＳA1とＤＡＣ１００により出力されたアナログ信号ＳA2とを比較し、比較の結果ＳC0を制御回路１０３に出力する。
制御回路１０３は、ｎビットのデータＤn-1 〜Ｄ0 からなる変換結果電圧ＤOUT を出力する。
【００７３】
上述した逐次比較型ＡＤＣでは、制御回路１０３によって、ｎビットの出力データＤn-1 〜Ｄ0 の最上位（ＭＳＢ）から最下位（ＬＳＢ）まで順次設定して、ＤＡＣ１００によって制御回路１０３から出力されるｎビットのデータがアナログ信号ＳA2に変換される。コンパレータ１０２によって、サンプリングホールド回路１０１の出力信号ＳA1とＤＡＣ１００の出力信号ＳA2とが順次比較される。制御回路１０３によって、コンパレータ１０２の比較結果に基づき、サンプリングホールド回路１０１の出力信号ＳA1にもっともレベルの近い信号ＳA2に対応するデータを入力アナログ信号ＶINに応じた変換結果ＤOUT として出力する。
【００７４】
このような逐次比較型ＡＤＣは、その変換精度が主に制御回路１０３の出力データＤn-1 〜Ｄ0 をアナログ信号ＳA2に変換するＤＡＣの精度に依存する。通常、ＤＡＣは抵抗分圧型の回路を用いるので、その変換精度は分圧用抵抗素子の精度によって決定される。このため、ビット数の多いＤＡＣを構成するために、分圧用抵抗素子の数が大きくなり、これらの抵抗素子の誤差が大きくなるので、従来の逐次比較型ＡＤＣの最大出力ビット数ｎが限られている。本実施形態のＡＤＣでは、ビット数が大きく、且つ変換精度の高いＤＡＣが使用されるので、高精度のＡＤＣを実現できる。
【００７５】
【発明の効果】
以上説明したように、本発明のディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路によれば、入力データを上位ビットグループと下位ビットグループとに分けてそれぞれ変換を行う２段階変換方式を用いることによって、分圧用抵抗素子の数を低減しながら、高分解能のディジタル／アナログ変換を実現でき、レイアウト面積を低減できる。
また、本発明によれば、上記ビットグループのデータが連続した値を持って切り換わったとき、二つのバッファ回路の入力信号のうち片側のみが切り換わる回路構成を有するので、二つのバッファ回路の入力信号が同時に切り換わる従来のディジタル／アナログ変換回路に比べて、バッファ回路のオフセット電圧の誤差による影響を低減でき、高精度のディジタル／アナログ変換回路を実現可能である。
本発明によれば、下位変換回路において抵抗素子及びスイッチング素子をそれぞれ行列上に配置させ、一列のスイッチング素子を追加することによって、下位変換回路及び下位ビットデコーダの構成を簡素化できる。また、二つのバッファ回路の出力信号をスイッチング素子により切り換えて下位変換回路に入力することによって、下位変換回路の抵抗素子を流れる電流の方向を一定に保持でき、下位ビットデコーダを簡素化できる。
また、それぞれのバッファ回路の入力側にスイッチング素子を設け、入出力側のスイッチング素子を帰還ループの中に組み込むことによって、出力信号の切り換えスイッチング素子のオン抵抗による下位変換回路の基準電圧の誤差を低減でき、変換精度の向上が図れる。
さらに、本発明のディジタル／アナログ変換回路を逐次比較型アナログ／ディジタル変換回路に用いることで、高精度かつ高分解能のアナログ／ディジタル変換回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態のディジタル／アナログ変換回路を構成する下位変換回路の一構成例を示す回路図である。
【図３】第１の実施形態のディジタル／アナログ変換回路の変換特性を示すグラフである。
【図４】本発明に係るディジタル／アナログ変換回路の第２の実施形態を示す回路図である。
【図５】第２の実施形態のディジタル／アナログ変換回路を構成する下位変換回路の一構成例を示す回路図である。
【図６】本発明に係るディジタル／アナログ変換回路の第３の実施形態を示す回路図である。
【図７】本発明に係るアナログ／ディジタル変換回路の一実施形態を示す回路図である。
【図８】従来のディジタル／アナログ変換回路の一例を示す回路図である。
【図９】従来のディジタル／アナログ変換回路の変換特性を示すグラフである。
【符号の説明】
１０…上位変換回路、
２０，２０ａ，２０ｂ，２０ｃ…下位変換回路、
２２，２４−０，２４−１…スイッチアレイ、
３０…上位ビットデコーダ、
４０，４０ａ…下位ビット変換回路、
５０，５０ａ…バッファ切り替え回路、
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３…バッファアンプ。
【発明の属する技術分野】
本発明は、ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路に関し、特に高分解能の変換特性が求められるディジタル／アナログ変換回路及びアナログ／ディジタル変換回路に関するものである。
【０００２】
【従来の技術】
入力データに応じたアナログ信号、例えば、電圧信号を出力するディジタル／アナログ変換回路（ＤＡＣ）において、入力データを上位ビットグループと下位ビットグループに分けて、上位ビットグループのデータに応じて基準電圧を分圧し、その分圧電圧をさらに下位データグループのデータに応じて細分圧して、得られた分圧電圧を変換結果として出力する２段階式のディジタル／アナログ変換回路がある。
【０００３】
図８は、このようなＤＡＣの一例を示す回路図である。ここでは、例えば、８ビットの入力データをアナログ信号に変換するＤＡＣを例示している。図示のように、このＤＡＣは、上位変換回路１０ｒ、下位変換回路２０ｒ、上位ビットデコーダ３０ｒ、下位ビットデコーダ４０ｒ及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３によって構成されている。
【０００４】
図示のように、上位変換回路１０ｒは、基準電圧ＶＲＴとＶＲＢの入力端子の間に直列に接続されている１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 及びスイッチング素子ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15 によって構成されている。それぞれの抵抗素子の両側にタップＴＰ0 ，ＴＰ1 ，…，ＴＰ16が設けられている。スイッチング素子ＳＷA0，ＳＷA1，…，ＳＷA15 はそれぞれタップＴＰ0 ，ＴＰ1 ，…，ＴＰ15とノードＮＤ2 との間に接続され、スイッチング素子ＳＷB0，ＳＷB1，…，ＳＷB15 はそれぞれタップＴＰ1 ，ＴＰ2 ，…，ＴＰ16とノードＮＤ1 との間に接続されている。なお、ノードＮＤ1 とノードＮＤ2 は、それぞれバッファアンプＡＭＰ１とＡＭＰ２の正の入力端子“＋”に接続されている。
【０００５】
スイッチング素子ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15 はそれぞれ上位ビットデコーダ３０ｒによって制御される。例えば、上位ビットデコーダ３０ｒに入力される上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４は“００００”のとき、上位ビットデコーダ３０ｒの制御によって、スイッチング素子ＳＷA0とＳＷB0がオンし、他のスイッチング素子が全てオフする。このため、タップＴＰ0 の電圧がスイッチング素子ＳＷA0を介してバッファアンプＡＭＰ２に入力され、タップＴＰ1 の電圧がスイッチング素子ＳＷB0を介してバッファアンプＡＭＰ１に入力される。上位ビットデコーダ３０ｒの入力データが“０００１”のとき、上位ビットデコーダ３０ｒの制御により、スイッチング素子ＳＷA1とＳＷB1がオンし、他のスイッチング素子が全てオフする。このため、タップＴＰ1 の電圧がスイッチング素子ＳＷA1を介してバッファアンプＡＭＰ２に入力され、タップＴＰ2 の電圧がスイッチング素子ＳＷB1を介してバッファアンプＡＭＰ１に入力される。
【０００６】
バッファアンプＡＭＰ１及びＡＭＰ２の出力信号は、それぞれ下位基準電圧ＶＲＴＦ，ＶＲＢＦとして、下位変換回路２０ｒに供給される。
図示のように、下位変換回路２０ｒは、下位基準電圧ＶＲＴＦとＶＲＢＦの入力端子間に直列に接続されている１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 及びスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 によって構成されている。抵抗素子Ｒf0，Ｒf1，Ｒf2…，Ｒf13 ，Ｒf14 の両端にそれぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が設けられている。
【０００７】
スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，…，ＴＦ14，ＴＦ15と変換結果ＶOUT1の出力端子ＮＤ3 との間に接続されている。
スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれ下位ビットデコーダ４０ｒによって制御される。例えば、下位ビットデコーダ４０ｒに入力される下位４ビットのデータＤ３，Ｄ２，Ｄ１，Ｄ０が“００００”のとき、下位ビットデコーダ４０ｒの制御により、スイッチング素子ＳＷF0がオンし、他のスイッチング素子が全てオフする。このため、タップＴＦ0 の電圧が変換結果ＶOUT1として出力される。下位ビットデコーダ４０ｒの入力データが“０００１”のとき、下位ビットデコーダ４０ｒの制御により、スイッチング素子ＳＷF1がオンし、他のスイッチング素子が全てオフする。このため、タップＴＦ1 の電圧が変換結果ＶOUT1として出力される。
さらに、必要があれば、変換結果ＶOUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2として出力される。
【０００８】
上述した構成を有するＤＡＣによって、上位変換回路１０ｒによって基準電圧ＶＲＴ，ＶＲＢが分圧され、入力データの上位ビットに応じて分圧電圧が選択され、下位変換回路２０ｒの基準電圧ＶＲＴＦ，ＶＲＢＦとして下位変換回路に供給される。下位変換回路２０ｒにおいて、入力される基準電圧ＶＲＴＦ，ＶＲＢＦをさらに細分圧される。そして、入力データの下位ビットに応じて下位変換回路２０ｒの分圧電圧が選択され、変換結果ＶOUT1として出力される。このように２段階の変換動作により、１段階のＤＡＣに比べて分圧用抵抗素子の数を低減でき、高分解能のＤＡＣを実現できる。例えば、１２ビットのＤＡＣを実現する場合、１段階のＤＡＣでは分圧用抵抗素子を４０９６（２12）個必要である。これに対して、２段階のＤＡＣの場合、分圧用抵抗素子をわずか１２８個（２6 ×２）必要であり、分圧用抵抗素子の数を大幅に低減され、回路面積の低減を実現でき、高分解能のＤＡＣを容易に実現可能である。
【０００９】
【発明が解決しようとする課題】
ところで、上述した２段階のＤＡＣでは、上位ビットデコーダ４０ｒの入力データが切り換わったとき、バッファアンプＡＭＰ１，ＡＭＰ２両方の入力電圧が同時に切り換わる。このため、これらのバッファアンプのオフセット電圧差ΔＶが大きい場合、上位ビットの切り換わりポイントでビット欠けが発生する場合がある。図９は、バッファアンプのオフセット電圧差によってビット欠けが生じた場合のＤＡＣの変換特性を示している。図示のように、上位ビットデータの切り換わりポイントにおいて、出力される変換結果ＶOUT1がオフセット電圧差に応じて変動するので、変換結果に誤差が発生する場合があるという不利益がある。
【００１０】
このため、高分解能のＤＡＣを設計する場合に、バッファアンプを構成するオペアンプのオフセット電圧を細かく調整する必要があり、オフセットの調整（トリミング）ができない集積回路では高精度のＤＡＣを実現することが困難である。このように、従来の２段階のＤＡＣでは、分解能がバッファアンプのオフセットの差によって決定され、高分解能の特性を容易に実現できなかった。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、２段階変換式のＤＡＣにおいて、バッファアンプのオフセットの差による変換誤差を低減でき、高分解能の変換特性を実現できるディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル／アナログ変換回路は、複数ビットのデータを入力し、当該入力データを上位ビットグループと下位ビットグループの２つのグループとに分けて変換処理を行い、上記入力データに応じたアナログ信号を出力するディジタル／アナログ変換回路であって、上記上位ビットグループに応じた第１の変換信号が入力される第１のバッファ回路と、上記上位ビットグループに応じた第２の変換信号が入力される第２のバッファ回路と、基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から上記第１の変換信号を出力し、他端側から上記第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の分圧電圧を変換結果として出力する第２の変換回路とを有し、上記第２の変換回路は、ｍ行ｎ列（ｍ，ｎは自然数）を有する行列状に配置され、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記第１のバッファ回路の出力端子側を一端側とし、上記第２のバッファ回路の出力端子側を他端側として、上記第１行から第ｍ行までの各行の抵抗素子の上記一端側に接続されているｍ行のスイッチング素子と、上記第ｍ行の各抵抗素子の上記他端側に接続されている第（ｍ＋１）行目のスイッチング素子と、一方の端子が上記各行のスイッチング素子に共通に接続され、他方の端子が上記変換結果の出力端子に接続されている（ｍ＋１）個の行選択スイッチング素子とを有する。
【００１７】
また、本発明では、好適には、上記下位ビットグループのデータに応じて、上記ｎ列のスイッチング素子から一列を選択し、当該選択された列の各スイッチング素子をオンさせ、上記上位ビットグループの最下位ビットのデータ及び上記下位ビットグループのデータに応じて、上記第１行から第ｍ行の行選択スイッチング素子から一つを選択してオンさせ、または上記第２行から第ｍ＋１行の行選択スイッチング素子から一つを選択してオンさせる下位ビットデコーダを有する。
【００１８】
また、本発明では、好適には、上記第１のバッファ回路は、正の入力端子が上記第１の変換回路の奇数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第１の入力端子に接続されている第１の差動増幅回路と、上記第２のバッファ回路は、正の入力端子が上記第１の変換回路の偶数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第２の入力端子に接続されている第２の差動増幅回路とを有する。
【００１９】
また、本発明では、好適には、上記第１のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第１のスイッチング素子と、上記第１のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第２のスイッチング素子と、上記第２のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第３のスイッチング素子と、上記第２のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第４のスイッチング素子と、上記上位ビットデコーダに入力される上記上位グループの最下位ビットのデータに応じて、上記第１〜第４のスイッチング素子を制御するバッファ切り換え回路とを有する。
【００２０】
また、本発明では、好適には、上記第１のバッファ回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第５のスイッチング素子と、上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第６のスイッチング素子と、上記第２のバッファ回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第７のスイッチング素子と、上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第８のスイッチング素子とをさらに有する。
【００２１】
さらに、本発明のアナログ／ディジタル変換回路は、入力アナログ信号に応じたｎ（ｎは自然数である）ビットのディジタル信号を出力するアナログ／ディジタル変換回路であって、上記アナログ信号を所定のタイミングでサンプルして、サンプル結果を保持する保持回路と、入力されるｎビットのデータをアナログ信号に変換するディジタル／アナログ変換回路と、上記ディジタル／アナログ変換回路の出力信号と上記保持回路の保持信号とを比較する比較回路と、最上位から最下位に向かって順次所定値に設定したｎビットのデータを出力し、それぞれの設定値における上記比較回路の比較結果に応じて、上記ｎビットのデータの最上位から最下位まで順次設定する制御回路とを有し、上記ディジタル／アナログ変換回路は、上記ｎビットの入力データを上位ビットグループと下位ビットグループの２つのグループに分けて、基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から第１の変換信号を出力し、他端側から第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、上記第１の変換信号が入力される第１のバッファ回路と、上記第２の変換信号が入力される第２のバッファ回路と、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の端子電圧を変換結果として出力する第２の変換回路とを有する。
【００２２】
本発明によれば、複数ビットの入力データを上位ビットグループと下位ビットグループとに分けて、上位ビットグループ及び下位ビットグループのデータに応じてそれぞれ変換処理を行ういわゆる２段階式ディジタル／アナログ変換回路において、基準電圧を直列に接続されている複数の抵抗素子によって分圧され、奇数番目の抵抗素子の一端がそれぞれスイッチング素子を介して第１のバッファ回路の入力端子に接続され、偶数番目の抵抗素子の一端がそれぞれスイッチング素子を介して第２のバッファ回路の入力端子に接続される。上位ビットデコーダは、上位ビットグループのデータに応じて、複数の抵抗素子から一つを選択する。当該選択された抵抗素子の両端に接続されているスイッチング素子がオン状態に制御され、当該選択抵抗素子の両端の電圧を第１と第２の変換電圧としてそれぞれ第１と第２のバッファ回路に入力される。上位ビットデータが連続して変化した場合、前回選択した抵抗素子に隣接する抵抗素子が選択され、これらの抵抗素子の接続中点に接続されているスイッチング素子がオン状態のままに保持され、前回選択した抵抗素子の他方の端子に接続されているスイッチング素子がオフ状態に制御され、代わりに今回選択された抵抗素子の他方の端子に接続されているスイッチング素子がオン状態に制御される。このような制御によって、上位ビットグループのデータが連続した値を持って切り換わったとき、第１と第２のバッファ回路に入力される変換電圧のうち、何れか一方が変化せず、他方が切り換わるので、第１と第２のバッファ回路のオフセット電圧の誤差による変換特性の非線形誤差を抑制でき、上位ビットデータの切り換えによる変換誤差を低減できる。
【００２３】
第１と第２のバッファ回路の出力電圧をそれぞれ下位基準電圧として下位変換回路に入力され、複数の直列接続の抵抗素子により下位基準電圧が分圧され、下位ビットグループのデータに応じて、何れかの抵抗素子の端子電圧を変換結果として選択されて出力される。さらに、当該下位変換回路の抵抗素子を行列上に配置され、それぞれの抵抗素子にスイッチング素子が設けられている。下位ビットデコーダにより、それぞれ行及び列のスイッチング素子が選択され、オン状態に設定されるので、選択された抵抗素子の分圧電圧が出力される。このような構成を有する下位変換回路を用いることにより、下位ビットデコーダの構成を簡素化できる。さらに、第１及び第２のバッファ回路の出力信号をスイッチング素子により切り換えて下位変換回路に入力することによって、下位変換回路の抵抗素子を流れる電流の方向を一定に保持することができ、下位ビットデコーダ及び下位変換回路の構成を簡素化でき、高精度かつ高分解能のディジタル／アナログ変換回路を実現できる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るディジタル／アナログ変換回路（ＤＡＣ）の第１の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる下位変換回路２０、上位ビットデコーダ３０、下位ビットデコーダ４０、バッファアンプＡＭＰ１，ＡＭＰ２及びＡＭＰ３からなる電圧出力回路（ボルテージフォロワ）によって構成されている。
【００２５】
なお、図１は８ビットのＤＡＣを例示している。上位変換回路１０は上位４ビットに応じて、基準電圧ＶＲＴとＶＲＢを分圧して下位４ビット変換用の基準電圧（以下、下位基準電圧という）ＶＲＴＦとＶＲＢＦを発生する。下位変換回路２０は、下位４ビットのデータに応じて下位基準電圧ＶＲＴＦとＶＲＢＦをさらに細分圧する。このような２段階の変換処理によって、入力される８ビットのデータの値に応じた電圧信号が得られる。
【００２６】
以下、本実施形態のＤＡＣのそれぞれの構成部分について説明する。
まず、上位変換回路１０は、入力されるハイ側の基準電圧ＶＲＴとロー側の基準電圧ＶＲＢを受け、８ビットの入力データの内、上位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４に応じて、下位基準電圧ＶＲＴＦ及びＶＲＢＦを出力する。
【００２７】
図示のように、上位変換回路１０において、１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 が直列に接続され、それぞれの抵抗素子の間の接続点にタップＴＰc1，ＴＰc2，ＴＰC3，…，ＴＰc13 ，ＴＰc14 ，ＴＰc15 が設けられている。さらに、ロー側基準電圧ＶＲＢの入力端子にタップＴＰ0 が設けられ、ハイ側基準電圧ＶＲＴの入力端子にタップＴＰ16が設けられている。
それぞれのタップに、１７個のスイッチング素子ＳＷc0，ＳＷc1，ＳＷc2，ＳＷC3，…，ＳＷc13 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 が接続されている。なお、これらのスイッチング素子は２つのグループに分けられ、奇数番目のスイッチング素子ＳＷc1，ＳＷc3，…，ＳＷc13 ，ＳＷc15 は、バッファアンプＡＭＰ１の入力端子に接続され、偶数番目のスイッチング素子ＳＷc0，ＳＷc2，…，ＳＷc14 ，ＳＷc16 は、バッファアンプＡＭＰ２の入力端子に接続されている。
【００２８】
バッファアンプＡＭＰ１及びＡＭＰ２は、例えば、差動増幅回路によって構成され、それぞれの差動増幅回路の負の入力端子“−”がその出力端子に接続され、ボルテージフォロワが構成されている。このため、正の入力端子“＋”に入力された電圧とほぼ同じレベルの電圧が出力端子に出力される。バッファアンプＡＭＰ１によって、ハイ側の下位基準電圧ＶＲＴＦが供給され、バッファアンプＡＭＰ２によって、ロー側の下位基準電圧ＶＲＢＦが供給される。
【００２９】
次に、下位変換回路２０は、バッファアンプＡＭＰ１及びＡＭＰ２から入力されるハイ側の下位基準電圧ＶＲＴＦとロー側の下位基準電圧ＶＲＢＦを受け、直列に接続されている１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 によって下位基準電圧を分圧し、８ビットの入力データの内、下位４ビットＤ３，Ｄ２，Ｄ１，Ｄ０に応じて何れかの分圧電圧を選択して、変換電圧ＶOUT1を出力する。
【００３０】
バッファアンプＡＭＰ１とＡＭＰ２の出力端子の間に１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 が直列に接続されている。これらの抵抗素子の間の接続点にそれぞれタップＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が設けられている。さらに、抵抗素子Ｒf0とバッファアンプＡＭＰ２の出力端子との接続点にタップＴＦ0 が設けられ、抵抗素子Ｒf15 とバッファアンプＡＭＰ１の出力端子との接続点にタップＴＦ16が設けられている。それぞれのタップに１７個のスイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 が接続されている。これらのスイッチング素子が共通に接続され、その接続点から変換電圧ＶOUT1が出力される。
さらに、必要があれば、変換電圧ＶOUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2として出力される。
【００３１】
なお、上位変換回路１０及び下位変換回路２０を構成する各スイッチング素子は、例えば、一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構成されたアナログスイッチである。
【００３２】
以下、図１を参照しつつ、本実施形態のＤＡＣの動作について説明する。ここで、図１に示すＤＡＣにおいて、入力コードと出力電圧は、表１に示す対応関係を有するものと仮定する。表１において、Ｖt はハイ側の基準電圧、即ち、図１のＶＲＴの電圧、Ｖb はロー側の基準電圧、即ち、図１のＶＲＢの電圧を示す。表１に示すように、入力コードが“００００００００”の場合、ロー側の基準電圧Ｖb が変換の結果として出力され、一方入力コードが“１１１１１１１１”の場合、ハイ側の基準電圧Ｖt よりΔＶLSB 分低い電圧が変換電圧として出力される。ここで、ΔＶLSB は下位ビット（ＬＳＢ）が“０”から“１”に変化したときの出力電圧の変化量を示す値である。ｎビットＤＡＣの場合、ΔＶLSB は次式によって与えられる。
【００３３】
【数１】
ΔＶLSB ＝（Ｖt −Ｖb ）／２n …（１）
【００３４】
【表１】
上位ビットデコーダ３０は、入力される上位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４の値に応じて、スイッチング素子ＳＷC0，ＳＷc1，ＳＷc2，ＳＷC3，…，ＳＷc1 3 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 のオン／オフを制御する制御信号を出力する。表２は、入力コードと上位ビット選択スイッチ（即ち、スイッチング素子ＳＷC0〜ＳＷc16 ）のオン／オフの関係を示している。
【００３６】
表２に示すように、入力データに応じて隣り合う一対のスイッチング素子が選択され、オン状態に保持され、それ以外のスイッチング素子がオフする。例えば、図１に示す例では、上位４ビットのデータが“００００”の場合、スイッチング素子ＳＷC0とＳＷC1がオンし、他のスイッチング素子がオフする。このため、抵抗素子Ｒc0の両側のタップＴＰ0 とＴＰ1 の電圧がそれぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。
【００３７】
【表２】
バッファアンプＡＭＰ１とＡＭＰ２の出力信号ＶＲＴＦ及びＶＲＢＦをそれぞれハイ側の下位基準電圧及びロー側の下位基準電圧として下位変換回路２０に供給される。このとき、下位変換回路２０の抵抗素子を流れる電流の方向は、バッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かう方向となる。下位変換回路２０において、下位ビットデコーダ４０からの制御信号に応じて、スイッチング素子ＳＷA16 を除き、スイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 の内何れか一つが選択され、オン状態に保持される。このため、オンするスイッチング素子によりタップＴＦ0 〜ＴＦ15の何れかの電圧が変換電圧結果ＶOUT1として出力される。
【００３９】
次に、例えば、上位４ビットのデータが“００００”から“０００１”に変わったとき、上位変換回路１０において、上位４ビットのデータに応じて、抵抗素子Ｒc1の両端の電圧が選択される。このとき、上位ビットデコーダ３０からの制御信号に応じて、スイッチング素子ＳＷc1とＳＷC2がオンし、それ以外のスイッチング素子がオフし、タップＴＰ1 の電圧がバッファアンプＡＭＰ１に入力され、タップＴＰ2 の電圧がバッファアンプＡＭＰ２に入力される。即ち、この場合に、バッファアンプＡＭＰ１の出力電圧ＶＲＴＦは、ロー側の下位基準電圧となり、バッファアンプＡＭＰ２の出力電圧ＶＲＢＦは、ハイ側の下位基準電圧となる。このとき、下位変換回路２０の抵抗素子を流れる電流の方向は、上位データが“００００”のときと反対であり、バッファアンプＡＭＰ２の出力端子からバッファアンプＡＭＰ１の出力端子に向かって流れる。
【００４０】
この場合、下位ビットデコーダ４０からの制御信号に応じて、スイッチング素子ＳＷA0を除き、スイッチング素子ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 のうち何れか一つが選択され、オン状態に保持される。このため、オンするスイッチング素子によりタップＴＦ1 〜ＴＦ16の何れかの電圧が変換電圧ＶOUT1として出力される。
【００４１】
なお、下位ビットデコーダ４０は、上位ビットデコーダの入力データに応じて、スイッチング素子ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 を選択する制御信号を切り換える必要がある。例えば、バッファアンプＡＭＰ１の出力電圧がハイ側下位基準電圧で、バッファアンプＡＭＰ２の出力電圧がロー側下位基準電圧である場合、即ち、バッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かって電流が流れる場合、下位ビットデコーダ４０において、入力データが“００００”から“１１１１”に変化するに従って、スイッチング素子ＳＷA16 を除き、スイッチング素子ＳＷA0からＳＷA15 まで順次オンさせる制御信号が出力される。逆に、バッファアンプＡＭＰ１の出力電圧がロー側下位基準電圧で、バッファアンプＡＭＰ２の出力電圧がハイ側下位基準電圧である場合、即ち、バッファアンプＡＭＰ２の出力端子からバッファアンプＡＭＰ１の出力端子に向かって電流が流れる場合、下位ビットデコーダ４０において、入力データが“００００”から“１１１１”に変化するに従って、スイッチング素子ＳＷA0を除き、スイッチング素子ＳＷA16 からＳＷA1まで順次オンさせる制御信号が出力される。
【００４２】
このように、上位ビットデコーダ３０に入力される上位４ビットのデータに応じて、下位変換回路２０の抵抗素子を流れる電流の方向が異なるので、下位ビットデコーダ４０は、上記ビットデコーダ３０の制御に応じて制御を切り換える。このため、図１に示すように、上位ビットデコーダ３０から制御信号ＳC が出力され、下位ビットデコーダ４０は、当該制御信号ＳC に応じてスイッチング素子のオン／オフを制御する。また、下位変換回路２０の抵抗素子を流れる電流の方向は、上位４ビットのデータのうち、最下位ビット（Ｄ４）のみに関係するので、下位ビットデコーダ４０は上位ビットデコーダ３０からの制御信号ＳC の代わりに、上位４ビットの最下位ビットＤ４を入力し、それに応じてスイッチング素子を制御することも可能である。
【００４３】
図２は、下位変換回路の他の構成例を示す回路図である。図示のように、この下位変換回路２０ａは、アレイ状に配置されている複数の抵抗素子とそれぞれの抵抗素子に設けられているスイッチング素子によって構成されている。なお、図示のように各スイッチング素子は、それぞれＣＭＯＳトランジスタからなるアナログスイッチによって構成されている。
【００４４】
図２に示す下位変換回路２０ａは４ビットの下位ビットデータに応じて、バッファアンプＡＭＰ１及びＡＭＰ２によって供給される下位基準電圧ＶＲＦＴとＶＲＢＴの差分を分圧して、変換電圧ＶOUT1を出力する。
図示のように、１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33が４行４列の行列状に配置されている。抵抗素子Ｒ00〜Ｒ03は、下位基準電圧ＶＲＢＦの入力端子とノードＮＤ10の間に直列に接続され、抵抗素子Ｒ10〜Ｒ13は、ノードＮＤ10とＮＤ11の間に直列に接続され、抵抗素子Ｒ20〜Ｒ23は、ノードＮＤ11とＮＤ12の間に直列に接続され、さらに抵抗素子Ｒ30〜Ｒ33は、ノードＮＤ12とＮＤ13の間に直列に接続されている。なお、ノードＮＤ13は、下位基準電圧ＶＲＴＦの入力端子に接続されている。
【００４５】
図２に示すように、各抵抗素子にＲ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33にそれぞれスイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一端が接続されている。各行に配置されているスイッチング素子の他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ02及びＮＤ03に共通に接続されている。さらに、ノードＮＤ00と出力端子ＴOUT の間にスイッチング素子ＳＷ０が接続され、ノードＮＤ01と出力端子ＴOUT の間にスイッチング素子ＳＷ１が接続され、ノードＮＤ02と出力端子ＴOUT の間にスイッチング素子ＳＷ２が接続され、ノードＮＤ03と出力端子ＴOUT の間にスイッチング素子ＳＷ３が接続されている。
【００４６】
さらに、下位変換回路２０ａにおいて、スイッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34によって構成されているスイッチアレイ２２が設けられている。スイッチアレイ２２において、スイッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34がそれぞれノードＮＤ10，ＮＤ11，ＮＤ12，ＮＤ13とノードＮＤ04との間に接続されている。また、ノードＮＤ04と出力端子ＴOUT の間にスイッチング素子ＳＷ４が接続されている。
【００４７】
上述したように構成された下位変換回路２０ａにおいて、各スイッチング素子は、下位ビットデコーダ４０からの制御信号に応じてそれぞれのオン／オフが制御される。各列に配置されているスイッチング素子は、同じ一対の制御信号によって制御される。例えば、スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，ＳＷ03及びＳＷ04は、ともに下位ビットデコーダ４０によって出力されている一対の制御信号Ｄ２０，ＸＤ２０によって制御される。なお、制御信号Ｄ２０，ＸＤ２０は互いに論理反転レベルを持つ制御信号である。例えば、制御信号Ｄ２０がハイレベル、制御信号ＸＤ２０がローレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が全てオンし、逆に制御信号Ｄ２０がローレベル、制御信号ＸＤ２０がハイレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が全てオフする。
スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３及びＳＷ４は、それぞれ異なる制御信号対によって制御される。例えば、スイッチング素子ＳＷ０は、制御信号Ｄ１０，ＸＤ１０によって制御され、スイッチング素子ＳＷ４は、制御信号Ｄ１４，ＸＤ１４によって制御される。
【００４８】
上位ビットデコーダ３０に入力される最下位ビット、即ち、ビットＤ４に応じて、スイッチング素子ＳＷ０とＳＷ４の何れかが非選択状態に設定される。例えば、ビットＤ４が“０”のとき下位基準電圧ＶＲＴＦがＶＲＢＦより高いレベルに保持されている。このとき、スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３からなるスイッチアレイ２４−０が下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング素子ＳＷ４が非選択状態に保持される。一方、ビットＤ４が“１”のとき下位基準電圧ＶＲＢＦがＶＲＴＦより高いレベルに保持されている。このとき、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４からなるスイッチアレイ２４−１が下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング素子ＳＷ０が非選択状態に保持される。
【００４９】
本実施形態のディジタル／アナログ変換回路において、上位ビットデコーダ３０に入力される上位ビットのデータが連続して変化したとき、それに応じてスイッチング素子が切り換わるが、バッファアンプＡＭＰ１，ＡＭＰ２への入力信号のうち、一つのみが変わる。例えば、上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が“００００”のとき、スイッチング素子ＳＷC0とＳＷc1がオンし、タップＴＰ0 とＴＰ1 の電圧信号がそれぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が“００００”から“０００１”に変化したとき、スイッチング素子ＳＷC0がオフし、スイッチング素子ＳＷC2がオンする。このとき、バッファアンプＡＭＰ１にタップＴＰ1 の電圧が入力され、バッファアンプＡＭＰ２にタップＴＰ2 の電圧が入力される。即ち、上位４ビットのデータが“００００”から“０００１”に変わったとき、バッファアンプＡＭＰ１の入力信号が変化せず、バッファアンプＡＭＰ２の入力信号のみ変化する。
【００５０】
上位ビットの変化に応じて、バッファアンプＡＭＰ１，ＡＭＰ２のうち、何れか一つのみの入力信号が切り換わり、２つのバッファアンプの入力信号が同時に切り換わることが回避されるので、バッファアンプＡＭＰ１，ＡＭＰ２のオフセット電圧の差が大きい場合でも、入力データが切り換わることによって生じる変換特性の非線型性を抑制され、変換精度を改善できる。
【００５１】
なお、このように２つのバッファアンプの入力信号を交互に切り換えることによって、バッファアンプＢＵＦ１とＢＵＦ２から出力される下位基準電圧ＶＲＴＦ，ＶＲＢＦの電圧差が変化し、下位変換回路２０の抵抗素子を流れる電流の方向が変化するので、下位ビットデコーダ４０によって、上位４ビットのうちその最下位のデータＤ４に応じて、選択するスイッチング素子を適宜制御するので、下位ビットのデータに応じて、正しい変換結果を出力することができる。さらに、図２に示すような下位変換回路２０ａを使用することによって、下位変換回路２０ａの構成を簡素化でき、しかも、下位ビットデコーダ４０による制御を簡略化できる。
【００５２】
図３は、本実施形態のディジタル／アナログ変換回路の変換特性の一例を示すグラフである。図３において、横軸は入力データ、縦軸は出力電圧レベルをそれぞれ示している。
【００５３】
図３においてＢＰ１，ＢＰ２及びＢＰ３は、それぞれ上位ビットのデータの切り換わり点を示している。さらに、ＢＰ２における拡大図が示されている。図示のように、上位ビットのデータの切り換わりによって、出力電圧が変化するが、上述したように、２つのバッファアンプのうち１つのバッファアンプの入力信号のみが切り換わり、もう一つのバッファアンプの入力信号が変化しない。このため、バッファアンプのオフセットの影響が低減され、入力データの切り換わり点での微分直線性誤差が低減される。
【００５４】
第２実施形態
図４は本発明に係るディジタル／アナログ変換回路の第２の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチング素子からなる下位変換回路２０ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０ａ、バッファ切り替え回路５０及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロワによって構成されている。
【００５５】
なお、本実施形態のＤＡＣにおいては、上位変換回路１０及び上位ビットデコーダ３０は、図１に示す第１の実施形態のそれぞれの部分回路とほぼ同じ構成を有する。本実施形態において、バッファアンプＡＭＰ１，ＡＭＰ２の出力信号をそれぞれスイッチング素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２によって切り換えて下位変換回路２０ｂに供給する。下位変換回路２０ｂは、第１の実施形態の下位変換回路２０に比べて、スイッチング素子ＳＷA16 が省略され、回路構成が簡素化される。図示のように、本実施形態の下位変換回路２０ｂは、直列に接続されている１６個の抵抗素子Ｒf0〜Ｒf15 及び１６個のスイッチング素子ＳＷF0〜ＳＷF15 によって構成されている。
【００５６】
バッファ切り替え回路５０は、スイッチング素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２を制御するための制御信号を出力する。例えば、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より高い場合、バッファ切り替え回路５０の制御によって、スイッチング素子ＳＥ１，ＳＥ２がオンし、スイッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力電圧が下位基準電圧ＶＲＢＦとして出力される。一方、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より低い場合、バッファ切り替え回路５０の制御によって、スイッチング素子ＸＳＥ１，ＸＳＥ２がオンし、スイッチング素子ＳＥ１，ＳＥ２がオフするので、バッファアンプＡＭＰ２の出力電圧が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＢＦとして出力される。
このため、下位変換回路２０ｂに入力される下位基準電圧ＶＲＴＦは、常にＶＲＢＦより高い電圧である。即ち、下位変換回路２０ｂにおいて、抵抗素子を流れる電流の方向は、常にバッファアンプＡＭＰ１の出力端子からバッファアンプＡＭＰ２の出力端子に向かう方向となる。
【００５７】
下位ビットデコーダ４０ａは、上位ビットデコーダ３０の入力データにかかわらず、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０に応じてスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を選択する。
例えば、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０が“００００”から“１１１１”に順次変化する場合、下位ビットデコーダ４０ａは、スイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を順次選択してオンさせるように制御信号を出力する。
【００５８】
以下、図４を参照しながら、本実施形態のＤＡＣの動作について説明する。
まず、例えば、上位ビットデコーダ３０に入力される上位４ビットのデータを“００００”とすると、上位４ビットデコーダ３０からの制御信号によって、上位変換回路１０においてスイッチング素子ＳＷC0とＳＷC1がオンし、他のスイッチング素子がオフする。これによって、抵抗素子ＲC0の両方の端子電圧、即ち、タップＴＰ0 ，ＴＰ1 の電圧がそれぞれスイッチング素子ＳＷC0とＳＷC1を通してバッファアンプＡＭＰ２，ＡＭＰ１に入力される。このとき、バッファ切り替え回路５０の制御によって、スイッチング素子ＳＥ１とＳＥ２がオンし、スイッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＢＦとして出力される。
【００５９】
次に、上位ビットデコーダ３０に入力される上位４ビットのデータを“０００１”とすると、上位４ビットデコーダ３０からの制御信号によって、上位変換回路１０においてスイッチング素子ＳＷC1とＳＷC2がオンし、他のスイッチング素子がオフする。これによって、抵抗素子ＲC1の両方の端子電圧、即ち、タップＴＰ1 ，ＴＰ2 の電圧がそれぞれスイッチング素子ＳＷC1とＳＷC2を通してバッファアンプＡＭＰ１，ＡＭＰ２に入力される。このとき、バッファ切り替え回路５０の制御によって、スイッチング素子ＸＳＥ１とＸＳＥ２がオンし、スイッチング素子ＳＥ１，ＳＥ２がオフするので、バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲＢＦとして出力され、バッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＴＦとして出力される。
【００６０】
上述したように、バッファ切り替え回路５０の制御によって、下位基準電圧ＶＲＴＦがハイ側基準電圧、下位基準電圧ＶＲＢＦがロー側基準電圧として下位変換回路２０ｂに供給される。このため、下位変換回路２０ｂの抵抗素子を流れる電流の方向が常に一定である。
下位変換回路２０ｂにおいて、下位ビットデコーダ４０ａからの制御信号に応じて、スイッチング素子ＳＷF0〜ＳＷF15 のうち何れか一つがオンするように制御されるので、これに応じて下位ビットデータに応じた変換電圧がＶOUT1が出力される。
【００６１】
図５は、本実施形態の下位変換回路の他の構成例を示す回路図である。図示のように、この下位変換回路２０ｃは、行列状に配置されている複数の抵抗素子及びそれぞれの抵抗素子に設けられているスイッチング素子によって構成されている。それぞれのスイッチング素子は、例えば、ＣＭＯＳトランジスタからなるアナログスイッチによって構成されている。
【００６２】
なお、図５に示す下位変換回路２０ｃは、例えば、バッファアンプＡＭＰ１とＡＭＰ２によって出力される下位基準電圧ＶＲＴＦとＶＲＴＢを１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33によって分圧し、４ビットの下位ビットデータに応じて、何れかの分圧電圧を選択して変換電圧ＶOUT1として出力する。
図示のように、行列状に配置されている１６個の抵抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33は直列に接続されている。各抵抗素子間の接続点に図示しないタップがそれぞれ設けられ、スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一方の端子がそれぞれタップに接続され、他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03に接続されている。さらに、ノードＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03と下位変換回路２０ｃの出力端子ＴOUT との間にスイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３がそれぞれ接続されている。
【００６３】
スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33及びＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３はそれぞれ下位ビットデコーダ４０ａからの制御信号によって制御される。このため、下位ビットデータＤ３，Ｄ２，Ｄ１，Ｄ０に応じ何れかのタップ電圧が選択されて、変換電圧ＶOUT1として出力される。
【００６４】
上述したように、本実施形態のＤＡＣによれば、バッファ切り替え回路５０によって、バッファアンプＡＭＰ１とＡＭＰ２の出力信号が切り替えられ、下位基準電圧ＶＲＴＦがＶＲＢＦより常に高い電圧に保持される。このため、下位変換回路２０ｂ（または２０ｃ）及び下位ビットデコーダ４０ａそれぞれの回路構成を簡素化でき、バッファアンプＡＭＰ１とＡＭＰ２のオフセット電圧の誤差に依存せずに高精度かつ高分解能のＤＡＣを実現できる。
【００６５】
第３実施形態
図６は本発明に係るディジタル／アナログ変換回路の第３の実施形態を示す回路図である。
図示のように、本実施形態のＤＡＣは、図４に示す第２の実施形態とほぼ同じように、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチからなる上位変換回路１０、直列に接続されている複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続されている複数のスイッチからなる下位変換回路２０ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０ａ、バッファ切り替え回路５０ｂ及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロワによって構成されている。
【００６６】
本実施形態のＤＡＣにおいて、上位変換回路１０、下位変換回路２０ｂ、上位ビットデコーダ３０及び下位ビットデコーダ４０ａは図４に示す第２の実施形態のそれぞれの部分回路とほぼ同じ構成を有する。図６に示すように、本実施形態のバッファアンプＡＭＰ１，ＡＭＰ２の負の入力側及び出力側にそれぞれスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４が設けられている。
【００６７】
バッファアンプＡＭＰ１の出力端子スイッチング素子ＳＥ１，ＸＳＥ１が接続され、その反転入力端子“−”には、スイッチング素子ＳＥ３，ＸＳＥ３が接続されている。バッファアンプＡＭＰ２の出力端子スイッチング素子ＳＥ２，ＸＳＥ２が接続され、その反転入力端子“−”には、スイッチング素子ＳＥ４，ＸＳＥ４が接続されている。
スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２，ＸＳＥ２，ＳＥ３，ＸＳＥ３，ＳＥ４，ＸＳＥ４は、それぞれバッファ切り替え回路５０ｂからの制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４によって制御される。
【００６８】
バッファ切り替え回路５０ｂは、例えば、上位ビットデコーダ３０に入力される上位４ビットのデータのうち最下位ビットＤ４に応じて、スイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４を制御する制御信号Ｓ１〜Ｓ４を出力する。
例えば、上記データのうち最下位ビットＤ４が“０”であり、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より高い場合、スイッチング素子ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオンし、ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４がオフするようにバッファ切り替え回路５０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッファアンプＡＭＰ１の出力電圧がハイ側の下位基準電圧ＶＲＴＦとして出力され、バッファアンプＡＭＰ２の出力電圧がロー側の下位基準電圧ＶＲＢＦとして出力される。さらに、バッファアンプＡＭＰ１の出力信号がスイッチング素子ＳＥ１，ＳＥ３を通して、バッファアンプＡＭＰ１の反転入力端子“−”に帰還され、バッファアンプＡＭＰ２の出力信号がスイッチング素子ＳＥ２，ＳＥ４を通して、バッファアンプＡＭＰ２の反転入力端子“−”に帰還される。
【００６９】
一方、上記データのうち最下位ビットＤ４が“１”であり、バッファアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電圧より低い場合、スイッチング素子ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４がオンし、ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオフするようにバッファ切り替え回路５０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッファアンプＡＭＰ１の出力電圧がロー側の下位基準電圧ＶＲＢＦとして出力され、バッファアンプＡＭＰ２の出力電圧がハイ側の下位基準電圧ＶＲＴＦとして出力される。さらに、バッファアンプＡＭＰ１の出力信号がスイッチング素子ＸＳＥ１，ＸＳＥ３を通して、バッファアンプＡＭＰ１の反転入力端子“−”に帰還され、バッファアンプＡＭＰ２の出力信号がスイッチング素子ＸＳＥ２，ＸＳＥ４を通して、バッファアンプＡＭＰ２の反転入力端子“−”に帰還される。
【００７０】
上述したように、本実施形態において、バッファアンプＡＭＰ１，ＡＭＰ２のそれぞれの帰還ループの中にスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４がそれぞれ設けられている。これによって、スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２及びＸＳＥ２のオン抵抗によるバッファアンプＡＭＰ１とＡＭＰ２の出力電圧の劣化を回避でき、より高精度なディジタル／アナログ変換を実現できる。
【００７１】
第４実施形態
図７は本発明にの第４の実施形態を示す回路図である。図示のように、本実施形態は本発明のディジタル／アナログ変換回路を用いて構成されている逐次比較型アナログ／ディジタル変換回路の一構成例を示している。
図示のように、本実施形態の逐次比較型アナログ／ディジタル変換回路（ＡＤＣ）は、ＤＡＣ１００、サンプリングホールド回路（Ｓ／Ｈ）１０１、コンパレータ１０２及び制御回路１０３によって構成されている。
【００７２】
サンプリングホールド回路１０１は、入力されるアナログ信号ＶINを所定の変換タイミングでサンプルして、サンプルした電圧を保持する。
コンパレータ１０２は、サンプリングホールド回路１０１によって保持したアナログ信号ＳA1とＤＡＣ１００により出力されたアナログ信号ＳA2とを比較し、比較の結果ＳC0を制御回路１０３に出力する。
制御回路１０３は、ｎビットのデータＤn-1 〜Ｄ0 からなる変換結果電圧ＤOUT を出力する。
【００７３】
上述した逐次比較型ＡＤＣでは、制御回路１０３によって、ｎビットの出力データＤn-1 〜Ｄ0 の最上位（ＭＳＢ）から最下位（ＬＳＢ）まで順次設定して、ＤＡＣ１００によって制御回路１０３から出力されるｎビットのデータがアナログ信号ＳA2に変換される。コンパレータ１０２によって、サンプリングホールド回路１０１の出力信号ＳA1とＤＡＣ１００の出力信号ＳA2とが順次比較される。制御回路１０３によって、コンパレータ１０２の比較結果に基づき、サンプリングホールド回路１０１の出力信号ＳA1にもっともレベルの近い信号ＳA2に対応するデータを入力アナログ信号ＶINに応じた変換結果ＤOUT として出力する。
【００７４】
このような逐次比較型ＡＤＣは、その変換精度が主に制御回路１０３の出力データＤn-1 〜Ｄ0 をアナログ信号ＳA2に変換するＤＡＣの精度に依存する。通常、ＤＡＣは抵抗分圧型の回路を用いるので、その変換精度は分圧用抵抗素子の精度によって決定される。このため、ビット数の多いＤＡＣを構成するために、分圧用抵抗素子の数が大きくなり、これらの抵抗素子の誤差が大きくなるので、従来の逐次比較型ＡＤＣの最大出力ビット数ｎが限られている。本実施形態のＡＤＣでは、ビット数が大きく、且つ変換精度の高いＤＡＣが使用されるので、高精度のＡＤＣを実現できる。
【００７５】
【発明の効果】
以上説明したように、本発明のディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路によれば、入力データを上位ビットグループと下位ビットグループとに分けてそれぞれ変換を行う２段階変換方式を用いることによって、分圧用抵抗素子の数を低減しながら、高分解能のディジタル／アナログ変換を実現でき、レイアウト面積を低減できる。
また、本発明によれば、上記ビットグループのデータが連続した値を持って切り換わったとき、二つのバッファ回路の入力信号のうち片側のみが切り換わる回路構成を有するので、二つのバッファ回路の入力信号が同時に切り換わる従来のディジタル／アナログ変換回路に比べて、バッファ回路のオフセット電圧の誤差による影響を低減でき、高精度のディジタル／アナログ変換回路を実現可能である。
本発明によれば、下位変換回路において抵抗素子及びスイッチング素子をそれぞれ行列上に配置させ、一列のスイッチング素子を追加することによって、下位変換回路及び下位ビットデコーダの構成を簡素化できる。また、二つのバッファ回路の出力信号をスイッチング素子により切り換えて下位変換回路に入力することによって、下位変換回路の抵抗素子を流れる電流の方向を一定に保持でき、下位ビットデコーダを簡素化できる。
また、それぞれのバッファ回路の入力側にスイッチング素子を設け、入出力側のスイッチング素子を帰還ループの中に組み込むことによって、出力信号の切り換えスイッチング素子のオン抵抗による下位変換回路の基準電圧の誤差を低減でき、変換精度の向上が図れる。
さらに、本発明のディジタル／アナログ変換回路を逐次比較型アナログ／ディジタル変換回路に用いることで、高精度かつ高分解能のアナログ／ディジタル変換回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態のディジタル／アナログ変換回路を構成する下位変換回路の一構成例を示す回路図である。
【図３】第１の実施形態のディジタル／アナログ変換回路の変換特性を示すグラフである。
【図４】本発明に係るディジタル／アナログ変換回路の第２の実施形態を示す回路図である。
【図５】第２の実施形態のディジタル／アナログ変換回路を構成する下位変換回路の一構成例を示す回路図である。
【図６】本発明に係るディジタル／アナログ変換回路の第３の実施形態を示す回路図である。
【図７】本発明に係るアナログ／ディジタル変換回路の一実施形態を示す回路図である。
【図８】従来のディジタル／アナログ変換回路の一例を示す回路図である。
【図９】従来のディジタル／アナログ変換回路の変換特性を示すグラフである。
【符号の説明】
１０…上位変換回路、
２０，２０ａ，２０ｂ，２０ｃ…下位変換回路、
２２，２４−０，２４−１…スイッチアレイ、
３０…上位ビットデコーダ、
４０，４０ａ…下位ビット変換回路、
５０，５０ａ…バッファ切り替え回路、
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３…バッファアンプ。
Claims (6)
- 複数ビットのデータを入力し、当該入力データを上位ビットグループと下位ビットグループの２つのグループとに分けて変換処理を行い、上記入力データに応じたアナログ信号を出力するディジタル／アナログ変換回路であって、
上記上位ビットグループに応じた第１の変換信号が入力される第１のバッファ回路と、
上記上位ビットグループに応じた第２の変換信号が入力される第２のバッファ回路と、
基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から上記第１の変換信号を出力し、他端側から上記第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、
上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の分圧電圧を変換結果として出力する第２の変換回路とを有し、
上記第２の変換回路は、ｍ行ｎ列（ｍ，ｎは自然数）を有する行列状に配置され、上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、
上記第１のバッファ回路の出力端子側を一端側とし、上記第２のバッファ回路の出力端子側を他端側として、上記第１行から第ｍ行までの各行の抵抗素子の上記一端側に接続されているｍ行のスイッチング素子と、
上記第ｍ行の各抵抗素子の上記他端側に接続されている第（ｍ＋１）行目のスイッチング素子と、
一方の端子が上記各行のスイッチング素子に共通に接続され、他方の端子が上記変換結果の出力端子に接続されている（ｍ＋１）個の行選択スイッチング素子とを有する、
ことを特徴とするディジタル／アナログ変換回路。 - 上記下位ビットグループのデータに応じて、上記ｎ列のスイッチング素子から一列を選択し、当該選択された列の各スイッチング素子をオンさせ、
上記上位ビットグループの最下位ビットのデータ及び上記下位ビットグループのデータに応じて、上記第１行から第ｍ行の行選択スイッチング素子から一つを選択してオンさせ、または上記第２行から第ｍ＋１行の行選択スイッチング素子から一つを選択してオンさせる下位ビットデコーダを
有する請求項１記載のディジタル／アナログ変換回路。 - 複数ビットのデータを入力し、当該入力データを上位ビットグループと下位ビットグループの２つのグループとに分けて変換処理を行い、上記入力データに応じたアナログ信号を出力するディジタル／アナログ変換回路であって、
上記上位ビットグループに応じた第１の変換信号が入力される第１のバッファ回路と、
上記上位ビットグループに応じた第２の変換信号が入力される第２のバッファ回路と、
基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から上記第１の変換信号を出力し、他端側から上記第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、
上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の分圧電圧を変換結果として出力する第２の変換回路と、
上記第１のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第１のスイッチング素子と、
上記第１のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第２のスイッチング素子と、
上記第２のバッファ回路の出力端子と上記第２の変換回路の第１の入力端子間に接続されている第３のスイッチング素子と、
上記第２のバッファ回路の出力端子と上記第２の変換回路の第２の入力端子間に接続されている第４のスイッチング素子と、
上記上位ビットデコーダに入力される上記上位グループの最下位ビットのデータに応じて、上記第１〜第４のスイッチング素子を制御するバッファ切り換え回路とを有する
ことを特徴とするディジタル／アナログ変換回路。 - 上記第１のバッファ回路は、正の入力端子が上記第１の変換回路の奇数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第１の入力端子に接続されている第１の差動増幅回路であり、
上記第２のバッファ回路は、正の入力端子が上記第１の変換回路の偶数番目の各スイッチング素子に接続され、負の入力端子が出力端子に接続され、当該出力端子が上記第２の変換回路の第２の入力端子に接続されている第２の差動増幅回路であって、
上記第１の差動増幅回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第５のスイッチング素子と、
上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第６のスイッチング素子と、
上記第２のバッファ回路において、上記負の入力端子と上記第２の変換回路の上記第１の入力端子との間に接続されている第７のスイッチング素子と、
上記負の入力端子と上記第２の変換回路の上記第２の入力端子との間に接続されている第８のスイッチング素子とをさらに有する
請求項３記載のディジタル／アナログ変換回路。 - 上記バッファ切り換え回路は、上記上位ビットデコーダに入力される上記上位グループの最下位ビットのデータに応じて、さらに上記第５〜第８のスイッチング素子を制御する
請求項４記載のディジタル／アナログ変換回路。 - 入力アナログ信号に応じたｎ（ｎは自然数である）ビットのディジタル信号を出力するアナログ／ディジタル変換回路であって、
上記アナログ信号を所定のタイミングでサンプルして、サンプル結果を保持する保持回路と、
入力されるｎビットのデータをアナログ信号に変換するディジタル／アナログ変換回路と、
上記ディジタル／アナログ変換回路の出力信号と上記保持回路の保持信号とを比較する比較回路と、
最上位から最下位に向かって順次所定値に設定したｎビットのデータを出力し、それぞれの設定値における上記比較回路の比較結果に応じて、上記ｎビットのデータの最上位から最下位まで順次設定する制御回路と
を有し、
上記ディジタル／アナログ変換回路は、上記ｎビットの入力データを上位ビットグループと下位ビットグループの２つのグループに分けて、
基準電圧源側を一端側として直列に接続され、上記基準電圧を分圧して、それぞれ一端側から第１の変換信号を出力し、他端側から第２の変換信号を出力する複数の抵抗素子と、上記上位ビットグループのデータに応じて、上記複数の抵抗素子のうちの一つの抵抗素子による上記第１の変換信号と第２の変換信号を選択して、各々の変換信号を上記第１及び第２のバッファ回路に入力させ、かつ、上記上位ビットグループのデータ値が連続した値として切り換わったとき、前回に選択された第１及び第２の変換信号の何れか一方のみを、前回に選択されたものとは異なる変換信号に切り換えて、上記第１または第２バッファ回路に入力させる第１の変換回路と、
上記第１の変換信号が入力される第１のバッファ回路と、
上記第２の変換信号が入力される第２のバッファ回路と、
上記第１と第２のバッファ回路の出力端子の間に直列に接続されている複数の抵抗素子と、上記下位ビットグループのデータに応じて上記何れかの抵抗素子の端子電圧を変換結果として出力する第２の変換回路と
を有するアナログ／ディジタル変換回路。
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