JP6926546B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、発振器用の回路装置や、液晶パネルの表示ドライバーの回路装置などでは、デジタルデータをアナログ電圧に変換するＤ／Ａ変換回路が用いられる。例えば温度補償型発振器用の回路装置では、周波数制御データのＤ／Ａ変換にＤ／Ａ変換回路が用いられる。或いは、温度検出電圧をＡ／Ｄ変換するＡ／Ｄ変換回路においてＤ／Ａ変換回路が用いられる。このようなＤ／Ａ変換回路の従来技術としては例えば特許文献１に開示される技術がある。特許文献１には、抵抗分圧型Ｄ／Ａ変換回路を用いたデジタル制御発振器が開示されている。

特開２０１６−１３４７３８号公報

特許文献１の従来技術では、その図４に示すように、第１のＤ／Ａ変換器が発生した第１、第２の電圧が第１、第２の演算増幅器に入力され、第１、第２の演算増幅器の出力が第２のＤ／Ａ変換器に入力される構成となっている。このような構成では、第１、第２の演算増幅器のオフセット電圧の違いに起因して、Ｄ／Ａ変換の非直線性誤差が大きくなってしまうことが判明した。このため、Ｄ／Ａ変換の精度が低下し、高精度の温度補償等を実現できないなどの課題があった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、複数の電圧を生成する電圧生成回路と、入力データに基づいて前記複数の電圧から電圧選択を行い、選択電圧として第Ｋの電圧と第Ｌの電圧（Ｋ及びＬは互いに異なる１以上の整数）を出力する電圧選択回路と、前記第Ｋの電圧が入力される第１の演算増幅器と、前記第Ｌの電圧が入力される第２の演算増幅器と、を含み、前記第１、第２の演算増幅器は、チョッパー型の演算増幅器であるＤ／Ａ変換回路に関係する。

本発明の一態様では、複数の電圧が生成され、入力データに基づき複数の電圧から電圧選択が行われることでＤ／Ａ変換が実現される。そして選択電圧として第Ｋ、第Ｌの電圧が出力されて、チョッパー型の第１、第２の演算増幅器に入力される。このように第Ｋ、第Ｌの電圧が入力される演算増幅器として、チョッパー型の第１、第２の演算増幅器を用いれば、第１、第２の演算増幅器の第１、第２の出力電圧として、オフセットキャンセルや低周波数帯域ノイズの低減が行われた電圧を出力できる。従って、オフセット電圧に起因する非直線性誤差等を低減して、Ｄ／Ａ変換の精度を向上できるＤ／Ａ変換回路等の実現が可能になる。

また本発明の一態様では、前記電圧生成回路と前記電圧選択回路とにより構成される第１のＤ／Ａ変換器と、第２のＤ／Ａ変換器と、を含み、前記第１のＤ／Ａ変換器の前記電圧選択回路は、前記入力データの上位側ビットに基づいて電圧選択を行い、前記第２のＤ／Ａ変換器は、前記第１の演算増幅器の第１の出力電圧と前記第２の演算増幅器の第２の出力電圧の間を電圧分割した複数の電圧を生成する第２の電圧生成回路と、前記入力データの下位側ビットに基づいて、前記第２の電圧生成回路からの前記複数の電圧から電圧選択を行う第２の電圧選択回路と、を含んでもよい。

このようにすれば、オフセットキャンセルや低周波数帯域ノイズの低減等が行われた第１、第２の出力電圧を用いて、第２の電圧生成回路により複数の電圧を生成して、下位側ビットに基づく電圧選択を行うことが可能になる。

また本発明の一態様では、前記第２の電圧選択回路の出力電圧が入力される第３の演算増幅器を含み、前記第３の演算増幅器は、チョッパー型の演算増幅器であってもよい。

このようにすれば、第２の電圧選択回路の出力電圧についても、オフセットキャンセルや低周波数帯域ノイズの低減等が可能になる。

また本発明の一態様では、前記電圧生成回路は、高電位側電源電圧と低電位側電源電圧を抵抗分割する第１のラダー抵抗回路と、前記高電位側電源電圧と前記低電位側電源電圧を抵抗分割する第２のラダー抵抗回路を含み、前記電圧選択回路は、前記第１のラダー抵抗回路の複数の分割電圧から選択された電圧を、前記第Ｋの電圧として前記第１の演算増幅器に出力し、前記第２のラダー抵抗回路の複数の分割電圧から選択された電圧を、前記第Ｌの電圧として前記第２の演算増幅器に出力してもよい。

このようにすれば、第１の演算増幅器への第Ｋの電圧の供給と、第２の演算増幅器への第Ｌの電圧の供給を、別個の第１、第２のラダー抵抗回路を用いて行うことが可能になる。

また本発明の一態様では、前記第１のラダー抵抗回路の第ｓ（ｓは１以上の整数）の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給される場合には、前記第２のラダー抵抗回路の第ｔ（ｔは１以上の整数）の分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給され、前記第１のラダー抵抗回路の第ｓ＋１の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給される場合には、前記第２のラダー抵抗回路の前記第ｔの分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給され、前記第１のラダー抵抗回路の前記第ｓ＋１の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給される場合には、前記第２のラダー抵抗回路の第ｔ＋１の分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給されてもよい。

このようにすれば、第１、第２の演算増幅器の両方の接続先が同時に変化してＤ／Ａ変換の特性が悪化してしまうような事態を防止できる。

また本発明の他の態様は、温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理回路と、前記周波数制御データである前記入力データのＤ／Ａ変換を行うと共に、Ｄ／Ａ変換により得られた電圧を平滑化するフィルター回路を有する、上記に記載のＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力電圧と振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振回路と、を含む回路装置に関係する。

このようにすれば、非直線性誤差の小さいＤ／Ａ変換回路を用いて、周波数制御データのＤ／Ａ変換を行うことが可能になり、回路装置の性能向上を実現できる。

また本発明の他の態様では、前記Ｄ／Ａ変換回路は、前記処理回路からｉ＝ｎ＋ｍビットの前記周波数制御データを受けて、前記周波数制御データのｍビットのデータに基づいて前記周波数制御データのｎビットのデータを変調する変調回路を含んでもよい。

このようにすれば、Ｄ／Ａ変換回路に変調回路やフィルター回路を設けるだけで、ｎビットの分解能のＤ／Ａ変換器を用いながら、ｉ＝（ｎ＋ｍ）ビットという高い分解能のＤ／Ａ変換回路を実現できる。

また本発明の一態様では、前記変調回路の変調周波数をｆｍとし、前記チョッパー型の演算増幅器のチョッピング周波数をｆｐとした場合に、ｆｍ＝ｆｐであってもよい。

このようにすれば、変調用のフィルター回路とチョッパー用のフィルター回路を共用することができ、回路装置の小規模化等を図れる。

また本発明の他の態様は、温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理回路と、前記周波数制御データである入力データのＤ／Ａ変換を行うと共に、Ｄ／Ａ変換により得られた電圧を平滑化するフィルター回路を有するＤ／Ａ変換回路と、前記フィルター回路の出力電圧と振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振回路と、を含み、前記Ｄ／Ａ変換回路は、チョッパー型の演算増幅器と、前記処理回路からｉ＝ｎ＋ｍビットの前記周波数制御データを受けて、前記周波数制御データのｍビットのデータに基づいて前記周波数制御データのｎビットのデータを変調する変調回路と、を含み、前記変調回路の変調周波数をｆｍとし、前記チョッパー型の演算増幅器のチョッピング周波数をｆｐとした場合に、ｆｍ＝ｆｐである回路装置に関係する。

本発明の他の態様にすれば、Ｄ／Ａ変換回路に変調回路やフィルター回路を設けるだけで、ｎビットの分解能のＤ／Ａ変換器を用いながら、ｉ＝（ｎ＋ｍ）ビットという高い分解能のＤ／Ａ変換回路を実現できる。そして変調用のフィルター回路とチョッパー用のフィルター回路を共用することができ、回路装置の小規模化等も図れる。

また本発明の他の態様では、前記変調回路の変調周波数をｆｍとし、前記変調回路の変調パターンのうち最も周波数が低い変調パターンの周波数をｆｍｍｉｎ＝ｆｍ／Ｎ（Ｎは２以上の整数）とし、前記フィルター回路のカットオフ周波数をｆｃとした場合に、ｆｃ＜ｆｍｍｉｎであってもよい。

このようにすれば、最も周波数が低い変調パターンによるリップル電圧を、フィルター回路により減衰して、Ｄ／Ａ変換の高精度化等を図れるようになる。

また本発明の他の態様では、前記チョッパー型の演算増幅器のチョッピング周波数をｆｐとした場合に、ｆｃ＜ｆｍｍｉｎ＜ｆｐであってもよい。

このようにすれば、変調によるリップル電圧とチョッピングによるリップル電圧をフィルター回路を用いて適切に減衰することが可能になる。

また本発明の他の態様は、上記に記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の他の態様は、上記に記載のＤ／Ａ変換回路を含む電子機器に関係する。

また本発明の他の態様は、上記に記載のＤ／Ａ変換回路を含む移動体に関係する。

本実施形態のＤ／Ａ変換回路の構成例。 本実施形態のＤ／Ａ変換回路の詳細な構成例。 上位側のＤ／Ａ変換器、下位側のＤ／Ａ変換器の構成例。 演算増幅器のオフセット電圧の説明図。 チョッパー型の演算増幅器の構成例。 Ｄ／Ａ変換の非直線性誤差についての説明図。 チョッパーの変調、復調についての説明図。 レールトゥーレール方式の演算増幅器の構成例。 レールトゥーレール方式のチョッパー型の演算増幅器の構成例。 電圧選択回路の構成例。 電圧選択回路の詳細な構成例。 電圧生成回路に２つのラダー抵抗回路を設けた構成における電圧選択手法の説明図。 電圧生成回路に２つのラダー抵抗回路を設けた構成における電圧選択手法の説明図。 電圧生成回路に２つのラダー抵抗回路を設けた構成における電圧選択手法の説明図。 本実施形態の回路装置の構成例。 ＰＷＭ変調の説明図。 ＰＷＭ変調の説明図。 ＰＷＭ変調の説明図。 ＰＷＭの変調パターンの説明図。 ローパスフィルターの周波数特性の例。 チョッピングモードがオフの場合の動作説明図。 チョッピングモードがオンの場合の動作説明図。 本実施形態の発振器の構成例。 本実施形態の電子機器の構成例。 本実施形態の移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．Ｄ／Ａ変換回路の構成
図１に本実施形態のＤ／Ａ変換回路８０の構成例を示す。Ｄ／Ａ変換回路８０は、電圧生成回路３０、電圧選択回路４０、演算増幅器ＯＰＡ、ＯＰＢ（第１、第２の演算増幅器）を含む。なおＤ／Ａ変換回路８０は図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電圧生成回路３０は、複数の電圧Ｖ１〜Ｖｊ（ｊは２以上の整数）を生成する。電圧生成回路３０は、電源間（ＶＤＤＡ、ＶＳＳ間）に直列に接続された複数の抵抗を有し、これらの複数の抵抗により電圧分割された電圧をＶ１〜Ｖｊとして出力する。これらの電圧Ｖ１〜Ｖｊは電源間の電圧を例えば等分割した電圧である。但し、電圧Ｖ１〜Ｖｊは、液晶パネル等の表示パネルでの画像表示のための階調電圧であってもよく、この場合には、電圧Ｖ１〜Ｖｊは表示パネルの階調特性に応じた電圧になる。

電圧選択回路４０は、入力データＤＩに基づいて、電圧Ｖ１〜Ｖｊから電圧選択を行い、選択電圧として電圧ＶＫ（第Ｋの電圧）と電圧ＶＬ（第Ｌの電圧。Ｋ及びＬは互いに異なる１以上の整数）を出力する。具体的には電圧選択回路４０は、電圧生成回路３０からの電圧Ｖ１〜Ｖｊと入力データＤＩに基づいて、電圧Ｖ１〜Ｖｊの中から入力データＤＩに対応する電圧を、電圧ＶＫ、ＶＬとして出力する。例えば電圧選択回路４０は、入力データＤＩをデコードするデコーダーを有しており、電圧選択回路４０は、デコーダーからの制御信号に基づいて、電圧Ｖ１〜Ｖｊの中から入力データＤＩに対応する電圧を、電圧ＶＫ、ＶＬとして選択して出力する。電圧ＶＫ、ＶＬは、例えば電圧Ｖ１〜Ｖｊのうちの隣合う電圧（分割電圧）である。例えばＶＫが電圧Ｖ１〜Ｖｊの隣合う電圧の一方の電圧である場合には、ＶＬは他方の電圧である。例えばＶＫが隣合うＶ１、Ｖ２の一方の電圧である場合に、ＶＬは他方の電圧であり、例えばＶＫ＝Ｖ１、ＶＬ＝Ｖ２である。ＶＫが隣合うＶ３、Ｖ４の一方の電圧である場合に、ＶＬは他方の電圧であり、例えばＶＫ＝Ｖ３、ＶＬ＝Ｖ４である。他の電圧Ｖ５〜Ｖｊについても同様である。

演算増幅器ＯＰＡ（第１の演算増幅器）は、電圧選択回路４０から電圧ＶＫが入力され、電圧ＶＸを出力する。演算増幅器ＯＰＡは例えばボルテージフォロワー接続となっており、電圧ＶＫに対応する電圧をＶＸとして出力する。演算増幅器ＯＰＢ（第２の演算増幅器）は、電圧選択回路４０から電圧ＶＬが入力され、電圧ＶＹを出力する。演算増幅器ＯＰＢは例えばボルテージフォロワー接続となっており、電圧ＶＬに対応する電圧をＶＹとして出力する。

そして本実施形態では演算増幅器ＯＰＡ、ＯＰＢがチョッパー型の演算増幅器になっている。チョッパー型の演算増幅器（チョッパー・スタビライズド・アンプ）は、チョッピング周波数ｆｐでチョッピング動作を行う演算増幅器である。チョッパー型の演算増幅器では、ＤＣの入力信号がチョッピングの変調によりＡＣの入力信号に変換されて演算増幅器に入力される。そして演算増幅器のＡＣの出力信号がフィルター回路により平滑化されてＤＣの信号に戻される。

具体的には、第１、第２の入力信号が、変調用のチョッパー回路により変調されて、演算増幅器の増幅段（入力差動段）に入力される。図１の演算増幅器ＯＰＡでは、第１の入力信号は電圧ＶＫの信号であり、第２の入力信号はＯＰＡの出力端子からのフィードバック信号である。演算増幅器ＯＰＢでは、第１の入力信号は電圧ＶＬの信号であり、第２の入力信号はＯＰＢの出力端子からのフィードバック信号である。そして増幅段の第１、第２の出力信号が、復調用のチョッパー回路により復調されて、出力段（出力差動段）に入力されて、出力段から例えばシングルエンドの信号（ＶＸ、ＶＹの信号）が出力される。このように演算増幅器ＯＰＡ、ＯＰＢとしてチョッパー型の演算増幅器を用いることで、オフセット電圧をキャンセルできる。これにより後述の図６で説明するようにＤ／Ａ変換の非直線性誤差を低減できる。またフリッカーノイズ等の低周波数帯域ノイズを低減できる。

例えば図１において、演算増幅器ＯＰＡのオフセット電圧が正極性及び負極性の一方の極性であり、演算増幅器ＯＰＢのオフセット電圧が他方の極性である場合に、Ｄ／Ａ変換の非直線性誤差が大きくなってしまう。この点、図１では演算増幅器ＯＰＡ、ＯＰＢの両方をチョッパー型の演算増幅器にしている。従って、演算増幅器のオフセット電圧を原因とするＤ／Ａ変換の非直線性誤差の悪化を抑制できる。

図２に本実施形態のＤ／Ａ変換回路８０の詳細な構成例を示す。図２のＤ／Ａ変換回路８０は、Ｄ／Ａ変換器ＤＡＣＡ、ＤＡＣＢ（第１、第２のＤ／Ａ変換器）を含む。ＤＡＣＡは、図１で説明したように電圧生成回路３０と電圧選択回路４０により構成される。ＤＡＣＢは、電圧生成回路４６と電圧選択回路４８により構成される。

例えばＤＡＣＡの電圧選択回路４０は、入力データＤＩの上位側ビットに基づいて電圧選択を行う。具体的には電圧選択回路４０は、電圧生成回路３０からの電圧Ｖ１〜Ｖｊと入力データＤＩの上位ｑビット（ｑは１以上の整数）に基づいて、電圧Ｖ１〜Ｖｊの中から上位ｑビットに対応する電圧を、ＶＫ、ＶＬとして出力する。

ＤＡＣＢの電圧生成回路４６（第２の電圧生成回路）は、演算増幅器ＯＰＡ、ＯＰＢの出力電圧ＶＸ、ＶＹ（第１、第２の出力電圧）の間を電圧分割した複数の電圧Ｖ１〜Ｖｌを生成する。例えば電圧生成回路４６は、演算増幅器ＯＰＡの出力電圧ＶＸのノードと演算増幅器ＯＰＢの出力電圧ＶＹのノードの間に直列に接続された複数の抵抗を有し、これらの複数の抵抗により電圧分割された電圧を、電圧Ｖ１〜Ｖｌとして出力する。これらの電圧Ｖ１〜ＶｌはＶＸ、ＶＹの間の電圧を例えば等分割した電圧である。

そしてＤＡＣＢの電圧選択回路４８（第２の電圧選択回路）は、入力データＤＩの下位側ビットに基づいて電圧選択を行う。具体的には電圧選択回路４８は、電圧生成回路４６からの電圧Ｖ１〜Ｖｌと入力データＤＩの下位ｐビット（ｐは１以上の整数）に基づいて、電圧Ｖ１〜Ｖｌの中から下位ｐビットに対応する電圧を、ＶＭとして出力する。

演算増幅器ＯＰＣ（第３の演算増幅器）は、ＤＡＣＢの電圧選択回路４８からの電圧ＶＭが入力され、電圧ＶＤＡを出力する。この電圧ＶＤＡの信号はフィルター回路１２０に入力され、フィルター回路１２０により平滑化された電圧ＶＱの信号が、フィルター回路１２０から出力される。フィルター回路１２０としてはローパスフィルターを用いることができる。

例えば演算増幅器ＯＰＣはボルテージフォロワーの接続となっており、電圧ＶＭに対応する電圧をＶＤＡとして出力する。この演算増幅器ＯＰＣとしては、例えばチョッパー型の演算増幅器を用いることができる。例えばチョッピング周波数ｆｐでチョッピング動作を行うチョッパー型の演算増幅器を用いることができる。但し演算増幅器ＯＰＣとして、チョッパー型ではない通常型の演算増幅器を用いてもよい。

なお図１の電圧ＶＸ、ＶＹからＤ／Ａ変換結果の電圧ＶＤＡを生成する回路は、図２のような電圧生成回路４６、電圧選択回路４８等により構成される回路（Ｄ／Ａ変換器）には限定されない。例えば抵抗分割ではなく、キャパシターを用いた電荷再分配方式等の種々のＤ／Ａ変換方式で電圧ＶＤＡを生成してもよい。

図３にＤＡＣＡ、ＤＡＣＢの詳細な構成例を示す。図３に示すように、Ｄ／Ａ変換回路８０は、上位側のＤ／Ａ変換器ＤＡＣＡと、下位側のＤ／Ａ変換器ＤＡＣＢと、ボルテージフォロワー接続された演算増幅器ＯＰＡ、ＯＰＢ、ＯＰＣ（オペアンプ）を含む。

上位側のＤＡＣＡは、ＶＤＤＡのノードとＶＳＳのノードとの間に直列接続された複数の抵抗ＲＡ１〜ＲＡＮを含む。また上位側のＤＡＣＡは、これらの抵抗ＲＡ１〜ＲＡＮによる電圧分割ノードに一端が接続される複数のスイッチ素子ＳＡ１〜ＳＡＮ＋１と、入力データＤＩの上位ｑビットのデータに基づいて、スイッチ素子ＳＡ１〜ＳＡＮ＋１をオン又オフにするスイッチ制御信号を生成するデコーダー１０４（スイッチ制御回路）を含む。

上位側のＤＡＣＡは、複数の抵抗ＲＡ１〜ＲＡＮのうち上位ｑビットのデータにより特定される抵抗の両端の分割電圧のうち、一方の分割電圧を演算増幅器ＯＰＡの非反転入力端子に出力し、他方の分割電圧を演算増幅器ＯＰＢの非反転入力端子に出力する。これにより、当該一方の電圧が、ボルテージフォロワー接続された演算増幅器ＯＰＡによりインピーダンス変換されて、電圧ＶＸとして下位側のＤＡＣＢに供給される。また当該他方の電圧が、ボルテージフォロワー接続された演算増幅器ＯＰＢによりインピーダンス変換されて、電圧ＶＹとして下位側のＤＡＣＢに供給される。

例えば上位ｑビットのデータにより抵抗ＲＡ１が特定された場合には、抵抗ＲＡ１の両端の分割電圧のうち、高電位側の分割電圧Ｖｊが、オンになったスイッチ素子ＳＡ１を介して、電圧ＶＫとして演算増幅器ＯＰＡに供給される。また低電位側の分割電圧Ｖｊ−１が、オンになったスイッチ素子ＳＡ２を介して、電圧ＶＬとして演算増幅器ＯＰＢに供給される。上位ｑビットのデータにより抵抗ＲＡ２が特定された場合には、抵抗ＲＡ２の両端の分割電圧のうち、低電位側の分割電圧Ｖｊ−２が、オンになったスイッチ素子ＳＡ３を介して、電圧ＶＫとして演算増幅器ＯＰＡに供給される。また高電位側の分割電圧Ｖｊ−１が、オンになったスイッチ素子ＳＡ２を介して、電圧ＶＬとして演算増幅器ＯＰＢに供給される。そして演算増幅器ＯＰＡ、ＯＰＢは、上位側のＤＡＣＡから供給された電圧ＶＫ、ＶＬをインピーダンス変換した電圧ＶＸ、ＶＹを、下位側のＤＡＣＢに供給する。

下位側のＤＡＣＢは、電圧ＶＸのノードと電圧ＶＹのノードとの間に直列接続された複数の抵抗ＲＢ１〜ＲＢＭを含む。また下位側のＤＡＣＢは、これらの抵抗ＲＢ１〜ＲＢＭによる電圧分割ノードに一端が接続される複数のスイッチ素子ＳＢ１〜ＳＢＭ＋１と、入力データＤＩの下位ｐビットのデータに基づいて、スイッチ素子ＳＢ１〜ＳＢＭ＋１をオン又オフにするスイッチ制御信号を生成するデコーダー１０６（スイッチ制御回路）を含む。

そして下位側のＤＡＣＢは、抵抗ＲＢ１〜ＲＢＭによる複数の分割電圧のうち、下位ｐビットのデータにより選択された１つの分割電圧を、選択された電圧ＶＭとして、オンになったスイッチ素子を介して、ボルテージフォロワー接続された演算増幅器ＯＰＣの非反転入力端子に出力する。そして演算増幅器ＯＰＣは、電圧ＶＭをインピーダンス変換した電圧をＶＤＡとして出力する。

次に、チョッパー型の演算増幅器の詳細について説明する。図４は通常型の演算増幅器ＯＰをボルテージフォロワー接続した例である。このような接続構成では、演算増幅器ＯＰの差動対のトランジスターの僅かな特性差（しきい値電圧のミスマッチ）に起因してオフセット電圧ＶＦが発生する。即ち、演算増幅器ＯＰをボルテージフォロワー接続することで、理想的には仮想接地により出力電圧ＶＯＵＴは入力電圧ＶＩＮに等しくなるが、オフセット電圧ＶＦが存在すると、ＶＯＵＴ＝ＶＩＮ＋ＶＦになってしまう。このようにＶＯＵＴ＝ＶＩＮ＋ＶＦになると、後述の図６で説明するように、Ｄ／Ａ変換の非直線性誤差が大きくなってしまい、例えばデジタル制御温度補償型水晶発振器（ＤＴＣＸＯ）等の発振器に適用した場合に、周波数ホッピング等の問題が発生してしまう。

図５はチョッパー型の演算増幅器ＯＰＨの構成例である。演算増幅器ＯＰＨはボルテージフォロワー接続されている。具体的には演算増幅器ＯＰＨの非反転入力端子側のノードＮ１には入力電圧ＶＩＮの信号が入力され、反転入力端子側のノードＮ２には、出力電圧ＶＯＵＴの信号がフィードバックされて入力される。ノードＮ１、Ｎ２とノードＮ３、Ｎ４の間には、変調用のチョッパー回路ＡＳＷ１（変調回路、スイッチ回路）が設けられる。変調用のチョッパー回路ＡＳＷ１は、アナログのスイッチ素子により構成され、ノードＮ１がノードＮ３に接続されノードＮ２がノードＮ４に接続される第１の状態と、ノードＮ１がノードＮ４に接続されノードＮ２がノードＮ３に接続される第２の状態とを、チョッピング周波数ｆｐの周期で切り替える。この切り替えはチョッピング周波数ｆｐの変調制御信号に基づき行われる。ノードＮ３、Ｎ４は、演算増幅器ＯＰＨの増幅段ＤＦＣ（増幅回路、入力差動段）の非反転入力端子、反転入力端子に接続される。増幅段ＤＦＣでは、図４と同様にオフセット電圧ＶＦが発生する。

演算増幅器ＯＰＨの増幅段ＤＦＣと出力段ＱＳＣ（出力回路）の間には、復調用のチョッパー回路ＡＳＷ２（復調回路、スイッチ回路）が設けられる。具体的には増幅段ＤＦＣの非反転出力端子のノードＮ５、反転出力端子のノードＮ６と、出力段ＱＳＣの非反転入力端子のノードＮ７、反転入力端子のノードＮ８の間に、復調用のチョッパー回路ＡＳＷ２が設けられる。復調用のチョッパー回路ＡＳＷ２は、アナログのスイッチ素子により構成され、ノードＮ５がノードＮ７に接続されノードＮ６がノードＮ８に接続される第１の状態と、ノードＮ５がノードＮ８に接続されノードＮ６がノードＮ７に接続される第２の状態とを、チョッピング周波数ｆｐの周期で切り替える。この切り替えはチョッピング周波数ｆｐの復調制御信号に基づき行われる。そして出力段ＱＳＣの出力電圧ＶＯＵＴの信号が、変調用のチョッパー回路ＡＳＷ１の反転入力端子側のノードＮ２にフィードバックされる。また出力段ＱＳＣの出力電圧ＶＯＵＴの信号はローパスフィルターＬＰＦに入力され、ローパスフィルターＬＰＦにより平滑化された電圧ＬＰＦＯＵＴの信号が出力される。図５に示すように、ローパスフィルターＬＰＦの平滑化により、ＬＰＦＯＵＴ＝ＶＩＮとなり、オフセット電圧ＶＦが除去（低減）された電圧ＬＰＦＯＵＴが出力されるようになる。このようにオフセット電圧ＶＦを除去するオフセットキャンセルが行われることで、Ｄ／Ａ変換の非直線性誤差を低減できるようになる。

図６に、入力データ（入力コード）とＤ／Ａ変換結果の電圧との関係を示すＤ／Ａ変換特性の一例を示す。図６のＡ１は、図１〜図３の演算増幅器ＯＰＡ、ＯＰＢのオフセット電圧がＶＦ＝０Ｖである場合の理想的なＤ／Ａ変換特性である。Ａ２は、演算増幅器ＯＰＡ、ＯＰＢのオフセット電圧ＶＦが共に電圧ＶＯＦ（例えばＶＯＦ＝＋５．５ｍＶ）である場合のＤ／Ａ変換特性である。一方、Ａ３は、例えば演算増幅器ＯＰＡのオフセット電圧がＶＦ＝０Ｖであり、演算増幅器ＯＰＢのオフセット電圧がＶＦ＝ＶＯＦ（例えばＶＯＦ＝＋５．５ｍＶ）である場合のＤ／Ａ変換特性である。Ａ１、Ａ２に示すように演算増幅器ＯＰＡ、ＯＰＢのオフセット電圧ＶＦが同一電圧である場合には、Ｄ／Ａ変換特性の非直線性誤差は少ないが、Ａ３に示すように演算増幅器ＯＰＡ、ＯＰＢのオフセット電圧ＶＦが異なる電圧になってしまうと、非直線性誤差が悪化する。例えば非直線性誤差が１ＬＳＢ以上になるのは望ましくない。そして図１〜図３の演算増幅器ＯＰＡ、ＯＰＢとして、図４のような通常型の演算増幅器ＯＰを用いてしまうと、図６のＡ３に示すように非直線性誤差が非常に悪化する事態が生じるおそれがある。

この点、本実施形態では、図１〜図３の演算増幅器ＯＰＡ、ＯＰＢとして、図５に示すようなチョッパー型の演算増幅器ＯＰＨを用いている。従って、演算増幅器ＯＰＡ、ＯＰＢのオフセット電圧ＶＦを実質的に０Ｖに近づけることが可能になり、図６のＡ３に示すような大きな非直線性誤差が発生するのを防止できるようになる。

図７はチョッパーの変調、復調を説明するための周波数特性図である。図７のＥ１は、Ｄ／Ａ変換回路８０の入力信号（所望信号）であり、その周波数成分はベースバンド帯域（低周波数帯域）に存在する。この入力信号（ＶＩＮ）は、チョッパー回路ＡＳＷ１による変調により、Ｅ２に示すように高周波数帯域に周波数変換（変調）される。即ちチョッピング周波数ｆｐの高調波に対応する周波数に周波数変換される。一方、Ｅ３はフリッカーノイズ等の低周波数帯域に存在するノイズ（不要信号）である。なお熱ノイズは低周波数帯域から高周波数帯域に均等に存在する。

そしてＥ２に示すように高周波数帯域に周波数変換された入力信号の周波数成分は、チョッパー回路ＡＳＷ２による復調により、Ｅ４に示すようにベースバンド帯域に戻される。一方、フリッカーノイズ等の低周波数帯域ノイズは、Ｅ５に示すように高周波数帯域に周波数変換される。従って、例えばカットオフ周波数ｆｃのローパスフィルターＬＰＦによりローパスフィルター処理を行うことで、入力信号を通過させながら、フリッカーノイズ等の低周波数帯域ノイズを低減できるようになる。

このように本実施形態ではＤ／Ａ変換回路８０の演算増幅器として、チョッパー型の演算増幅器（ＯＰＡ、ＯＰＢ、ＯＰＣ）を用いている。このようにすることで、図６で説明したＤ／Ａ変換の非直線性誤差を低減できるようになる。更に図７で説明したように、フリッカーノイズ等の低周波数帯域ノイズを低減できるようになり、Ｄ／Ａ変換の精度向上等を図れるようになる。

例えば図４の通常型の演算増幅器ＯＰにおいても、差動対のトランジスターの面積を増やせば、オフセット電圧ＶＦを小さくできる。しかしながら、オフセット電圧ＶＦを１／２にするには、トランジスターの面積を例えば４倍程度にする必要があり、回路面積が大幅に増加する。この点、図５のチョッパー型の演算増幅器ＯＰＨを用いれば、チョッパー回路ＡＳＷ１、ＡＳＷ２等を設けるだけで、オフセット電圧ＶＦを殆ど０Ｖにすることが可能になり、回路面積の増加を最小限に抑えたオフセットキャンセル（オートゼロ）を実現できるという利点がある。また後述するようにＰＷＭ変調で用いられるローパスフィルターをチョッパー用のローパスフィルターとして共用することで、回路面積の増加を更に抑えることが可能になる。

図８、図９に演算増幅器の詳細な構成例を示す。これらはレールトゥーレール方式の演算増幅器であり、図８はレールトゥーレール方式の通常型の演算増幅器の構成例であり、図９はレールトゥーレール方式のチョッパー型の演算増幅器の構成例である。

図９のチョッパー型の演算増幅器では、図８の構成に加えて、複数のスイッチ素子（ＭＯＳトランジスター）から構成される変調用、復調用のチョッパー回路ＡＳＷ１、ＡＳＷ２が設けられている。即ち、図９のチョッパー型の演算増幅器は、トランジスターＴＣ１〜ＴＣ１８により構成される増幅段ＤＦＣと、トランジスターＴＣ１９、ＴＣ２０により構成される出力段ＱＳＣと、チョッパー回路ＡＳＷ１、ＡＳＷ２を含む。なおＢＰ、ＢＮ、ＢＰ２、ＢＮ２はバイアス電圧である。

変調用のチョッパー回路ＡＳＷ１はスイッチ素子Ｓ１、Ｓ２を含む。スイッチ素子Ｓ１は、入力信号ＮＩＮのノードと、トランジスターＴＣ２、ＴＣ４のゲートのノードＮＡ１及びトランジスターＴＣ３、ＴＣ５のゲートのノードＮＡ２との間に設けられる。スイッチ素子Ｓ２は、入力信号ＰＩＮのノードと、ノードＮＡ１及びＮＡ２との間に設けられる。入力信号ＮＩＮとＰＩＮは差動信号を構成し、図５の例ではＶＯＵＴ、ＶＩＮの信号に相当する。トランジスターＴＣ２とＴＣ３、トランジスターＴＣ４とＴＣ５は、各々、差動対のトランジスターを構成する。そして、これらのスイッチ素子Ｓ１、Ｓ２により、第１の状態（φ１）では、入力信号ＮＩＮが、トランジスターＴＣ２、ＴＣ４のゲートに入力され、入力信号ＰＩＮが、トランジスターＴＣ３、ＴＣ５のゲートに入力される。第２の状態（φ２）では、入力信号ＮＩＮが、トランジスターＴＣ３、ＴＣ５のゲートに入力され、入力信号ＰＩＮが、トランジスターＴＣ２、ＴＣ４のゲートに入力される。これによりチョッパーの変調が実現される。

復調用のチョッパー回路ＡＳＷ２はスイッチ素子Ｓ３、Ｓ４、Ｓ５、Ｓ６を含む。スイッチ素子Ｓ３は、トランジスターＴＣ７、ＴＣ８のゲートのノードＮＡ３とノードＮＡ４との間に設けられる。スイッチ素子Ｓ４は、トランジスターＴＣ１７、ＴＣ１８のゲートのノードＮＡ６とノードＮＡ７との間に設けられる。スイッチ素子Ｓ５は、ノードＮＡ４及びＮＡ５と、出力段ＱＳＣのトランジスターＴＣ１９のゲートのノードＮＡ９との間に設けられる。スイッチ素子Ｓ６は、ノードＮＡ７及びＮＡ８と、出力段ＱＳＣのトランジスターＴＣ２０のゲートのノードＮＡ１０との間に設けられる。

これらのスイッチ素子Ｓ３〜Ｓ６により、第１の状態（φ１）では、ノードＮＡ３がノードＮＡ４に接続され、ノードＮＡ６がノードＮＡ７に接続されると共に、ノードＮＡ５がノードＮＡ９に接続され、ノードＮＡ８がノードＮＡ１０に接続される。第２の状態（φ２）では、ノードＮＡ３がノードＮＡ５に接続され、ノードＮＡ６がノードＮＡ８に接続されると共に、ノードＮＡ４がノードＮＡ９に接続され、ノードＮＡ７がノードＮＡ１０に接続される。これによりチョッパーの復調が実現される。

図９の構成によれば、演算増幅器のレールトゥーレール動作を実現しながら、チョッパーの変調、復調も実現できるようになる。レールトゥーレール動作を行うことで、出力の不感帯を無くすことができ、例えば電源電圧が低い場合にも、演算増幅器の出力振幅を最大限にすることが可能になり、Ｄ／Ａ変換回路の性能を向上できる。

２．電圧選択回路、電圧生成回路
図１０に電圧選択回路４０の構成例を示す。電圧選択回路４０はデコーダー４２を含む。デコーダー４２は、入力データＤＩのデコード処理を行って、制御信号ＳＣ１〜ＳＣｉ（ｉは２以上の整数）を出力する。入力データＤＩはＤ／Ａ変換の対象となるデータである。制御信号ＳＣ１〜ＳＣｉは、電圧選択回路４０のセレクターを構成するトランジスターをオン又はオフにする信号である。デコーダー４２が行うデコード処理は公知の処理であるため、詳細な説明は省略する。

また電圧選択回路４０は、２段以上の複数のセレクターブロックＢＬＡ、ＢＬＢ、ＢＬＣ・・・ＢＬＦを含む。ＢＬＡ・・・ＢＬＦの各セレクターブロックは１又は複数のセレクターにより構成され、各セレクターは、例えばＭＯＳ型のトランジスターにより構成される。そして前段のセレクターブロックが有するセレクターの出力が後段のセレクターブロックが有するセレクターに入力される。具体的には、１段目（前段）のセレクターブロックＢＬＡが有するセレクターの出力が、２段目（後段）のセレクターブロックＢＬＢに入力される。２段目（前段）のセレクターブロックＢＬＢが有するセレクターの出力が、３段目（後段）のセレクターブロックＢＬＣに入力される。最終段のセレクターブロックＢＬＦは、その前段のセレクターブロックが有するセレクターの出力が入力され、電圧選択を行ってＤ／Ａ変換電圧ＶＤＱ（ＶＫ、ＶＬ）を出力する。

１段目のセレクターブロックＢＬＡには、電圧生成回路３０からの電圧Ｖ１〜Ｖｊが入力される。そして最終段のセレクターブロックＢＬＦが、Ｄ／Ａ変換電圧ＶＤＱを出力する。具体的には、電圧選択回路４０は、セレクターブロックＢＬＡ〜ＢＬＦにより、いわゆるトーナメント方式で電圧選択を行って、最終的なＤ／Ａ変換電圧ＶＤＱを出力する。トーナメント方式は、セレクターブロックの各セレクターが制御信号に基づき電圧選択を行うことで、セレクターに入力された複数の電圧の中から１つの電圧が選択され、これによりセレクターに対応するブロックの電圧が順次に勝ち残りで選択されて行く電圧選択方式である。

複数段のセレクターブロックＢＬＡ〜ＢＬＦの各々は複数のトランジスター（例えばＰ型トランジスター、Ｎ型トランジスター）により構成される。具体的には各セレクターブロックＢＬＡ〜ＢＬＦは１又は複数のセレクターを有し、当該セレクターが複数のトランジスターにより構成される。

そして本実施形態では、セレクターブロック（少なくとも最終段のセレクターブロック）を構成する複数のトランジスターのうち、電源ノード（ＶＤＤＡ、ＶＳＳ）から遠い側の第２のトランジスターは、電源ノードから近い側の第１のトランジスターに比べて、低いしきい値電圧に設定されている。具体的には、セレクターブロック（ＢＬＡ〜ＢＬＦ）を構成する複数のトランジスターのうち、高電位側電源ノード（ＶＤＤＡ）から遠い側の第２のＰ型トランジスターは、高電位側電源ノードから近い側の第１のＰ型トランジスターに比べて、低いしきい値電圧に設定されている。また低電位側電源ノード（ＶＳＳ）から遠い側の第２のＮ型トランジスターは、低電位側電源ノードから近い側の第１のＮ型トランジスターのしきい値電圧に比べて、低いしきい値電圧に設定されている。ここで、電源ノードから遠い側のトランジスターとは、電源ノードから近い側のトランジスターに比べて、トラジスターの入力電圧（入力電圧範囲）が、電源電圧から離れた電圧（電源電圧との差が大きい電圧）となるトランジスターである。電源ノードから近い側の第１のトランジスターの入力電圧をＶＩＮ１とし、電源ノードから遠い側の第２のトランジスターを入力電圧ＶＩＮ２とし、電源電圧をＶＰＷＲとした場合に、例えば、｜ＶＰＷＲ−ＶＩＮ２｜＞｜ＶＰＷＲ−ＶＩＮ１｜が成り立つ。

このようにすれば、例えば低消費電力化のために電源電圧を低い電圧にした場合にも、電源ノードから遠い側の第２のトランジスターが低いしきい値電圧に設定されていることで、電圧選択回路４０による適正な電圧選択を実現できる。従って、低消費電力化を図りながらも適正な電圧選択を行ってＤ／Ａ変換電圧ＶＤＱを出力できるようになる。

図１１は電圧選択回路４０の詳細な構成例の説明図である。図１１のＴＡ１３〜ＴＡ２０は、図１０のセレクターブロックＢＬＡのセレクターを構成するトランジスターであり、ＴＢ７〜ＴＢ１０はセレクターブロックＢＬＢのセレクターを構成するトランジスターである。ＴＦ４、ＴＦ５はセレクターブロックＢＬＦのセレクターを構成するトランジスターである。１段目のトランジスターＴＡ１３〜ＴＡ２０は、制御信号ＳＣ１により排他的にオン又はオフになる。例えば図１１では、奇数番目のトランジスターＴＡ１３、ＴＡ１５、ＴＡ１７、ＴＡ１９がオンになっており、偶数番目のトランジスターＴＡ１４、ＴＡ１６、ＴＡ１８、ＴＡ２０がオフになっている。また２段目のトランジスターＴＢ７〜ＴＢ１０は、制御信号ＳＣ２により排他的にオン又はオフになる。例えば図１１では、奇数番目のトランジスターＴＢ７、ＴＢ９がオフになっており、偶数番目のトランジスターＴＢ８、ＴＢ１０がオンになっている。そして最終段のトランジスターＴＦ４、ＴＦ５では、ＴＦ４がオンになっており、ＴＦ５がオフになっている。これにより図１１では、電圧Ｖ１５が選択されて、Ｄ／Ａ変換電圧ＶＤＱ＝Ｖ１５が出力されている。

この場合に、例えばオフになっているトランジスターＴＦ５においても、オフリーク電流ＩＬが流れる。このオフリーク電流ＩＬは、ＶＤＤＡからラダー抵抗回路３３の抵抗（Ｒ２３〜Ｒ１９等）及びオン状態のトランジスターＴＡ１９、ＴＢ１０を介して、オフ状態のトランジスターＴＦ５を流れ、オン状態のトランジスターＴＦ４に流れ込む。そして、このオフリーク電流ＩＬは、オン状態のトランジスターＴＢ８、ＴＡ１５を介して、電圧Ｖ１５のノードに流れ込み、ラダー抵抗回路３３の抵抗（Ｒ１４〜Ｒ１）を介してＶＳＳ側に流れる。

このようにラダー抵抗回路３３を用いた場合には、オフリーク電流ＩＬが存在するため、このオフリーク電流ＩＬによる悪影響を低減する必要がある。このために本実施形態では図１２に示すように、電圧生成回路３０に２つのラダー抵抗回路３１、３２を設けている。

具体的には電圧生成回路３０は、高電位側の電源電圧ＶＤＤＡと低電位側の電源電圧ＶＳＳを抵抗分割するラダー抵抗回路３１（第１のラダー抵抗回路）と、電源電圧ＶＤＤＡと電源電圧ＶＳＳを抵抗分割するラダー抵抗回路３２（第２のラダー抵抗回路）を含む。ラダー抵抗回路３１は、ＶＤＤＡとＶＳＳの間に直列接続された抵抗ＲＤＮ、ＲＤ０〜ＲＤ２５５、ＲＤＰを含む。ラダー抵抗回路３２は、ＶＤＤＡとＶＳＳの間に直列接続された抵抗ＲＥＮ、ＲＥ０〜ＲＥ２５５、ＲＥＰを含む。ＲＤ０〜ＲＤ２５５、ＲＥ０〜ＲＥ２５５の各抵抗の抵抗値をＲとした場合に、抵抗ＲＤＮ、ＲＥＮの抵抗値は２４Ｒであり、抵抗ＲＤＰ、ＲＥＰの抵抗値は３１Ｒである。

そして電圧選択回路４０は、ラダー抵抗回路３１の複数の分割電圧から選択された電圧を、電圧ＶＫとして演算増幅器ＯＰＡに出力し、ラダー抵抗回路３２の複数の分割電圧から選択された電圧を、電圧ＶＬとして演算増幅器ＯＰＢに出力する。そして電圧ＶＫ、ＶＬを演算増幅器ＯＰＡ、ＯＰＢによりインピーダンス変換した電圧ＶＸ、ＶＹが、図２のＤＡＣＢの電圧生成回路４６のラダー抵抗回路４７に供給される。電圧選択回路４８は、入力データＤＩの下位ｐビットに基づいて電圧選択を行い、選択された電圧ＶＭが演算増幅器ＯＰＣによりインピーダンス変換されて、電圧ＶＤＡとして出力される。

そして図１２では、ラダー抵抗回路３１の分割電圧Ｖ０（広義には第ｓの分割電圧Ｖｓ。ｓは１以上の整数）が、電圧ＶＫとして演算増幅器ＯＰＡに供給されている。この場合には、ラダー抵抗回路３２の分割電圧Ｖ１（広義には第ｔの分割電圧Ｖｔ。ｔは１以上の整数）が、電圧ＶＬとして演算増幅器ＯＰＢに供給される。

一方、図１３では、ラダー抵抗回路３１の分割電圧Ｖ２（広義には第ｓ＋１の分割電圧Ｖｓ＋１）が、電圧ＶＫとして演算増幅器ＯＰＡに供給されている。この場合には、ラダー抵抗回路３２の電圧Ｖ１（第ｔの分割電圧Ｖｔ）が、電圧ＶＬとして演算増幅器ＯＰＢに供給される。即ち図１２、図１３では、演算増幅器ＯＰＢの接続先は、分割電圧Ｖ１（Ｖｔ）のノードのままで、演算増幅器ＯＰＡの接続先が、分割電圧Ｖ０（Ｖｓ）のノードから分割電圧Ｖ１（Ｖｓ＋１）のノードに切り替わっている。

また図１４では、ラダー抵抗回路３１の分割電圧Ｖ２（第ｓ＋１の分割電圧Ｖｓ＋１）が、電圧ＶＫとして演算増幅器ＯＰＡに供給されている。この場合には、ラダー抵抗回路３２の分割電圧Ｖ３（広義には第ｔ＋１の分割電圧Ｖｔ＋１）が、電圧ＶＬとして演算増幅器ＯＰＢに供給される。即ち図１３、図１４では、演算増幅器ＯＰＡの接続先は、分割電圧Ｖ２（Ｖｓ＋１）のノードのままで、演算増幅器ＯＰＢの接続先が、分割電圧Ｖ１（Ｖｔ）のノードから分割電圧Ｖ３（Ｖｔ＋１）のノードに切り替わっている。

このようにすれば、例えば図６のＡ４、Ａ５に示すＤ／Ａ変換（入力コード）の切り替わりポイントにおいて、電圧が不連続に変化して、Ｄ／Ａ変換特性が悪化してしまう事態を抑制できるようになる。即ち、図６のＡ４、Ａ５は入力データ（入力コード）に対してＤ／Ａ変換の電圧が切り替わるポイントである。そして、演算増幅器ＯＰＡ、ＯＰＢの接続先となるラダー抵抗回路が図３のように１つのラダー抵抗回路だけとなる構成において、演算増幅器ＯＰＡ、ＯＰＢの両方の接続先が切り替えポイントにおいて同時に変化してしまうと、電圧が不連続に変化する事態が生じてしまう。例えば図１１で説明したように電圧選択回路４０のトランジスターにはオフリーク電流ＩＬが流れる。従って、演算増幅器ＯＰＡ、ＯＰＢの接続先が切り替わった際に、このオフリーク電流ＩＬが演算増幅器ＯＰＡ、ＯＰＢ側に流れることなどにより、演算増幅器ＯＰＡ、ＯＰＢの入力ノードの電圧が変化してしまう。そして演算増幅器ＯＰＡ、ＯＰＢの接続先となるラダー抵抗回路が１つだけとなる構成において、演算増幅器ＯＰＡ、ＯＰＢの両方の接続先が同時に変化してしまうと、演算増幅器ＯＰＡ、ＯＰＢの入力ノードの電圧の両方が変化してしまい、図６のＡ４、Ａ５の切り替えポイントにおいて、電圧が不連続に変化する事態が生じてしまう。

この点、図１２、図１３、図１４では、演算増幅器ＯＰＡの接続先はラダー抵抗回路３１であり、演算増幅器ＯＰＢの接続先はラダー抵抗回路３２であり、各演算増幅器が異なるラダー抵抗回路に接続される構成になっている。そして例えば図１２、図１３では、演算増幅器ＯＰＢの接続先は、ラダー抵抗回路３２の分割電圧Ｖ１のノードのままで変化せずに、演算増幅器ＯＰＡの接続先だけが、ラダー抵抗回路３１の分割電圧Ｖ０のノードから分割電圧Ｖ２のノードに切り替わっている。このように演算増幅器ＯＰＢの接続先は、ラダー抵抗回路３２の分割電圧Ｖ１のノードのままで変化しないため、図１１のようなオフリーク電流ＩＬが発生していても、演算増幅器ＯＰＢの入力電圧は変化しない。従って、図６のＡ４、Ａ５に示すようなＤ／Ａ変換の切り替えポイントにおいて、電圧が不連続に変化してしまうのを抑制できる。

同様に、図１３、図１４では、演算増幅器ＯＰＡの接続先は、ラダー抵抗回路３１の分割電圧Ｖ２のノードのままで変化せずに、演算増幅器ＯＰＢの接続先だけが、ラダー抵抗回路３２の分割電圧Ｖ１のノードから分割電圧Ｖ３のノードに切り替わっている。このように演算増幅器ＯＰＡの接続先は、ラダー抵抗回路３１の分割電圧Ｖ２のノードのままで変化しないため、図１１のようなオフリーク電流ＩＬが発生していても、演算増幅器ＯＰＡの入力電圧は変化しない。従って、図６のＡ４、Ａ５に示すようなＤ／Ａ変換の切り替えポイントにおいて、電圧が不連続に変化してしまうのを抑制できる。従って、演算増幅器ＯＰＡ、ＯＰＢに対して１つのラダー抵抗回路しか設けない構成において生じるＤ／Ａ変換特性の悪化を防止できるようになる。

３．回路装置
図１５に、本実施形態のＤ／Ａ変換回路８０を有する回路装置５００の構成例を示す。例えば図１５の回路装置５００は、ＤＴＣＸＯやＯＣＸＯ等のデジタル方式の発振器を実現する回路装置（半導体チップ）である。回路装置５００は、Ａ／Ｄ変換回路２０、処理回路５０、発振信号生成回路１４０を含む。また回路装置５００は温度センサー１０、バッファー回路１６０を含むことができる。なお回路装置５００は図１５の構成には限定されず、その一部の構成要素（例えば温度センサー、バッファー回路、Ａ／Ｄ変換回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

振動子ＸＴＡＬは、例えば水晶振動子等の圧電振動子である。振動子ＸＴＡＬは、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子、或いは恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子などである。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。振動子ＸＴＡＬとしては、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。

温度センサー１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。

Ａ／Ｄ変換回路２０は、温度センサー１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換回路２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式とし、計数型、並列比較型又は直並列型等を採用してもよい。このＡ／Ｄ変換回路２０にも本実施形態のＤ／Ａ変換回路８０を用いることができる。

処理回路５０（ＤＳＰ：デジタル信号処理回路）は種々の信号処理を行う。例えば処理回路５０（温度補償部）は、温度検出データＤＴＤに基づいて発振周波数（発振信号の周波数）の温度補償処理を行う。そして発振周波数の周波数制御データＤＤＳを出力する。具体的には処理回路５０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合にも発振周波数を一定にするための温度補償処理を行う。この処理回路５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサーとプロセッサー上で動作するプログラムにより実現してもよい。

発振信号生成回路１４０は発振信号ＳＳＣを生成する。例えば発振信号生成回路１４０は、処理回路５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＤＳにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＳＳＣを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＳＳＣを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＤＳで設定される発振周波数の発振信号ＳＳＣをデジタル的に生成してもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換回路８０と発振回路１５０を含む。Ｄ／Ａ変換回路８０は、処理回路５０からの周波数制御データＤＤＳ（処理回路の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換回路８０に入力される周波数制御データＤＤＳは、処理回路５０による温度補償処理後の周波数制御データ（周波数制御コード）である。

発振回路１５０は、Ｄ／Ａ変換回路８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＳＳＣを生成する。例えば発振回路１５０は、振動子ＸＴＡＬを発振させることで、発振信号ＳＳＣを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換回路８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。この場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

バッファー回路１６０は、発振信号生成回路１４０（発振回路１５０）で生成された発振信号ＳＳＣのバッファリングを行って、バッファリング後の信号ＳＱを出力する。信号ＳＱは、例えばクリップドサイン波信号や矩形波信号などである。

また図１５に示すようにＤ／Ａ変換回路８０は、変調回路９０とＤ／Ａ変換器１００とフィルター回路１２０を含む。Ｄ／Ａ変換器１００は、例えば図２のＤ／Ａ変換器ＤＡＣＡ、ＤＡＣＢ、演算増幅器ＯＰＡ、ＯＰＢ、ＯＰＣにより構成される回路である。

変調回路９０は、処理回路５０からｉ＝（ｎ＋ｍ）ビットの周波数制御データＤＤＳを受ける（ｉ、ｎ、ｍは１以上の整数）。一例としてはｉ＝２０、ｎ＝１６、ｍ＝４である。そして変調回路９０は、周波数制御データＤＤＳのｍビット（例えば４ビット）のデータに基づいて、周波数制御データＤＤＳのｎビット（例えば１６ビット）のデータを変調する。具体的には変調回路９０は、周波数制御データＤＤＳのＰＷＭ変調を行う。なお変調回路９０の変調方式はＰＷＭ変調（パルス幅変調）には限定されず、例えばＰＤＭ変調（パルス密度変調）等のパルス変調であってもよく、パルス変調以外の変調方式であってもよい。例えば周波数制御データＤＤＳのｎビットのデータに対して、ｍビットのディザー処理（ディザリング処理）を行うことでビット拡張（ｎビットからｉビットへのビット拡張）を実現してもよい。

Ｄ／Ａ変換器１００は、変調回路９０により変調されたｎビットのデータのＤ／Ａ変換を行う。例えばｎ＝１６ビットのデータのＤ／Ａ変換を行う。

フィルター回路１２０は、Ｄ／Ａ変換により得られた電圧ＶＤＡを平滑化する。例えばローパスフィルター処理を行って電圧ＶＤＡを平滑化する。このようなフィルター回路１２０を設けることで、例えばＰＷＭ変調された信号のＰＷＭ復調が可能になる。なおフィルター回路１２０としては、例えば抵抗又はキャパシター等の受動素子を用いたパッシブフィルターを採用できる。但しフィルター回路１２０としてＳＣＦなどのアクティブフィルターを用いることも可能である。

例えばＤＴＣＸＯ等のデジタル方式の発振器では、その発振周波数の周波数ドリフトが原因で、発振器が組み込まれた通信装置において通信エラー等が発生してしまうという問題がある。例えばデジタル方式の発振器では、温度センサーからの温度検出電圧をＡ／Ｄ変換し、得られた温度検出データに基づいて周波数制御データの温度補償処理を行い、当該周波数制御データに基づいて発振信号を生成する。この場合に、温度変化により周波数制御データの値が大きく変化すると、これが原因で周波数ホッピングの問題が生じることが判明した。このような周波数ホッピングが生じると、ＧＰＳ関連の通信装置を例にとれば、ＧＰＳのロックが外れてしまうなどの問題が発生してしまう。

このような周波数ホッピングを原因とする通信エラーの発生を抑制し、周波数精度の向上を図るためには、Ｄ／Ａ変換回路８０の分解能をできる限り高くする必要がある。

しかしながら、例えば抵抗ストリング型等のＤ／Ａ変換器１００だけで、例えばｉ＝２０ビットというような高分解能のＤ／Ａ変換を実現するのは困難である。またＤ／Ａ変換回路８０の出力ノイズ（出力電圧のノイズ）が大きいと、当該出力ノイズが原因となって、周波数精度の向上の実現が難しくなる。

そこで図１５では、Ｄ／Ａ変換回路８０に変調回路９０を設ける。また処理回路５０は、Ｄ／Ａ変換器１００の分解能であるｎビット（例えば１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力する。処理回路５０は、例えば温度補償処理等のデジタル信号処理を実現するために、浮動小数点演算等を行っているため、このようなｎビット（例えばｎ＝１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力することは容易である。

そして変調回路９０は、ｉ＝ｍ＋ｎのうちのｍビットのデータに基づいて、ｉ＝ｍ＋ｎのうちのｎビットのデータの変調（ＰＷＭ変調等）を行い、変調後のｎビットのデータＤＭをＤ／Ａ変換器１００に出力する。そしてＤ／Ａ変換器１００がデータＤＭのＤ／Ａ変換を行い、得られた電圧ＶＤＡの平滑化処理をフィルター回路１２０が行うことで、ｉ＝ｍ＋ｎビット（例えば２０ビット）というような高分解能のＤ／Ａ変換を実現できるようになる。

この構成によれば、Ｄ／Ａ変換器１００として例えば出力ノイズが少ない抵抗ストリング型等を採用できるため、Ｄ／Ａ変換回路８０の出力ノイズを低減でき、周波数精度の劣化の抑制が容易になる。例えば変調回路９０での変調によりノイズが発生するが、当該ノイズについても、フィルター回路１２０のカットオフ周波数の設定により十分に減衰することができ、当該ノイズを原因とする周波数精度の劣化を抑制できる。

なおＤ／Ａ変換回路８０の分解能はｉ＝２０ビットには限定されず、２０ビットよりも高い分解能であってもよいし、低い分解能であってもよい。また変調回路９０の変調のビット数もｍ＝４ビットには限定されず、４ビットよりも大きくてもよいし（例えばｍ＝８ビット）、小さくてもよい。

また図１５では、Ｄ／Ａ変換回路８０の前段に、温度補償処理等のデジタル信号処理を行う処理回路５０が設けられていることを、有効活用している。即ち、処理回路５０は、例えば浮動小数点演算などにより、高精度で、温度補償処理等のデジタル信号処理を実行している。従って、例えば浮動小数点演算の結果の仮数部の下位ビットも有効なデータとして扱って、バイナリーデータに変換すれば、例えばｉ＝ｍ＋ｎ＝２０ビットというような高いビット数での周波数制御データＤＤＳも、容易に出力できる。図１５ではこの点に着目し、このような高いビット数であるｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを、Ｄ／Ａ変換回路８０に供給し、ｍビットの変調回路９０とｎビットのＤ／Ａ変換器１００を用いて、ｉ＝ｍ＋ｎビットというような高分解能のＤ／Ａ変換の実現に成功している。

このようにＤ／Ａ変換回路８０の分解能を高分解能にすることで、上述した周波数ホッピングの発生を抑制できる。これにより周波数ホッピングを原因とする通信エラー等の発生を抑制することが可能になる。

また、このような周波数ホッピングの問題以外にも、ＤＴＣＸＯやＯＣＸＯなどのデジタル方式の発振器では、発振周波数に対して非常に高い周波数精度が要求される。例えばＴＤＤ（Time Division Duplex）方式では、上がりと下りで同じ周波数を用いて時分割でデータが送受信され、各機器に割り当てられたタイムスロットの間にはガードタイムが設定されている。このため、適正な通信を実現するためには、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。例えば基準信号（ＧＰＳ信号やインターネットを介した信号）が消失又は異常となるホールドオーバーが発生した場合には、基準信号が無い状態で発振器側が正確に絶対時刻を計時する必要がある。このため、このような機器（ＧＰＳ関連機器、基地局等）に用いられる発振器には、非常に高い発振周波数精度が要求される。

この点、図１５の回路装置５００の構成によれば、Ｄ／Ａ変換回路８０に、変調回路９０やフィルター回路１２０を設けるだけで、例えばｉ≧２０ビットとなるような非常に高い分解能のＤ／Ａ変換回路８０を実現でき、このように分解能が高くなることで、発振周波数の高精度化を実現できる。そして、このような変調回路９０やフィルター回路１２０を設けることによる回路装置５００のチップサイズの増加や消費電力の増加は、それほど大きくない。更に処理回路５０では浮動点小数点演算などにより温度補償処理を実行しているため、例えばｉ≧２０ビットとなるような周波数制御データＤＤＳをＤ／Ａ変換回路８０に出力することも容易である。従って、図１５の回路装置５００の構成は、発振周波数の高精度化と、回路装置５００の規模や消費電力の増加の抑制とを、両立して実現できるという利点がある。

なお処理回路５０は、第１の温度から第２の温度に温度が変化した場合に、第１の温度（第１の温度検出データ）に対応する第１のデータから、第２の温度（第２の温度検出データ）に対応する第２のデータへと、ｋ×ＬＳＢ単位で変化（ｋ×ＬＳＢずつ変化）する周波数制御データＤＤＳを出力する。ここでｋ≧１であり、ｋは１以上の整数である。例えば周波数制御データＤＤＳのビット数（Ｄ／Ａ変換回路の解像度）をｉとした場合に、ｋ＜２^ｉであり、ｋは２^ｉよりも十分に小さい整数である（例えばｋ＝１〜８）。更に具体的にはｋ＜２^ｍである。例えばｋ＝１の場合には、処理回路５０は、１ＬＳＢ単位（１ビット単位）で第１のデータから第２のデータに変化する周波数制御データＤＤＳを出力する。即ち、第１のデータから第２のデータに向かって、１ＬＳＢ（１ビット）ずつシフトしながら変化するような周波数制御データＤＤＳを出力する。なお周波数制御データＤＤＳの変化ステップ幅は、１ＬＳＢには限定されず、例えば２×ＬＳＢ、３×ＬＳＢ、４×ＬＳＢ・・・というように２×ＬＳＢ以上の変化ステップ幅であってもよい。

このように、処理回路５０から出力される周波数制御データＤＤＳが、ｋ×ＬＳＢずつ変化するようになれば、例えば温度が第１の温度から第２の温度に変化した場合に、Ｄ／Ａ変換回路８０の出力電圧ＶＱに大きな電圧変化が生じ、この電圧変化が原因で周波数ホッピングが発生してしまう事態を抑制できる。これにより当該周波数ホッピングが原因で通信エラー等が生じるのを防止できるようになる。

図１６、図１７、図１８はＰＷＭ変調の説明図である。図１６に示すように、変調回路９０は、処理回路５０からのｉ＝（ｎ＋ｍ）ビットの周波数制御データＤＤＳを受ける。そして、この周波数制御データＤＤＳの下位のｍビットのデータ（ビットｂ１〜ｂ４）に基づいて、周波数制御データＤＤＳの上位のｎビット（ビットｂ５〜ｂ２０）のデータのＰＷＭ変調を行う。そして、当該ｎビットのデータのうち、上位のｑビットのデータ（ビットｂ１３〜ｂ２０）が、図２、図３の上位側のＤＡＣＡに入力され、下位のｐビットのデータ（ビットｂ５〜ｂ１２）が、下位側のＤＡＣＢに入力される。

図１７はＰＷＭ変調の第１の方式の説明図である。ＤＹ、ＤＺは、データＤＭの上位のｎビットのデータであり、ｎビット表現においてＤＹ＝ＤＺ＋１が成り立つデータである。

ＰＷＭ変調に用いられる下位のｍ＝４ビットのデータで表されるデューティー比が、例えば８対８である場合には、図１７に示すように、８個の１６ビットのデータＤＹと８個の１６ビットのデータＤＺが時分割で、変調回路９０からＤ／Ａ変換器１００（ＤＡＣＡ、ＤＡＣＢ）に出力される。

また下位のｍ＝４ビットのデータで表されるデューティー比が１０対６である場合には、１０個のデータＤＹと６個のデータＤＺが時分割で、変調回路９０からＤ／Ａ変換器１００に出力される。同様に、下位のｍ＝４ビットのデータで表されるデューティー比が１４対２である場合には、１４個のデータＤＹと２個のデータＤＺが時分割で出力される。

図１８はＰＷＭ変調の第２の方式の説明図である。ＰＷＭ変調に用いられるｍ＝４ビットの各ビットｂ４、ｂ３、ｂ２、ｂ１が、論理レベル「１」である場合に、図１８において各ビットに対応づけられた出力パターン（各ビットの右側に示される出力パターン）が選択される。

例えばビットｂ４＝１で、ｂ３＝ｂ２＝ｂ１＝０である場合には、ビットｂ４に対応づけられた出力パターンだけが期間Ｐ１〜Ｐ１６において出力される。即ち、ｎ＝１６ビットのデータがＤＺ、ＤＹ、ＤＺ、ＤＹ・・・・の順で時分割に、変調回路９０からＤ／Ａ変換器１００に出力される。これにより、データＤＹ、ＤＺの出力回数は共に８回となり、図１７においてデューティー比が８対８である場合と同様のＰＷＭ変調が実現される。

またビットｂ４＝ｂ２＝１で、ｂ３＝ｂ１＝０である場合には、ビットｂ４とｂ２に対応づけられた出力パターンが期間Ｐ１〜Ｐ１６において出力される。これによりデータＤＹ、ＤＺの出力回数は、各々、１０回、６回になり、デューティー比が１０対６である場合と同様のＰＷＭ変調が実現される。同様に、ビットｂ４＝ｂ３＝ｂ２＝１で、ｂ１＝０である場合には、データＤＹ、ＤＺの出力回数は、各々、１４回、２回になり、デューティー比が１４対２である場合と同様のＰＷＭ変調が実現される。

４．フィルター回路の共用
本実施形態では図１５のフィルター回路１２０を、ＰＷＭの変調回路９０用のローパスフィルターとして用いると共に、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢ用のローパスフィルターとして用いており、ＰＷＭ変調とチョッパー動作でフィルター回路１２０を共用している。具体的には、ＰＷＭの変調回路９０の変調周波数をｆｍとし、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢ（及びＯＰＣ）のチョッピング周波数をｆｐとした場合に、ｆｍ＝ｆｐに設定している。例えばＰＷＭの変調周波数がｆｍ＝２５６ＫＨｚである場合に、チョッピング周波数もｆｐ＝２５６ＫＨｚに設定する。

そしてフィルター回路１２０は、変調回路９０の変調によるリップル電圧と、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢのチョッピングによるリップル電圧が、所与の電圧レベルＶＮＳよりも小さくなるように減衰する周波数特性のローパスフィルターとなっている。この電圧レベルＶＮＳは、図１５の発振回路１５０の周波数制御電圧（発振制御電圧）に許容される電圧ノイズレベルにより決められる。例えば発振周波数の位相ノイズの許容目標レベルが設定されており、この位相ノイズの許容目標レベルから、周波数制御電圧に許容される電圧ノイズレベルが決められ、電圧レベルＶＮＳが設定される。

図１９はＰＷＭ変調の変調パターンの例を示す図である。ＶＤＹ、ＶＤＺは、前述したデータＤＹ（＝ＤＺ＋ｌ）、ＤＺに対応する電圧レベルである。そしてＶＤＹ−ＶＤＺが、例えば図１６のｎビット（例えばｎ＝１６）のＤ／Ａ変換におけるＬＳＢの電圧レベルに相当する。そしてＰＷＭ変調のｍ＝４ビットのビットパターンに応じて、図１９に示すような変調パターンが生成される。

ここでＰＷＭ変調のｍ＝４ビットのビットパターンが（１０００）である場合には、図１９に示すように変調パターンの周波数はｆｍ＝２５６ＫＨｚとなり、最も周波数が高くなる。一方、ビットパターンが（１１１１）の場合には、変調パターンの周波数は、ｆｍｍｉｎ＝ｆｍ／Ｎ＝３２ＫＨｚ（Ｎは２以上の整数）となり、最も低い周波数になる。そして変調回路９０によるリップル電圧には、このｆｍｍｉｎ＝３２ＫＨｚの周波数成分が存在するため、このｆｍｍｉｎ＝３２ＫＨｚの周波数成分を、フィルター回路１２０により十分に減衰する必要がある。

例えば図２０は本実施形態のフィルター回路１２０のローパスフィルターの周波数特性の一例である。図２０においてｆｃはフィルター回路１２０のカットオフ周波数である。例えばフィルター回路１２０は１次のＲＣローパスフィルターであり、カットオフ周波数ｆｃは例えば１ＫＨｚ〜１０ＫＨｚ程度に設定できる。そして図２０に示すようにフィルター回路１２０は、ｆｍ＝ｆｐ＝２５６ＫＨｚの周波数成分のみならず、ｆｍｍｉｎ＝３２ＫＨｚの周波数成分も十分に減衰（例えば−１５ＤＢ〜２５ＤＢ程度の減衰）できる周波数特性を有している。このような周波数特性を持たせることで、図１９のビットパターン＝（１１１１）に対応するような周波数が低い変調パターンによるリップル電圧の周波数成分についても、十分に減衰できるようになり、位相ノイズ等に対する要求仕様を満足することが可能になる。

このように本実施形態では、変調回路９０の変調周波数をｆｍとし、変調回路９０の変調パターンのうち最も周波数が低い変調パターンの周波数をｆｍｍｉｎ＝ｆｍ／Ｎ（Ｎは２以上の整数）とし、フィルター回路１２０のカットオフ周波数をｆｃとした場合に、ｆｃ＜ｆｍｍｉｎの関係を成り立たせている。例えば変調データのビット数をｍとした場合にＮ＝２^ｍ−１である。ｍ＝４の場合にはＮ＝８である。また図２０から明らかなように、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢのチョッピング周波数をｆｐとした場合に、ｆｃ＜ｆｍｍｉｎ＜ｆｐの関係が成り立っている。このようにすることで、変調回路９０の変調によるリップル電圧と、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢのチョッピングによるリップル電圧を、フィルター回路１２０のローパスフィルターにより十分に減衰して、位相ノイズ等に対する要求仕様を満足できるようになる。

本実施形態では、チョッパー型の演算増幅器ＯＰＡ、ＯＰＢのチョッピングモードをオン、オフできるようになっている。図２１はチョッピングモードをオフにした場合における、図１５のＶＤＡとＶＱの信号波形例である。ＶＤＡはＤ／Ａ変換器１００の出力電圧であり、ＶＱはフィルター回路１２０の出力電圧である。図２２はチョッピングモードをオンにした場合における、ＶＤＡとＶＱの信号波形例である。図２１、図２２において、ＶＬＳＢはｎビットのＤ／Ａ変換におけるＬＳＢ電圧であり、ＶＦは図５で説明したオフセット電圧である。

図２１では、変調回路９０の変調により、Ｄ／Ａ変換器１００からの電圧ＶＤＡが、Ｂ１、Ｂ２に示すように変化しているが、この電圧変化によるリップル電圧が、フィルター回路１２０によりＢ３、Ｂ４に示すように減衰されて平滑化されている。

図２２では、変調回路９０の変調とチョッパー型の演算増幅器ＯＰＡ、ＯＰＢのチョッピング動作により、Ｄ／Ａ変換器１００からの電圧ＶＤＡが、Ｂ５、Ｂ６に示すように変化しているが、この電圧変化によるリップル電圧が、フィルター回路１２０によりＢ７、Ｂ８に示すように減衰されて平滑化されている。

なおＤ／Ａ変換回路８０に変調回路９０及びチョッパー型の演算増幅器を設け、ｆｐ＝ｆｍとしたり、ｆｃ＜ｆｍｍｉｎ＜ｆｐとする本実施形態の手法では、Ｄ／Ａ変換回路の回路構成は図１〜図３等で説明した構成には限定されない。例えばチョッパー型の演算増幅器をインピーダンス変換回路として用いた種々の方式（電荷再分配方式、Δシグマ方式等）のＤ／Ａ変換回路に対して、本実施形態の手法は適用できる。

５．発振器、電子機器、移動体
図２３に、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図２３に示すように、発振器４００は、振動子ＸＴＡＬと回路装置５００（Ｄ／Ａ変換回路８０）を含む。振動子ＸＴＡＬと回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子ＸＴＡＬの端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図２４に、本実施形態の回路装置５００（Ｄ／Ａ変換回路８０）を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００（Ｄ／Ａ変換回路８０）、振動子ＸＴＡＬ、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子ＸＴＡＬと回路装置５００により発振器４００が構成される。なお電子機器は図２４の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２４の電子機器としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、ＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２５に、本実施形態の回路装置５００（Ｄ／Ａ変換回路８０）を含む移動体の例を示す。本実施形態の回路装置５００（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２５は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置５００（Ｄ／Ａ変換回路８０）と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置５００（Ｄ／Ａ変換回路８０）や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＤ／Ａ変換回路、回路装置、発振器、電子機器、移動体の構成・動作や、Ｄ／Ａ変換手法、チョッピング手法、変調手法等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＯＰＡ、ＯＰＢ、ＯＰＣ、ＯＰＨ…チョッパー型の演算増幅器、ＯＰ…演算増幅器、
ＡＳＷ１、ＡＳＷ２…チョッパー回路、ＤＡＣＡ、ＤＡＣＢ…Ｄ／Ａ変換器、
ＤＦＣ…増幅段、ＱＳＣ…出力段、
ＴＣ１〜ＴＣ２０…トランジスター、Ｓ１〜Ｓ６…スイッチ素子、
ＢＬＡ〜ＢＬＦ…セレクターブロック、ＸＴＡＬ…振動子、
１０…温度センサー、２０…Ａ／Ｄ変換回路、３０…電圧生成回路、
３１、３２、３３…ラダー抵抗回路、４０…電圧選択回路、４２…デコーダー、
４６…電圧生成回路、４７…ラダー抵抗回路、４８…電圧選択回路、５０…処理回路、
８０…Ｄ／Ａ変換回路、９０…変調回路、１００…Ｄ／Ａ変換器、
１０４、１０６…デコーダー、１２０…フィルター回路、
１４０…発振信号生成回路、１５０…発振回路、１６０…バッファー回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…発振器、４１０ パッケージ、５００…回路装置、５１０…通信部、
５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部

Claims (8)

1. 温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理回路と、
   前記周波数制御データである入力データのＤ／Ａ変換を行うと共に、Ｄ／Ａ変換により得られた電圧を平滑化するフィルター回路を有するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路の出力電圧と振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振回路と、
   を含み、
   前記Ｄ／Ａ変換回路は、
   複数の電圧を生成する電圧生成回路と、前記入力データの上位側ビットに基づいて前記複数の電圧から電圧選択を行い、選択電圧として第Ｋの電圧と第Ｌの電圧（Ｋ及びＬは互いに異なる１以上の整数）を出力する電圧選択回路と、を有する第１のＤ／Ａ変換器と、
   前記第Ｋの電圧が入力される第１の演算増幅器と、
   前記第Ｌの電圧が入力される第２の演算増幅器と、
   前記第１の演算増幅器の第１の出力電圧と前記第２の演算増幅器の第２の出力電圧の間を電圧分割した複数の電圧を生成する第２の電圧生成回路と、前記入力データの下位側ビットに基づいて、前記第２の電圧生成回路からの前記複数の電圧から電圧選択を行う第２の電圧選択回路と、を有する第２のＤ／Ａ変換器と、
   を含み、
   前記第１、第２の演算増幅器は、チョッパー型の演算増幅器であり、
   前記Ｄ／Ａ変換回路は、
   前記処理回路からｉ＝ｎ＋ｍビットの前記周波数制御データを受けて、前記周波数制御データのｍビットのデータに基づいて前記周波数制御データのｎビットのデータを変調する変調回路を含み、
   前記変調回路の変調周波数をｆｍとし、前記チョッパー型の演算増幅器のチョッピング周波数をｆｐとし、前記変調回路の変調パターンのうち最も周波数が低い変調パターンの周波数をｆｍｍｉｎ＝ｆｍ／Ｎ（Ｎは２以上の整数）とし、前記フィルター回路のカットオフ周波数をｆｃとした場合に、ｆｍ＝ｆｐ、且つ、ｆｃ＜ｆｍｍｉｎとすることで、前記フィルター回路を変調用のフィルター回路及びチョッパー用のフィルター回路として共用することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記Ｄ／Ａ変換回路は、
   前記第２の電圧選択回路の出力電圧が入力される第３の演算増幅器を含み、
   前記第３の演算増幅器は、チョッパー型の演算増幅器であることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記電圧生成回路は、
   高電位側電源電圧と低電位側電源電圧を抵抗分割する第１のラダー抵抗回路と、
   前記高電位側電源電圧と前記低電位側電源電圧を抵抗分割する第２のラダー抵抗回路を含み、
   前記電圧選択回路は、
   前記第１のラダー抵抗回路の複数の分割電圧から選択された電圧を、前記第Ｋの電圧として前記第１の演算増幅器に出力し、
   前記第２のラダー抵抗回路の複数の分割電圧から選択された電圧を、前記第Ｌの電圧として前記第２の演算増幅器に出力することを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記第１のラダー抵抗回路の第ｓ（ｓは１以上の整数）の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給される第１の場合において、前記第２のラダー抵抗回路の第ｔ（ｔは１以上の整数）の分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給され、
   前記第１の場合に対して前記入力データが切り替わった第２の場合において、前記第１のラダー抵抗回路の第ｓ＋１の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給され、前記第２のラダー抵抗回路の前記第ｔの分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給され、
   前記第１の場合及び前記第２の場合に対して前記入力データが切り替わった第３の場合において、前記第１のラダー抵抗回路の前記第ｓ＋１の分割電圧が、前記第Ｋの電圧として前記第１の演算増幅器に供給され、前記第２のラダー抵抗回路の第ｔ＋１の分割電圧が、前記第Ｌの電圧として前記第２の演算増幅器に供給されることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   ｆｃ＜ｆｍｍｉｎ＜ｆｐであることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置と、
   前記振動子と、
   を含むことを特徴とする発振器。
7. 請求項１乃至５のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
8. 請求項１乃至５のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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