JP4931704B2 - Ｄａ変換回路 - Google Patents

Description

本発明は、抵抗ストリングを利用したＤＡ変換回路に関する。

従来より、ラダー抵抗を利用したＤＡ変換回路として、Ｒ−２Ｒ方式のＤＡ変換回路が知られている。この方式のＤＡ変換回路は、図９に示すように、基準電圧ＶＲＥＦが供給されたＲ−２Ｒのラダー抵抗と、各ビット（最下位ビットＬＳＢ〜最上位ビットＭＳＢ）に対応したｎ個の定電流源と、ｎ＋１個のスイッチＳ０〜Ｓｎを備えており、各ビットに対応するスイッチＳ０〜Ｓｎをオン・オフさせることにより、ｎ＋１ビットのデジタル信号をアナログ信号に変換することができる。この方式のＤＡ変換回路は、特許文献１に記載されている。

上記回路において、ビットデータ切り換えを行うと、対応するスイッチＳ０〜Ｓｎが切り替わり、電流源からの電流がＲ−２Ｒのラダー抵抗に流れる。しかしながら、その際に図１中のＡ点の電圧（基準電圧ＶＲＥＦ）に微少な変動が生じる。また、ｎ＋１個の定電流源はカレントミラーを形成しているが、各定電流源に流れる定電流Ｉ０〜Ｉｎの比率に若干のばらつきが生じる。そのため、６ビット以上のＤＡ変換回路では、図１０に示すようなビット反転が生じてしまう。ビット反転とは、ビット値が増加したときに、アナログの出力電圧が下がってしまうことをいう。

また、図１１に示すような抵抗ストリングを利用したＤＡ変換回路が知られている。これは９ビットのＤＡ変換回路であり、基準電圧ＶＲＥＦが供給された５１１本の直列抵抗からなる抵抗ストリングと、５１２個のスイッチＳ１〜Ｓ５１２を備えており、各ビットに対応するスイッチＳ１〜Ｓ５１２をオン・オフさせることにより、９ビットのデジタル信号をアナログ信号に変換することができる。このＤＡ変換回路ではビット反転は起こらないが、パターンレイアウト面積が非常に大きいという問題がある。（９ビットの場合、Ｒ−２Ｒ方式の約５倍）
特開平１０−１３５８３６号公報

そこで、本発明は多ビット（６ビット以上）のＤＡ変換回路において、ビット反転を防止するとともに、パターンレイアウト面積を小さくすることを目的とする。

本発明の代表的な特徴構成は以下の通りである。即ち、本発明は上位の複数ビットと下位の複数ビットを含む入力デジタル信号をアナログ電圧に変換するＤＡ変換回路において、
直列接続された複数の第１の抵抗を有し、複数のアナログ電圧を発生する第１の抵抗ストリングと、上位の複数ビットに応じて、第１の抵抗ストリングから発生された複数のアナログ電圧の中から、一対のアナログ電圧を選択する第１のスイッチ回路と、選択された一対のアナログ電圧が基準電圧として供給され、直列接続された複数の第２の抵抗を有し、複数のアナログ電圧を発生する第２の抵抗ストリングと、下位の複数ビットに応じて、第２の抵抗ストリングから発生された複数のアナログ電圧の中から、一対のアナログ電圧を選択する第２のスイッチ回路と、を備え、前記第１のスイッチ回路は、複数の第１の抵抗の中から選択された、隣接する２つの第１の抵抗からなる直列抵抗の両端から発生される一対のアナログ電圧を選択し、前記第２の抵抗ストリングは、前記複数の第２の抵抗に直列に接続され、入力デジタル信号に対する出力アナログ電圧の段差を補正するための補正抵抗を備え、第２の抵抗の抵抗値は第１の抵抗の抵抗値より大きいことを特徴とする。

上記構成によれば、抵抗ストリング方式のＤＡ変換回路において、抵抗の数、スイッチの数を少なくすることができるので、ビット反転を防止するとともに、パターンレイアウト面積を小さくすることができる。

本発明のＤＡ変換回路によれば、多ビット（６ビット以上）のＤＡ変換回路において、ビット反転を防止するとともに、パターンレイアウト面積を小さくすることができる。

以下、本発明の実施形態について図面を参照しながら説明する。

［第１の実施形態］
図１に第１の実施形態による９ビットのＤＡ変換回路の構成を示す。第１の抵抗ストリング１０は、８個の抵抗Ｒ１〜Ｒ８を直列に接続して形成され、抵抗Ｒ１の端に基準電圧源１１から発生された基準電圧ＶＲＥＦがバッファ１２を通して供給されている。また、抵抗Ｒ８の端は接地されている。これにより、第１の抵抗ストリング１０の各抵抗端から９個のアナログ電圧（０〜ＶＲＥＦ）が発生される。９個のアナログ電圧のステップを同じにするために、抵抗Ｒ１〜Ｒ８は同じ抵抗値であることが好ましい。

また、第１の抵抗ストリング１０の各抵抗の両端から発生する一対のアナログ電圧を選択するための第１のスイッチ回路１３が設けられている。第１のスイッチ回路１３は、１６個のスイッチＳ１〜Ｓ１６で構成されている。デコーダ回路１４は９ビットの入力デジタル信号Ｄ０〜Ｄ８の中、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）をデコードして、第１のスイッチ回路１３を制御する信号を発生する。デジタルデータ（Ｄ８，Ｄ７，Ｄ６）とオンするスイッチの関係は表１の通りである。

第１のスイッチ回路１３によって選択された各抵抗の両端の一対のアナログ電圧は、それぞれバッファ１５，１６を通して、第２の抵抗ストリング１７の両端に基準電圧として供給される。バッファ１５，１６は例えばオペアンプを用いて構成され、高入力インピーダンス、低出力インピーダンスを有する。

例えば、デジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，０）の場合、スイッチＳ２，Ｓ１０がオンする。抵抗Ｒ２の両端からはアナログ電圧（ＶＲＥＦ×６／８，ＶＲＥＦ×７／８）が発生しているから、スイッチＳ２、バッファ１５を通してアナログ電圧ＶＲＥＦ×７／８が第２の抵抗ストリング１７の一方の端に供給され、スイッチＳ１０、バッファ１６を通してアナログ電圧ＶＲＥＦ×６／８が第２の抵抗ストリング１７の他方の端に供給される。

第２の抵抗ストリング１７は、８個の抵抗Ｒ９〜Ｒ１６を直列に接続して形成されているので、第２の抵抗ストリング１７の各抵抗端から９個のアナログ電圧が発生される。９個のアナログ電圧のステップを同じにするために、抵抗Ｒ９〜Ｒ１６は同じ抵抗値であることが好ましい。

また、第２の抵抗ストリング１７の各抵抗の両端から発生する一対のアナログ電圧を選択するための第２のスイッチ回路１８が設けられている。第２のスイッチ回路１８は、１６個のスイッチＳ１７〜Ｓ３２で構成されている。デコーダ回路１４は９ビットの入力デジタル信号Ｄ０〜Ｄ８の中、中位３ビットのデジタルデータ（Ｄ５，Ｄ４，Ｄ３）をデコードして、第２のスイッチ回路１８を制御する信号を発生する。デジタルデータ（Ｄ５，Ｄ４，Ｄ３）とオンするスイッチの関係は表２の通りである。

第２のスイッチ回路１８によって選択された各抵抗の両端のアナログ電圧は、それぞれバッファ１９，２０を通して、第３の抵抗ストリング２１の両端に基準電圧として供給される。バッファ１９，２０は例えばオペアンプを用いて構成され、高入力インピーダンス、低出力インピーダンスを有する。

例えば、デジタルデータ（Ｄ５，Ｄ４，Ｄ３）＝（１，１，０）の場合、スイッチＳ１８，Ｓ２６がオンする。抵抗Ｒ１０の両端からは、アナログ電圧（ＶＲＥＦ’×６／８，ＶＲＥＦ’×７／８）が発生している。ＶＲＥＦ’は第２の抵抗ストリング１７の両端の電位差である。そして、スイッチＳ１８、バッファ１９を通してアナログ電圧ＶＲＥＦ’×７／８が第３の抵抗ストリング２１の一方の端に供給され、スイッチＳ１９、バッファ２０を通してアナログ電圧ＶＲＥＦ’×６／８が第３の抵抗ストリング２１の他方の端に供給される。

第３の抵抗ストリング２１は、８個の抵抗Ｒ１７〜Ｒ２４を直列に接続して形成されているので、第３の抵抗ストリング２１の各抵抗の接続点から８個のアナログ電圧が発生される。８個のアナログ電圧のステップを同じにするために、抵抗Ｒ１７〜Ｒ２４は同じ抵抗値であることが好ましい。

また、第３の抵抗ストリング２１から発生する８個のアナログ電圧を選択するための第３のスイッチ回路２２が設けられている。第３のスイッチ回路２２は、８個のスイッチＳ３４〜Ｓ４０で構成されている。デコーダ回路１４は９ビットの入力デジタル信号Ｄ０〜Ｄ８の中、下位３ビットのデジタルデータ（Ｄ２，Ｄ１，Ｄ０）をデコードして、第３のスイッチ回路２２を制御する信号を発生する。デジタルデータ（Ｄ２，Ｄ１，Ｄ０）とオンするスイッチの関係は表３の通りである。

そして、第３のスイッチ回路２２によって選択されたアナログ電圧ＶＯＵＴがバッファ２３を通して出力される。したがって、このＤＡ変換回路によれば、９ビットの入力デジタル信号Ｄ０〜Ｄ８を５１２通りのアナログ電圧に変換することができる。また、このＤＡ変換回路は抵抗ストリング方式のため、ビット反転が起こることはない。しかも、このＤＡ変換回路は３段の抵抗ストリングを用いているので、抵抗数は２４個、スイッチ数は４０個に削減され、ＤＡ変換回路のパターンレイアウト面積を小さくすることができる。

また、第１の抵抗ストリング１０から選択された一対のアナログ電圧は、高入力インピーダンス、低出力インピーダンスのバッファ１５，１６を通して２段目の第２の抵抗ストリング１７に供給しているので、第２の抵抗ストリング１７が第１の抵抗ストリング１０から発生するアナログ電圧に影響を及ぼさないようにしている。同様に、第２の抵抗ストリング１７から選択された一対のアナログ電圧は、バッファ１９，２０を通して３段目の第３の抵抗ストリング２１に供給しているので、第３の抵抗ストリング２１が第２の抵抗ストリング１７から発生するアナログ電圧に影響を及ぼさないようにしている。

［第２の実施形態］
第１の実施形態のＤＡ変換回路では、抵抗ストリングで発生したアナログ電圧を、バッファ（例えば、バッファ１５，１６）を通して次段の抵抗ストリングの基準電圧として供給している。しかしながら、バッファのオフセットが入力アナログ電圧によって変動し、または温度によって変動する場合には、ＤＡ変換精度が悪化するおそれがある。そこで、第２の実施形態では、図２に示すように、第１の実施形態のバッファ１５，１６，１９，２０を削除し、抵抗ストリングで発生したアナログ電圧を直接次段の抵抗ストリングの基準電圧として供給するようにした。しかし、このままでは次段の抵抗ストリングが前段の抵抗ストリングに並列接続されるため、前段の抵抗ストリングから発生するアナログ電圧がその影響を受けて変動してしまう。次段の抵抗ストリングから発生するアナログ電圧もその影響を受けることになる。

そこで、第２の抵抗ストリング１７の抵抗Ｒ９〜Ｒ１６の抵抗値は、第１の抵抗ストリング１０の抵抗Ｒ１〜Ｒ８の抵抗値より大きくする。同様に、第３の抵抗ストリング２１の抵抗Ｒ１７〜Ｒ２４の抵抗値は、第２の抵抗ストリング１７の抵抗値より大きくする。例えば、第１の抵抗ストリング１０の抵抗Ｒ１〜Ｒ８の抵抗値は２５０Ω、第２の抵抗ストリング１７の抵抗Ｒ１〜Ｒ８の抵抗値は１０ＫΩであることが好ましい。こうすることで、第１の抵抗ストリング１０の２５０Ωの抵抗に第２の抵抗ストリング１７の８×１０ＫΩ＝８０ＫΩの抵抗が並列接続されることになり、アナログ電圧の変動を極力小さくすることができる。

しかしながら、このような構成を採用しても、図４に示すように、入力デジタル信号に対して出力アナログ電圧の段差が生じるという問題がある。以下、この問題について図３及び図４を用いて説明する。

図３（Ａ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，１）の場合、スイッチＳ１，Ｓ９がオンして抵抗Ｒ１の両端の電圧が選択されたとする。すると、抵抗Ｒ１と抵抗Ｒ２の接続点の電圧Ｖ１は、次式のようになる。

ここで、Ｒｔは抵抗Ｒ１の抵抗値Ｒと、第２の抵抗ストリング１７の８個の抵抗Ｒ９〜Ｒ１６の直列抵抗値８×Ｒ’との合成抵抗値である。抵抗Ｒ９〜Ｒ１６の個々の抵抗値をＲ’とする。

次に、図３（Ｂ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，０）の場合、スイッチＳ２，Ｓ１０がオンして抵抗Ｒ２の両端の電圧が選択されたとする。すると、抵抗Ｒ１と抵抗Ｒ２の接続点の電圧Ｖ１’は、次式のようになる。

電圧Ｖ１と電圧Ｖ１’は同じ点の電圧なので本来は同じ電圧になるべきである。しかし、実際には、次式で表される電圧差ΔＶが生じる。

ここで、Ｒ＞Ｒｔであるから、ΔＶはプラスの値になる。そのため、デジタルデータ（Ｄ８，Ｄ７，Ｄ６）が（１，１，０）から（１，１，１）に変化すると、図４に示すような段差が生じてしまう。

［第３の実施形態］
そこで、この実施形態のＤＡ変換回路は図５に示すように、第２の抵抗ストリング１７の抵抗Ｒ９〜Ｒ１６に対して直列に、前記段差を補正するための補正抵抗ＲＨを設けた。

また、第１の抵抗ストリング１０にもう１つの抵抗Ｒ２５を付け加えた。また、第１のスイッチ回路１３は、抵抗Ｒ１〜Ｒ８，Ｒ２５の中から選択された、隣接する２つの抵抗からなる直列抵抗の両端から発生される一対のアナログ電圧を選択するようにした。デジタルデータ（Ｄ８，Ｄ７，Ｄ６）とオンするスイッチの関係は表４の通りである。

例えば、図６（Ａ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，１）の場合、スイッチＳ１，Ｓ９がオンして抵抗Ｒ１，Ｒ２の両端の２つの電圧が選択される。すると、第２の抵抗ストリング１７には、それらの電圧が基準電圧として供給される。また、図６（Ｂ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，０）の場合、スイッチＳ２，Ｓ１０がオンして抵抗Ｒ２，Ｒ３の両端の２つの電圧が選択される。すると、第２の抵抗ストリング１７には、それらの電圧が基準電圧として供給される。

このとき、第２の抵抗ストリング１７の抵抗Ｒ９〜Ｒ１６の直列抵抗値を８×Ｒ’とすると、補正抵抗ＲＨの抵抗値が８×Ｒ’に等しい場合、前記段差が同様に生じてしまう。そこで、例えば補正抵抗ＲＨの抵抗値は、８×Ｒ’より少し小さい値にすることが前記段差を少なくする補正効果を得る上で好ましい。本発明者が行った回路シミュレーション結果によれば、デジタルデータのステップで０．５ステップ分少ない、７．５×Ｒ’とすることで補正効果を得られることが分かった。

［第４の実施形態］
この実施形態は第１の実施形態の第１のスイッチ回路１３、第２のスイッチ回路１８のスイッチの構成を変更して、スイッチ数を更に削減するものである。以下、第１の実施形態を基にして説明するが、同様な変更は第２、第３の実施形態にも適用することができる。

図７に示すように、第１のスイッチ回路１３Ａは９個のスイッチＳ１〜Ｓ９、第２のスイッチ回路１８Ａも９個のスイッチＳ１０〜Ｓ１８で構成されている。第１のスイッチ回路１３Ａについて、デジタルデータ（Ｄ８，Ｄ７，Ｄ６）とオンするスイッチの関係は表５の通りである。

しかしながら、偶数番目の抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８の電圧を選択するときは、第２の抵抗ストリング１７に供給される基準電圧の上下関係が逆転することに注意しなければならない。この点について説明する。図８（Ａ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，１）の場合、スイッチＳ１，Ｓ２がオンする。すると、抵抗Ｒ１の上端の電圧ＶＲＥＦがバッファ１５に印加され、抵抗Ｒ１の下端の電圧７／８×ＶＲＥＦがバッファ１６に印加される。

一方、図８（Ｂ）に示すように、上位３ビットのデジタルデータ（Ｄ８，Ｄ７，Ｄ６）＝（１，１，０）の場合、スイッチＳ２，Ｓ３がオンする。すると、抵抗Ｒ２の上端の電圧７／８×ＶＲＥＦがバッファ１６に印加され、抵抗Ｒ２の下端の電圧６／８×ＶＲＥＦがバッファ１５に印加される。

従って、このように第２の抵抗ストリング１７に供給される基準電圧の上下関係が逆転したときには、第２のスイッチ回路１８Ａのスイッチングもそれに応じて変更する必要がある。

本発明の第１の実施形態によるＤＡ変換回路の構成を示す図である。 本発明の第２の実施形態によるＤＡ変換回路の構成を示す図である。 本発明の第２の実施形態によるＤＡ変換回路の動作を説明する図である。 本発明の第２の実施形態によるＤＡ変換回路の動作を説明する図である。 本発明の第３の実施形態によるＤＡ変換回路の構成を示す図である。 本発明の第３の実施形態によるＤＡ変換回路の動作を説明する図である。 本発明の第４の実施形態によるＤＡ変換回路の構成を示す図である。 本発明の第４の実施形態によるＤＡ変換回路の動作を説明する図である。 従来例のＲ−２Ｒ方式のＤＡ変換回路の構成を示す図である。 従来例のＲ−２Ｒ方式のＤＡ変換回路のビット反転を説明する図である。 従来例の抵抗ストリング方式のＤＡ変換回路の構成を示す図である。

符号の説明

１０ 第１の抵抗ストリング １１ 基準電圧源
１２，１５，１６，１９，２０，２３ バッファ
１３，１３Ａ 第１のスイッチ回路 １４ デコーダ回路
１７ 第２の抵抗ストリング １８，１８Ａ 第２のスイッチ回路
２１ 第３の抵抗ストリング ２２ 第３のスイッチ回路
Ｒ１〜Ｒ２５ 抵抗 ＲＨ 補正抵抗
Ｓ１〜Ｓ４０ スイッチ

Claims (1)

1. 上位の複数ビットと下位の複数ビットを含む入力デジタル信号をアナログ電圧に変換するＤＡ変換回路において、
   直列接続された複数の第１の抵抗を有し、複数のアナログ電圧を発生する第１の抵抗ストリングと、
   上位の複数ビットに応じて、第１の抵抗ストリングから発生された複数のアナログ電圧の中から、一対のアナログ電圧を選択する第１のスイッチ回路と、
   選択された一対のアナログ電圧が基準電圧として供給され、直列接続された複数の第２の抵抗を有し、複数のアナログ電圧を発生する第２の抵抗ストリングと、
   下位の複数ビットに応じて、第２の抵抗ストリングから発生された複数のアナログ電圧の中から、一対のアナログ電圧を選択する第２のスイッチ回路と、を備え、
   前記第１のスイッチ回路は、複数の第１の抵抗の中から選択された、隣接する２つの第１の抵抗からなる直列抵抗の両端から発生される一対のアナログ電圧を選択し、
   前記第２の抵抗ストリングは、前記複数の第２の抵抗に直列に接続され、入力デジタル信号に対する出力アナログ電圧の段差を補正するための補正抵抗を備え、第２の抵抗の抵抗値は第１の抵抗の抵抗値より大きいことを特徴とするＤＡ変換回路。

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