CN116248120A - 电阻串数模转换器及其设计方法 - Google Patents

Abstract

本公开提供了一种电阻串数模转换器及其设计方法，其中，电阻串数模转换器包括分段电阻串，分段电阻串包括高位电阻串和低位电阻串，各段分段电阻串之间的连接方式由分段数据控制；连接方式包括串联和并联，分段数据由输入数据分段得到，分段数据包括高位输入数据和低位输入数据，高位输入数据对应高位电阻串，低位输入数据对应低位电阻串；高位电阻串的第一端耦接输入基准电压端，高位电阻串的第二端接地；低位电阻串经由高位并联开关组并联至高位电阻串中电阻器的两端，电阻串数模转换器的输出电平由低位电阻串中的结点电平经由低位开关组得到。本公开解决了相关技术中电阻串DAC精度较低的问题。

Description

电阻串数模转换器及其设计方法

技术领域

本公开涉及集成电路技术领域，具体涉及一种电阻串数模转换器及其设计方法。

背景技术

在设计集成电路时，数模转换器(Digital to Analog Converter，简称为DAC)的设计存在高精度高速应用要求。传统电阻串DAC虽然速度快，但是其包含的电阻和开关的个数随输入数据位数的增加而指数增加。由于传统电阻串DAC在实现高精度时需要的电阻和开关个数较多，面积代价过大，因此往往会采用网络型结构的DAC，例如R-2R电阻网络型DAC，或者R-2R电阻网络和温度计码网络结合的DAC。

然而，目前这类网络型结构的DAC精度较低，只能达到12bits，难以进一步提高精度。

发明内容

本公开的主要目的在于提供一种电阻串数模转换器及其设计方法，以解决相关技术中电阻串DAC精度较低的问题。

为了实现上述目的，本公开的第一方面提供了一种电阻串数模转换器，包括分段电阻串，分段电阻串包括高位电阻串和低位电阻串，各段分段电阻串之间的连接方式由分段数据控制；

其中，连接方式包括串联和并联，分段数据是由输入数据分段得到的，分段数据包括高位输入数据和低位输入数据，高位输入数据对应高位电阻串，低位输入数据对应低位电阻串；

高位电阻串的第一端耦接输入基准电压端，高位电阻串的第二端接地；

低位电阻串经由高位并联开关组并联至高位电阻串中电阻器的两端，电阻串数模转换器的输出电平由低位电阻串中的结点电平经由低位开关组得到。

可选地，输入数据分段为两段分段数据，包括高位输入数据和低位输入数据，其中，高位输入数据的位数为M，低位输入数据的位数为N；

高位电阻串包括依次串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，低位电阻串包括依次串联的2^N-1个阻值为R的电阻器。

进一步地，高位输入数据对应的十进制值为m，低位输入数据对应的十进制值为n，高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与低位电阻串并联；

电阻串数模转换器的输出电平由低位电阻串中从下往上第n+1个结点电平经由低位开关组得到。

可选地，分段数据还包括一个或多个中位输入数据，分段电阻串还包括一个或多个中位电阻串，中位输入数据和中位电阻串一一对应。

进一步地，当中位输入数据和中位电阻串的个数均为一个时，输入数据分段为三段分段数据，包括高位输入数据、中位输入数据和低位输入数据，其中，高位输入数据的位数为M，中位输入数据的位数为N，低位输入数据的位数为X；

高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，中位电阻串包括依次串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，低位电阻串包括依次串联的2^X-1个阻值为R的电阻器。

进一步地，高位输入数据对应的十进制值为m，中位输入数据对应的十进制值为n，低位输入数据对应的十进制值为x；

高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与中位电阻串并联；

当n＝0时，中位电阻串中从下往上第1个阻值为R的电阻器经由中位并联开关组与低位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，中位电阻串中从下往上第n个阻值为R的电阻器经由中位并联开关组与低位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最下方；

电阻串数模转换器的输出电平由低位电阻串中从下往上第x+1个结点电平经由低位开关组得到。

进一步地，当中位输入数据和中位电阻串的个数均为两个时，输入数据分段为四段分段数据，包括高位输入数据、第一中位输入数据、第二中位输入数据和低位输入数据，其中，高位输入数据的位数为M，第一中位输入数据的位数为N，第二中位输入数据的位数为X，低位输入数据的位数为Y；

高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，第一中位电阻串包括串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，第二中位电阻串包括依次串联的2^X-1个阻值为R的电阻器和一个阻值为R/2^Y的电阻器，低位电阻串包括依次串联的2^Y-1个阻值为R的电阻器。

进一步地，高位输入数据对应的十进制值为m，第一中位输入数据对应的十进制值为n，第二中位输入数据对应的十进制值为x，低位输入数据对应的十进制值为y；

高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与第一中位电阻串并联；

当n＝0时，第一中位电阻串中从下往上第1个阻值为R的电阻器经由第一中位并联开关组与第二中位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，第一中位电阻串中从下往上第n个阻值为R的电阻器经由第一中位并联开关组与第二中位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最下方；

当x＝0时，第二中位电阻串中从下往上第1个阻值为R的电阻器经由第二中位并联开关组与低位电阻串并联，第一中位电阻串中阻值为R/2^X的电阻器经由第一中位串联开关串联至最上方；当x≠0时，第二中位电阻串中从下往上第x个阻值为R的电阻器经由第二中位并联开关组与低位电阻串并联，第一中位电阻串中阻值为R/2^X的电阻器经由第一中位串联开关串联至最下方；

电阻串数模转换器的输出电平由低位电阻串中从下往上第y+1个结点电平经由低位开关组得到。

可选地，电阻串数模转换器还包括与输出电平端耦接的缓冲放大器，缓冲放大器用于提高驱动能力。

本公开的第二方面提供了一种电阻串数模转换器的设计方法，该设计方法用于设计第一方面任意一项的电阻串数模转换器，该设计方法包括：

将输入数据分段，得到多段分段数据；

基于多段分段数据中的各段分段数据，设计分段数据对应的分段电阻串；

通过各段分段数据，控制分段电阻串之间的连接方式，其中，连接方式包括串联和并联；以及

按照分段电阻串之间的连接方式连接各段分段电阻串，得到电阻串数模转换器。

在本公开实施例提供的电阻串数模转换器中，包括分段电阻串，分段电阻串包括高位电阻串和低位电阻串，各段分段电阻串之间的连接方式由分段数据控制；其中，连接方式包括串联和并联，分段数据是由输入数据分段得到的，分段数据包括高位输入数据和低位输入数据，高位输入数据对应高位电阻串，低位输入数据对应低位电阻串；通过将输入数据分段，得到高位输入数据和低位输入数据，对应设计高位电阻串和低位电阻串，减少了高位电阻串和低位电阻串使用的电阻和开关个数，所需面积较小，并且提高了电阻串数模转换器的精度，解决了相关技术中电阻串DAC精度较低的问题。

附图说明

为了更清楚地说明本公开具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开第一实施例提供的电阻串数模转换器的示例性电路图；

图2为本公开第二实施例提供的电阻串数模转换器的示例性电路图；

图3为本公开第三实施例提供的电阻串数模转换器的示例性电路图；

图4为本公开第四实施例提供的电阻串数模转换器的示例性电路图。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在设计集成电路时，数模转换器(Digital to Analog Converter，简称为DAC)的设计存在高精度高速应用要求。传统电阻串DAC虽然速度快，但是其包含的电阻和开关的个数随输入数据位数的增加而指数增加。由于传统电阻串DAC在实现高精度时需要的电阻和开关个数较多，面积代价过大，因此往往会采用网络型结构的DAC，例如R-2R电阻网络型DAC，或者R-2R电阻网络和温度计码网络结合的DAC。然而，目前这类网络型结构的DAC精度较低，只能达到12bits，难以进一步提高精度。

为了解决上述问题，本公开实施例提供了一种电阻串数模转换器，该电阻串DAC在设计时将输入数据进行分段，得到的分段数据对应分段电阻串，通过分段数据控制各段分段电阻串的串并联接法，最终得到高精度的DAC输出电平。

本公开实施例提供的电阻串数模转换器的示例性电路图如图1所示，包括分段电阻串，分段电阻串包括高位电阻串和低位电阻串，各段分段电阻串之间的连接方式由分段数据控制；

其中，连接方式包括串联和并联，分段数据是由输入数据分段得到的，分段数据包括高位输入数据和低位输入数据，高位输入数据对应高位电阻串，低位输入数据对应低位电阻串；分段数据控制低位电阻串与高位电阻串中的一个电阻器并联，与高位电阻串中的其他电阻器串联；

高位电阻串的第一端耦接输入基准电压端，高位电阻串的第二端接地；

低位电阻串经由高位并联开关组并联至高位电阻串中电阻器的两端，电阻串数模转换器的输出电平由低位电阻串中的结点电平经由低位开关组得到。高位并联开关组属于并联开关组，可以使用独热码或二进制码控制。

本公开实施例中，分段个数可以根据实际设计精度自由选取；并且，分段后得到的每段位数也可以自由分配，优选的，可以选取高位输入数据的位数大于等于低位输入数据的位数。

本公开通过将输入数据分段，得到高位输入数据和低位输入数据，对应设计高位电阻串和低位电阻串，减少了高位电阻串和低位电阻串使用的电阻和开关个数，所需面积较小，并且提高了电阻串数模转换器的精度，解决了相关技术中电阻串DAC精度较低的问题。

本公开一种可选的实施方式中，输入数据分段为两段分段数据，包括高位输入数据和低位输入数据，其中，高位输入数据的位数为M，低位输入数据的位数为N；

高位电阻串包括依次串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，低位电阻串包括依次串联的2^N-1个阻值为R的电阻器。

本公开一种优选的实施方式中，高位输入数据对应的十进制值为m，低位输入数据对应的十进制值为n，高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与低位电阻串并联；

电阻串数模转换器的输出电平由低位电阻串中从下往上第n+1个结点电平经由低位开关组得到。

以一个16bits精度的DAC为例，可以将输入数据分为若干段，例如分为两段，从高位到低位两段数据的位数分别设为M和N，而高位输入数据和低位输入数据这两段数据对应的十进制值大小分别设为m和n，可以取M＝8、N＝8，得到电阻串数模转换器的示例性电路图如图1所示。

图1中，输入基准电压为Vref，输出电平为Vout。根据两段数据，对应设计两段电阻串。高位对应的电阻串由2^M＝256个阻值为R的电阻器和一个阻值为R/2^N＝R/256的电阻器构成，低位对应的电阻串由(2^N-1＝255)个阻值为R的电阻器构成。

根据高位输入数据大小m控制第一列开关，从第一列256个串联电阻器R中选择从下至上数第(m+1)个阻值为R的电阻器进行并联。根据低位输入数据大小n控制输出Vout的开关组，选择从下往上第n+1个结点电平输出。

结合图1可以看出，两段电阻串DAC的开关逻辑简单，容易在工艺上实现。

本公开一种可选的实施方式中，分段数据还包括一个或多个中位输入数据，分段电阻串还包括一个或多个中位电阻串，中位输入数据和中位电阻串一一对应；

本公开一种可选的实施方式中，当中位输入数据和中位电阻串的个数均为一个时，输入数据分段为三段分段数据，包括高位输入数据、中位输入数据和低位输入数据，其中，高位输入数据的位数为M，中位输入数据的位数为N，低位输入数据的位数为X；

高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，中位电阻串包括依次串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，低位电阻串包括依次串联的2^X-1个阻值为R的电阻器。

本公开一种优选的实施方式中，高位输入数据对应的十进制值为m，中位输入数据对应的十进制值为n，低位输入数据对应的十进制值为x；

高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与中位电阻串并联；

当n＝0时，中位电阻串中从下往上第1个阻值为R的电阻器经由中位并联开关组与低位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，中位电阻串中从下往上第n个阻值为R的电阻器经由中位并联开关组与低位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最下方；

电阻串数模转换器的输出电平由低位电阻串中从下往上第x+1个结点电平经由低位开关组得到。

以一个16bits精度的DAC为例，可以将输入数据分为若干段，例如分为三段，从高位到低位三段数据的位数分别设为M、N和X，而三段数据对应的十进制值大小分别设为m、n和x，可以取M＝6、N＝6、X＝4，得到电阻串数模转换器的示例性电路图如图2所示。

图2中，输入基准电压为Vref，输出电平为Vout。根据三段数据，对应设计三段电阻串。高位对应的电阻串由2^M＝64个阻值为R的电阻器和一个阻值为R/2^N＝R/64的电阻器构成，中位对应的电阻串由(2^N-1＝63)个阻值为R的电阻器和一个阻值为R/2^X＝R/16的电阻器构成，低位对应的电阻串由(2^X-1＝15)个阻值为R的电阻器构成。流过三段电阻串网络的电流大小依次为Vref/(2^MR)、Vref/(2^M+NR)和Vref/(2^M+N+XR)。

根据高位输入数据大小m控制第一列开关，从第一列64个串联的阻值为R的电阻器中选择从下至上数第(m+1)个阻值为R的电阻器进行并联。根据中位输入数据大小n控制第二列开关和第一列电阻串中阻值为R/64的电阻的串联接法，若n＝0，则第二列开关选择第二列电阻串中从下至上数第1个阻值为R的电阻器进行并联，同时，第一列电阻串中阻值为R/64的电阻器接最上方；若1≤n≤63(即n不等于0)，则从第二列63个串联电阻器R中选择从下至上数第n个阻值为R的电阻器进行并联，同时，第一列电阻串中阻值为R/64的电阻器接最下方。根据低位输入数据大小x控制输出Vout的开关组，选择从下往上第x+1个结点电平输出。

最终得到16bits精度的输出电平Vout的表达式如下：

n＝0时，

n≠0时，

结合图2可以看出，三段电阻串DAC综合考虑开关、电阻器的个数多少和开关逻辑复杂程度，在达到相同精度16bits下，与图1所示的两段电阻串DAC相比，三段电阻串DAC需要的开关、电阻器的个数较少，面积更小。

图3示出了电阻串数模转换器的示例性电路图，与图2相比，图3中的三段电阻串DAC结构中增加了一个串联小电阻，简化了串联开关结构和逻辑。

对于并联开关组的设计，可以使用二进制选择结构或其他任意结构，本公开实施例中的并联开关组包括高位并联开关组、中位并联开关组、第一中位并联开关组和第二中位并联开关组。对于串联开关的设计，可以选择图2或图3所示结构。

本公开一种可选的实施方式中，当中位输入数据和中位电阻串的个数均为两个时，输入数据分段为四段分段数据，包括高位输入数据、第一中位输入数据、第二中位输入数据和低位输入数据，其中，高位输入数据的位数为M，第一中位输入数据的位数为N，第二中位输入数据的位数为X，低位输入数据的位数为Y；

高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，第一中位电阻串包括串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，第二中位电阻串包括依次串联的2^X-1个阻值为R的电阻器和一个阻值为R/2^Y的电阻器，低位电阻串包括依次串联的2^Y-1个阻值为R的电阻器。

本公开一种优选的实施方式中，高位输入数据对应的十进制值为m，第一中位输入数据对应的十进制值为n，第二中位输入数据对应的十进制值为x，低位输入数据对应的十进制值为y；

高位电阻串中从下往上第m+1个阻值为R的电阻器经由高位并联开关组与第一中位电阻串并联；

当n＝0时，第一中位电阻串中从下往上第1个阻值为R的电阻器经由第一中位并联开关组与第二中位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，第一中位电阻串中从下往上第n个阻值为R的电阻器经由第一中位并联开关组与第二中位电阻串并联，高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最下方；

当x＝0时，第二中位电阻串中从下往上第1个阻值为R的电阻器经由第二中位并联开关组与低位电阻串并联，第一中位电阻串中阻值为R/2^X的电阻器经由第一中位串联开关串联至最上方；当x≠0时，第二中位电阻串中从下往上第x个阻值为R的电阻器经由第二中位并联开关组与低位电阻串并联，第一中位电阻串中阻值为R/2^X的电阻器经由第一中位串联开关串联至最下方；

电阻串数模转换器的输出电平由低位电阻串中从下往上第y+1个结点电平经由低位开关组得到。

以一个16bits精度的DAC为例，还可以将输入数据分为四段及四段以上，拓展到大于三段的结构。需要注意的是，在分为四段及以上的电阻串DAC结构中，除了对应最低位两段的电阻串网络外，其他高位的电阻串网络均需要改变小电阻的串联接法。

例如，当分为四段时，高位、第一中位、第二中位和低位四段数据的位数分别设为M、N、X和Y，而四段数据对应的十进制值大小分别设为m、n、x和y，可以取M＝4、N＝4、X＝4、Y＝4，得到电阻串数模转换器的示例性电路图如图4所示。

图4中，输入基准电压为Vref，输出电平为Vout。根据四段数据，对应设计四段电阻串。高位对应的电阻串由2^M＝16个阻值为R的电阻器和一个阻值为R/2^N＝R/16的电阻器构成，第一中位对应的电阻串由(2^N-1＝15)个阻值为R的电阻器和一个阻值为R/2^X＝R/16的电阻器构成，第二中位对应的电阻串由(2^X-1＝15)个阻值为R的电阻器和一个阻值为R/2^Y＝R/16的电阻器构成，低位对应的电阻串由(2^Y-1＝15)个阻值为R的电阻器构成。

结合图1至图4可以看出，本公开分别提供了二段电阻串DAC、三段电阻串DAC和四段电阻串DAC的结构，因此，本公开实施例中的分段个数可以根据实际设计精度自由选取；并且，分段后得到的每段位数也可以自由分配。

在自由配置分段个数和每段位数时，可以综合考虑电阻器、开关个数多少和开关逻辑复杂程度将输入数据分段。一般可以选择分为三段，在相同精度16bits下，与二段电阻串DAC相比，三段电阻串DAC需要的电阻器和开关的个数更少，面积更小；与四段电阻串DAC相比，三段电阻串DAC的开关逻辑更简单，工艺上更容易实现。

本公开一种可选的实施方式中，电阻串数模转换器还包括与输出电平端耦接的缓冲放大器，缓冲放大器用于提高驱动能力。

由于输出电平Vout不能通过电流，因此可以在该电阻串DAC后增加缓冲放大器，起到提高驱动能力的作用。

本公开还提供了一种电阻串数模转换器的设计方法，该设计方法用于设计上述电阻串数模转换器，该设计方法包括：

将输入数据分段，得到多段分段数据；

基于多段分段数据中的各段分段数据，设计分段数据对应的分段电阻串；确定分段数据对应的分段电阻串所包含电阻器的个数和阻值，设计分段电阻串；

通过各段分段数据，控制分段电阻串之间的连接方式，其中，连接方式包括串联和并联；通过各段分段数据控制各段分段电阻串的串并联接法，例如，在两段分段数据的情况下设计两段分段电阻串，包括高位电阻串和低位电阻串，分段数据控制低位电阻串与高位电阻串中的一个电阻器并联，与高位电阻串中的其他电阻器串联；

按照分段电阻串之间的连接方式连接各段分段电阻串，得到电阻串数模转换器。利用并联开关组，按照各段分段电阻串的串并联接法连接各段分段电阻串，得到电阻串数模转换器。

在电阻串DAC的设计方法中，将输入数据进行分段，分段数据对应分段电阻串，通过分段数据控制各段电阻串的串并联接法，最终得到高精度的DAC输出电平，该DAC输出电平至少可以达到16bits。

该高精度分段DAC设计方法的分段个数可根据实际设计精度自由选取。此外，每段位数也可进行自由分配。

从以上的描述中，可以看出，本公开实现了如下技术效果：

本公开通过将输入数据分段，得到高位输入数据和低位输入数据，对应设计高位电阻串和低位电阻串，减少了高位电阻串和低位电阻串使用的电阻和开关个数，所需面积较小，并且提高了电阻串数模转换器的精度，解决了相关技术中电阻串DAC精度较低的问题。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

虽然结合附图描述了本公开的实施方式，但是本领域技术人员可以在不脱离本公开的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种电阻串数模转换器，其特征在于，包括分段电阻串，所述分段电阻串包括高位电阻串和低位电阻串，各段分段电阻串之间的连接方式由分段数据控制；

其中，所述连接方式包括串联和并联，所述分段数据是由输入数据分段得到的，所述分段数据包括高位输入数据和低位输入数据，所述高位输入数据对应所述高位电阻串，所述低位输入数据对应所述低位电阻串；

所述高位电阻串的第一端耦接输入基准电压端，所述高位电阻串的第二端接地；

所述低位电阻串经由高位并联开关组并联至所述高位电阻串中电阻器的两端，所述电阻串数模转换器的输出电平由所述低位电阻串中的结点电平经由低位开关组得到。

2.根据权利要求1所述的电阻串数模转换器，其特征在于，所述输入数据分段为两段分段数据，包括高位输入数据和低位输入数据，其中，所述高位输入数据的位数为M，所述低位输入数据的位数为N；

所述高位电阻串包括依次串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，所述低位电阻串包括依次串联的2^N-1个阻值为R的电阻器。

3.根据权利要求2所述的电阻串数模转换器，其特征在于，所述高位输入数据对应的十进制值为m，所述低位输入数据对应的十进制值为n，所述高位电阻串中从下往上第m+1个阻值为R的电阻器经由所述高位并联开关组与所述低位电阻串并联；

所述电阻串数模转换器的输出电平由所述低位电阻串中从下往上第n+1个结点电平经由所述低位开关组得到。

4.根据权利要求1所述的电阻串数模转换器，其特征在于，所述分段数据还包括一个或多个中位输入数据，所述分段电阻串还包括一个或多个中位电阻串，所述中位输入数据和所述中位电阻串一一对应。

5.根据权利要求4所述的电阻串数模转换器，其特征在于，当所述中位输入数据和所述中位电阻串的个数均为一个时，所述输入数据分段为三段分段数据，包括高位输入数据、中位输入数据和低位输入数据，其中，所述高位输入数据的位数为M，所述中位输入数据的位数为N，所述低位输入数据的位数为X；

所述高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，所述中位电阻串包括依次串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，所述低位电阻串包括依次串联的2^X-1个阻值为R的电阻器。

6.根据权利要求5所述的电阻串数模转换器，其特征在于，所述高位输入数据对应的十进制值为m，所述中位输入数据对应的十进制值为n，所述低位输入数据对应的十进制值为x；

所述高位电阻串中从下往上第m+1个阻值为R的电阻器经由所述高位并联开关组与所述中位电阻串并联；

当n＝0时，所述中位电阻串中从下往上第1个阻值为R的电阻器经由中位并联开关组与所述低位电阻串并联，所述高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，所述中位电阻串中从下往上第n个阻值为R的电阻器经由所述中位并联开关组与所述低位电阻串并联，所述高位电阻串中阻值为R/2^N的电阻器经由所述高位串联开关串联至最下方；

所述电阻串数模转换器的输出电平由所述低位电阻串中从下往上第x+1个结点电平经由所述低位开关组得到。

7.根据权利要求4所述的电阻串数模转换器，其特征在于，当所述中位输入数据和所述中位电阻串的个数均为两个时，所述输入数据分段为四段分段数据，包括高位输入数据、第一中位输入数据、第二中位输入数据和低位输入数据，其中，所述高位输入数据的位数为M，所述第一中位输入数据的位数为N，所述第二中位输入数据的位数为X，所述低位输入数据的位数为Y；

所述高位电阻串包括串联的2^M个阻值为R的电阻器和一个阻值为R/2^N的电阻器，所述第一中位电阻串包括串联的2^N-1个阻值为R的电阻器和一个阻值为R/2^X的电阻器，所述第二中位电阻串包括依次串联的2^X-1个阻值为R的电阻器和一个阻值为R/2^Y的电阻器，所述低位电阻串包括依次串联的2^Y-1个阻值为R的电阻器。

8.根据权利要求7所述的电阻串数模转换器，其特征在于，所述高位输入数据对应的十进制值为m，所述第一中位输入数据对应的十进制值为n，所述第二中位输入数据对应的十进制值为x，所述低位输入数据对应的十进制值为y；

所述高位电阻串中从下往上第m+1个阻值为R的电阻器经由所述高位并联开关组与所述第一中位电阻串并联；

当n＝0时，所述第一中位电阻串中从下往上第1个阻值为R的电阻器经由第一中位并联开关组与所述第二中位电阻串并联，所述高位电阻串中阻值为R/2^N的电阻器经由高位串联开关串联至最上方；当n≠0时，所述第一中位电阻串中从下往上第n个阻值为R的电阻器经由所述第一中位并联开关组与所述第二中位电阻串并联，所述高位电阻串中阻值为R/2^N的电阻器经由所述高位串联开关串联至最下方；

当x＝0时，所述第二中位电阻串中从下往上第1个阻值为R的电阻器经由第二中位并联开关组与所述低位电阻串并联，所述第一中位电阻串中阻值为R/2^X的电阻器经由第一中位串联开关串联至最上方；当x≠0时，所述第二中位电阻串中从下往上第x个阻值为R的电阻器经由所述第二中位并联开关组与所述低位电阻串并联，所述第一中位电阻串中阻值为R/2^X的电阻器经由所述第一中位串联开关串联至最下方；

所述电阻串数模转换器的输出电平由所述低位电阻串中从下往上第y+1个结点电平经由所述低位开关组得到。

9.根据权利要求1所述的电阻串数模转换器，其特征在于，所述电阻串数模转换器还包括与输出电平端耦接的缓冲放大器，所述缓冲放大器用于提高驱动能力。

10.一种电阻串数模转换器的设计方法，其特征在于，所述设计方法用于设计权利要求1-9任意一项所述的电阻串数模转换器，所述设计方法包括：

将输入数据分段，得到多段分段数据；

基于多段分段数据中的各段分段数据，设计所述分段数据对应的分段电阻串；

通过所述各段分段数据，控制所述分段电阻串之间的连接方式，其中，所述连接方式包括串联和并联；以及

按照所述分段电阻串之间的连接方式连接各段分段电阻串，得到所述电阻串数模转换器。

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