JP2778286B2 - Ｄ／ａコンバータ回路 - Google Patents
Ｄ／ａコンバータ回路Info
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- JP2778286B2 JP2778286B2 JP3130484A JP13048491A JP2778286B2 JP 2778286 B2 JP2778286 B2 JP 2778286B2 JP 3130484 A JP3130484 A JP 3130484A JP 13048491 A JP13048491 A JP 13048491A JP 2778286 B2 JP2778286 B2 JP 2778286B2
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- JP
- Japan
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- circuit
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- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａコンバータに関
し、特にラダー抵抗回路を用いたＤ／Ａコンバータに関
する。
し、特にラダー抵抗回路を用いたＤ／Ａコンバータに関
する。
【０００２】
【従来の技術】抵抗分割を用いた従来のＤ／Ａコンバー
タとしては、図３に示す回路が使用されている。このＤ
／Ａコンバータは、ラダー抵抗回路と呼ばれ、抵抗値Ｒ
と２Ｒの２種類の抵抗を組合せ、抵抗分割を利用してデ
ィジタル入力２0〜２7からアナログ出力ＯＵＴを得るも
のである。
タとしては、図３に示す回路が使用されている。このＤ
／Ａコンバータは、ラダー抵抗回路と呼ばれ、抵抗値Ｒ
と２Ｒの２種類の抵抗を組合せ、抵抗分割を利用してデ
ィジタル入力２0〜２7からアナログ出力ＯＵＴを得るも
のである。
【０００３】図３は８ビット入力のＤ／Ａコンバータ回
路を示しており、この方式は図４に示す必要なレベル数
だけ単位抵抗Ｒ１〜Ｒ２５６を直列に接続し、ディジタ
ル入力２0〜２7に対応するアナログレベルをスイッチマ
トリクスにより選択するＲストリング方式に比較して、
必要な抵抗素子の数が少なくて済み、Ｄ／Ａコンバータ
を小面積にして形成できるという利点がある。
路を示しており、この方式は図４に示す必要なレベル数
だけ単位抵抗Ｒ１〜Ｒ２５６を直列に接続し、ディジタ
ル入力２0〜２7に対応するアナログレベルをスイッチマ
トリクスにより選択するＲストリング方式に比較して、
必要な抵抗素子の数が少なくて済み、Ｄ／Ａコンバータ
を小面積にして形成できるという利点がある。
【０００４】これに対して、Ｒストリング方式は多数の
単位抵抗素子を必要としているが、Ｄ／Ａコンバータに
必要不可欠な単調増加性が原理的に保証されるという利
点がある。単調増加性とは、ディジタルに入力値の増加
と共に、誤差はあるにせよアナログ出力が必ず増加する
性質のことである。
単位抵抗素子を必要としているが、Ｄ／Ａコンバータに
必要不可欠な単調増加性が原理的に保証されるという利
点がある。単調増加性とは、ディジタルに入力値の増加
と共に、誤差はあるにせよアナログ出力が必ず増加する
性質のことである。
【０００５】Ｒストリング方式は入力ビット数が増える
と必要な単位抵抗素子数が大幅に増加するので、かかる
難点を解決すべく図５に示すような方式も提案されてい
る。
と必要な単位抵抗素子数が大幅に増加するので、かかる
難点を解決すべく図５に示すような方式も提案されてい
る。
【０００６】図５は８ビット入力のＤ／Ａコンバータを
示しており、入力４ビット毎にスイッチマトリクス５
１，５２を備え、２段構成にして必要な単位抵抗数Ｒ１
〜Ｒ１６，Ｒ１’〜Ｒ１６’を減少させている。ただし
この場合精度のよいバッファ５３，５４が必要となる。
この方式では入力信号の上位４ビット２0〜２3でスイッ
チマトリクス５１を制御し、２つのバッファ５３，５４
にそれぞれ１６個の抵抗列Ｒ１〜Ｒ１６，Ｒ１’〜Ｒ１
６’の上端と下端の電圧を提供し、バッファを通過した
電圧をさらに１６分割し、下位４ビット２4〜２7で制御
されるスイッチマトリクス５２により選択している。
示しており、入力４ビット毎にスイッチマトリクス５
１，５２を備え、２段構成にして必要な単位抵抗数Ｒ１
〜Ｒ１６，Ｒ１’〜Ｒ１６’を減少させている。ただし
この場合精度のよいバッファ５３，５４が必要となる。
この方式では入力信号の上位４ビット２0〜２3でスイッ
チマトリクス５１を制御し、２つのバッファ５３，５４
にそれぞれ１６個の抵抗列Ｒ１〜Ｒ１６，Ｒ１’〜Ｒ１
６’の上端と下端の電圧を提供し、バッファを通過した
電圧をさらに１６分割し、下位４ビット２4〜２7で制御
されるスイッチマトリクス５２により選択している。
【０００７】
【発明が解決しようとする課題】以上説明した従来のＤ
／Ａコンバータでは、図４に示すＲストリング方式は多
数の単位抵抗を必要としており、ＩＣ化した場合、他の
方式に比較しチップ上の占有面積が大きくなるという問
題点を有する。
／Ａコンバータでは、図４に示すＲストリング方式は多
数の単位抵抗を必要としており、ＩＣ化した場合、他の
方式に比較しチップ上の占有面積が大きくなるという問
題点を有する。
【０００８】図５に示す改良されたＲストリング方式で
は、入力レンジが広く精度のよいバッファ回路５３，５
４を必要としている。例えばＶREFを２．５Ｖとする
と、８ビットのＤ／Ａでは、１ＬＳＢが１０ｍＶ程度と
なり、２つのバッファ回路５３，５４のオフセット電圧
の差が１０ｍＶ以上になると単調増加性が満足できなく
なるという問題点を有している。
は、入力レンジが広く精度のよいバッファ回路５３，５
４を必要としている。例えばＶREFを２．５Ｖとする
と、８ビットのＤ／Ａでは、１ＬＳＢが１０ｍＶ程度と
なり、２つのバッファ回路５３，５４のオフセット電圧
の差が１０ｍＶ以上になると単調増加性が満足できなく
なるという問題点を有している。
【０００９】さらに、図３のラダー抵抗方式は、比較的
少ない占有面積上に構成できるものの単調増加性の保証
は、抵抗体の精度のばらつきの影響に大きく影響され、
特に、ＭＳＢが変化すると単調増加性に大きな影響を受
けるという問題点を有している。
少ない占有面積上に構成できるものの単調増加性の保証
は、抵抗体の精度のばらつきの影響に大きく影響され、
特に、ＭＳＢが変化すると単調増加性に大きな影響を受
けるという問題点を有している。
【００１０】本発明は、ラダー抵抗方式において、ＭＳ
Ｂの変化時における単調増加性の改善を図り、占有面積
の少なく、良好な単調増加性を実現できるＤ／Ａコンバ
ータを提供せんとするものである。
Ｂの変化時における単調増加性の改善を図り、占有面積
の少なく、良好な単調増加性を実現できるＤ／Ａコンバ
ータを提供せんとするものである。
【００１１】
【課題を解決するための手段】本発明の要旨は（ｍ＋
ｎ）ビットの入力信号が供給され該入力信号に対応する
アナログ出力信号を発生させるＤ／Ａコンバータ回路に
おいて、２ｍ個のｎビットラダー抵抗回路と、土記入力
信号に応答して上記ｎビットラダー抵抗回路に出力を供
給する論理回路とを有し、該論理回路は各ｎビットラダ
ー抵抗回路の動作を入力信号の２ビット以上である上位
ｍビットに基づき選択することである。
ｎ）ビットの入力信号が供給され該入力信号に対応する
アナログ出力信号を発生させるＤ／Ａコンバータ回路に
おいて、２ｍ個のｎビットラダー抵抗回路と、土記入力
信号に応答して上記ｎビットラダー抵抗回路に出力を供
給する論理回路とを有し、該論理回路は各ｎビットラダ
ー抵抗回路の動作を入力信号の２ビット以上である上位
ｍビットに基づき選択することである。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明に係るＤ／Ａコンバータの第１
実施例を示す。本実施例は抵抗Ｒと２Ｒを組み合わせた
２組の７ビットラダー抵抗回路１１，１２を出力ＯＵＴ
に接続しており、７ビットラダー抵抗１１へは、入力ビ
ット２0（ＬＳＢ）〜２bと入力ビット２7（ＭＳＢ）と
の論理積出力を、７ビットラダー抵抗１２には、それら
入力ビットの論理和出力をそれぞれ印加している。論理
積回路と論理和回路は全体として論理回路１００を示し
ている。
説明する。図１は本発明に係るＤ／Ａコンバータの第１
実施例を示す。本実施例は抵抗Ｒと２Ｒを組み合わせた
２組の７ビットラダー抵抗回路１１，１２を出力ＯＵＴ
に接続しており、７ビットラダー抵抗１１へは、入力ビ
ット２0（ＬＳＢ）〜２bと入力ビット２7（ＭＳＢ）と
の論理積出力を、７ビットラダー抵抗１２には、それら
入力ビットの論理和出力をそれぞれ印加している。論理
積回路と論理和回路は全体として論理回路１００を示し
ている。
【００１３】かように構成された第１実施例では、入力
ビット２7（ＭＳＢ）が「０」の場合は、ラダー抵抗回
路１２への入力７ビット分はすべて「０」となり、ラダ
ー抵抗回路１２は等価的に２Ｒの抵抗を介して「０」レ
ベルに接続されているのと同じであり、図３の従来のＤ
／Ａコンバータにおいて入力２7（ＭＳＢ）が「０」で
あるのと等価である。
ビット２7（ＭＳＢ）が「０」の場合は、ラダー抵抗回
路１２への入力７ビット分はすべて「０」となり、ラダ
ー抵抗回路１２は等価的に２Ｒの抵抗を介して「０」レ
ベルに接続されているのと同じであり、図３の従来のＤ
／Ａコンバータにおいて入力２7（ＭＳＢ）が「０」で
あるのと等価である。
【００１４】図１に示したＤ／Ａコンバータにおいて入
力２7（ＭＳＢ）が「１」の場合は、ラダー抵抗回路１
１への入力７ビット分はすべて「１」となり、ラダー抵
抗回路２は等価的に２Ｒを介して１レベルに接続されて
いるのと同じであり、図３の従来のＤ／Ａコンバータに
おいて入力２7（ＭＳＢ）が１であるのと等価である。
したがって動作としては図３の従来のラダー抵抗回路と
同じ動作をする。ただし図３の従来のＤ／Ａコンバータ
の場合、入力が“（ＭＳＢ）０１１１１１１１（ＬＳ
Ｂ）”から“（ＭＳＢ）１０００００００（ＬＳＢ）”
へ変化する場合、入力２0から２6までの入力が印加され
る抵抗の極性が１から０へ、また入力２7への入力が印
加される抵抗の極性が０から１へ変化するためにこれら
抵抗のばらつき精度、特に入力２7への入力が印加され
る抵抗のばらつき精度が出力電圧に大きく影響を与え
る。
力２7（ＭＳＢ）が「１」の場合は、ラダー抵抗回路１
１への入力７ビット分はすべて「１」となり、ラダー抵
抗回路２は等価的に２Ｒを介して１レベルに接続されて
いるのと同じであり、図３の従来のＤ／Ａコンバータに
おいて入力２7（ＭＳＢ）が１であるのと等価である。
したがって動作としては図３の従来のラダー抵抗回路と
同じ動作をする。ただし図３の従来のＤ／Ａコンバータ
の場合、入力が“（ＭＳＢ）０１１１１１１１（ＬＳ
Ｂ）”から“（ＭＳＢ）１０００００００（ＬＳＢ）”
へ変化する場合、入力２0から２6までの入力が印加され
る抵抗の極性が１から０へ、また入力２7への入力が印
加される抵抗の極性が０から１へ変化するためにこれら
抵抗のばらつき精度、特に入力２7への入力が印加され
る抵抗のばらつき精度が出力電圧に大きく影響を与え
る。
【００１５】これに対して、本実施例のＤ／Ａコンバー
タの場合、同様な入力信号の変化の場合にも各抵抗への
印加極性がすべて反転するような現象が生じず、単調増
加性がくずれることがない。かかる従来例との動作の違
いを図６（本実施例）と図７（従来例）とに模式的に示
す。図６及び図７において、状態１は入力信号（０１１
１１１１１）の供給されている状態を示しており、上記
ビット列において「０」はＭＳＢを示している。また、
状態２は入力信号（１０００００００）の供給されてい
る状態を示しており、「１」がＭＳＢである。図中（）
の付されたビットは状態１から状態２に変化する際、反
転するビットを示している。
タの場合、同様な入力信号の変化の場合にも各抵抗への
印加極性がすべて反転するような現象が生じず、単調増
加性がくずれることがない。かかる従来例との動作の違
いを図６（本実施例）と図７（従来例）とに模式的に示
す。図６及び図７において、状態１は入力信号（０１１
１１１１１）の供給されている状態を示しており、上記
ビット列において「０」はＭＳＢを示している。また、
状態２は入力信号（１０００００００）の供給されてい
る状態を示しており、「１」がＭＳＢである。図中（）
の付されたビットは状態１から状態２に変化する際、反
転するビットを示している。
【００１６】図２は２ビットのラダー抵抗回路２００，
２０１，２０２，２０３を４つ組み合わせて４ビットの
Ｄ／Ａコンバータを構成した本発明の第２実施例を示し
ている。これらのラダー抵抗回路２００〜２０３は論理
回路２０４で制御されている。同様にして６ビットラダ
ー抵抗回路を４つ組み合わせて８ビットのＤ／Ａコンバ
ータを構成することもできる。この場合、上位２ビット
についてその反転時の単調増加性が保証できる。
２０１，２０２，２０３を４つ組み合わせて４ビットの
Ｄ／Ａコンバータを構成した本発明の第２実施例を示し
ている。これらのラダー抵抗回路２００〜２０３は論理
回路２０４で制御されている。同様にして６ビットラダ
ー抵抗回路を４つ組み合わせて８ビットのＤ／Ａコンバ
ータを構成することもできる。この場合、上位２ビット
についてその反転時の単調増加性が保証できる。
【００１７】
【発明の効果】以上説明したように本発明では２m個の
ｎビットラダー抵抗回路を組み合わせて（ｎ＋ｍ）ビッ
トの入力信号をアナログ信号に変換するＤ／Ａコンバー
タを構成したので、ＭＳＢを含む上位ｍビットについ
て、その極性反転時の単調増加性を保証することができ
るという効果を得られる。
ｎビットラダー抵抗回路を組み合わせて（ｎ＋ｍ）ビッ
トの入力信号をアナログ信号に変換するＤ／Ａコンバー
タを構成したので、ＭＳＢを含む上位ｍビットについ
て、その極性反転時の単調増加性を保証することができ
るという効果を得られる。
【図１】第１実施例を示す回路図である。
【図２】第２実施例を示す回路図である。
【図３】従来例の回路図である。
【図４】他の従来例の回路図である。
【図５】さらに他の従来例を示す回路図である。
【図６】第１実施例の動作を示す模式図である。
【図７】図３に示した従来例の動作を示す模式図であ
る。
る。
１１，１２ ラダー抵抗回路 Ｒ，２Ｒ 抵抗素子 １００，２０４ 論理回路 ２００，２０１，２０２，２０３ ラダー抵抗回路
Claims (1)
- 【請求項１】 （ｍ＋ｎ）ビットの入力信号が供給され
該入力信号に対応するアナログ出力信号を発生させるＤ
／Ａコンバータ回路において、２ｍ個のｎビットラダー
抵抗回路と、上記入力信号に応答して上記ｎビットラダ
ー抵抗回路に出力を供給する論理回路とを有し、該論理
回路は各ｎビットラダー抵抗回路の動作を入力信号の２
ビット以上である上位ｍビットに基づき選択することを
特徴とするＤ／Ａコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130484A JP2778286B2 (ja) | 1991-05-02 | 1991-05-02 | Ｄ／ａコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130484A JP2778286B2 (ja) | 1991-05-02 | 1991-05-02 | Ｄ／ａコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330827A JPH04330827A (ja) | 1992-11-18 |
| JP2778286B2 true JP2778286B2 (ja) | 1998-07-23 |
Family
ID=15035360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130484A Expired - Lifetime JP2778286B2 (ja) | 1991-05-02 | 1991-05-02 | Ｄ／ａコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778286B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621681B2 (ja) | 1999-07-12 | 2005-02-16 | 株式会社アドバンテスト | 波形発生器及び試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161421A (ja) * | 1982-03-18 | 1983-09-26 | Sanyo Electric Co Ltd | Ｄａ変換器 |
-
1991
- 1991-05-02 JP JP3130484A patent/JP2778286B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04330827A (ja) | 1992-11-18 |
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