JP2011049694A - Ｄ／ａ変換器のアナログ電流の生成方法及びｄ／ａ変換器 - Google Patents

Abstract

【課題】定電流源の精度ばらつきがあっても、単調増加特性を確保できるＤ／Ａ変換器を提供する。
【解決手段】第１〜第４定電流源Ｉｇ１〜Ｉｇ４の中から１つ選択し、その選択した定電流源の定電流を４つに分流して４個の単位電流源を生成し、デジタル値が１つ増加する毎に、その生成した４個の単位電流源の単位電流を使って加算して下位ビット用の第１アナログ電流Ｉａ１を生成するとともに、下位ビット用の第１アナログ電流Ｉｇ１を生成するために先に選択されて４個の単位電流源を生成した１つ又は複数の定電流源の定電流にて上位ビット用の第２アナログ電流を生成し、下位ビット用の第１アナログ電流Ｉａ１と上位ビット用の第２アナログ電流Ｉａ２とを加算してアナログ電流ＩＡを順次生成するようにした。
【選択図】図１

Description

この発明は、Ｄ／Ａ変換器のアナログ電流の生成方法及びＤ／Ａ変換器に関する。

Ｄ／Ａ変換器（デジタル・アナログ変換器）は、各種電子機器、例えば画像装置、オーディオ装置に広く使用されている。Ｄ／Ａ変換器には、複数の電流源を設け、これらの電流源をデジタル信号に応じて選択させて、デジタル信号に対応するアナログ電流を生成する電流加算型Ｄ／Ａ変換器がある（例えば、特許文献１）。

図９（ａ）に従来の電流加算型Ｄ／Ａ変換器の回路図を示す。
図９（ａ）において、Ｄ／Ａ変換器１は、ＮチャネルＭＯＳトランジスタよりなる一対のトランジスタＴ１，Ｔ２で構成したカレントミラー回路２を有し、カレントミラー回路２のダイオード接続された入力側トランジスタＴ１は、選択回路３を介して定電流生成回路４の複数の第１〜第５定電流源Ｉ１〜Ｉ５にそれぞれ接続されるようになっている。これら第１〜第５定電流源Ｉ１〜Ｉ５は、一般的にＮチャネルＭＯＳトランジスタにて形成されている。

ここで、第１定電流源Ｉ１は、１ビット分に相当する電流値（単位電流値ｉ）の定電流を出力する電流源である。第２定電流源Ｉ２は、第１定電流源Ｉ１の単位電流値ｉの２倍に相当する電流値（＝２×ｉ）の定電流を出力する電流源である。第３定電流源Ｉ３、第４定電流源Ｉ４及び第５定電流源Ｉ５は、それぞれ第１定電流源Ｉ１の単位電流値ｉの４倍に相当する電流値（＝４×ｉ）の定電流を出力する電流源である。

また、選択回路３は、第１〜第５スイッチＳＷＡ〜ＳＷＥを有し、それぞれ対応する第１〜第５定電流源Ｉ１〜Ｉ５にその一端が接続されている。そして、第１〜第５スイッチＳＷＡ〜ＳＷＥが端子ｂに接続されると、入力側トランジスタＴ１は第１〜第５定電流源Ｉ１〜Ｉ５に接続される。反対に、第１〜第５スイッチＳＷＡ〜ＳＷＥが端子ａに接続されると、入力側トランジスタＴ１は第１〜第５定電流源Ｉ１〜Ｉ５と遮断される。

選択回路３の第１〜第５スイッチＳＷＡ〜ＳＷＥは、入力コード（デジタル信号）に基づいて、スイッチ動作し、カレントミラー回路２の入力側トランジスタＴ１と第１〜第５定電流源Ｉ１〜Ｉ５とを接続する。

図１０（ａ）は、Ｄ／Ａ変換器１の動作を説明する説明図であって、入力コード（デジタル信号）に対する選択回路３の第１〜第５スイッチＳＷＡ〜ＳＷＥの動作を示す表である。

図１０（ａ）において、例えば、入力コードが１０進数で「１」（２進数では「０００１」）の時、第１スイッチＳＷＡは、端子ｂに接続され、第２〜第４スイッチＳＷＢ〜ＳＷＥは、端子ａに接続される。その結果、入力側トランジスタＴ１には、第１定電流源Ｉ１の定電流（＝１×ｉ）が流れ、カレントミラー回路２の出力側トランジスタＴ２に接続された負荷抵抗Ｒに同じ値の定電流（＝１×ｉ）が流れる。

そして、１０進数で「１」の入力コードに対して、入力側トランジスタＴ１と負荷抵抗Ｒの接続点に設けた出力端子Ｐｏから、アナログ電圧Ａｏｕｔ（＝（ｉ×１）Ｒ）が出力される。

また、例えば、入力コードが１０進数で「３」（２進数では「００１１」）の時、第１及び第２スイッチＳＷＡ，ＳＷＢは、端子ｂに接続され、第３〜第５スイッチＳＷＣ〜ＳＷＥは、端子ａに接続される。その結果、入力側トランジスタＴ１には、第１定電流源Ｉ１の定電流（＝ｉ）と第２定電流源Ｉ２の定電流（＝ｉ×２）を加算した値（＝ｉ×３）の電流が流れ、カレントミラー回路２の出力側トランジスタＴ２に接続された負荷抵抗Ｒにその加算した同じ値の定電流（＝ｉ×３）が流れる。

そして、１０進数「３」の入力コードに対して、出力端子Ｐｏからアナログ電圧Ａｏｕｔ（＝（ｉ×３）Ｒ）が出力される。
因みに、このＤ／Ａ変換器１は、「０」〜「１５」の入力コードに対して、図１０（ａ）に示すように、アナログ電圧Ａｏｕｔが「０」〜「（ｉ×１５）Ｒ」に変換され、入力コードに対してアナログ電圧Ａｏｕｔが単調増加特性となる。

特開平６−３０３１３７号公報

ところで、上記Ｄ／Ａ変換器１において、プロセスばらつきによって、第１〜第５定電流源Ｉ１〜Ｉ５の精度がばらつくことがある。このばらつき量によって、入力コードを上昇させているにも拘わらずアナログ電圧Ａｏｕｔが下降して単調増加特性が確保できなくなる場合がある。

例えば、第３定電流源Ｉ３にばらつきが発生して、第３定電流源Ｉ３の定電流値が「４×ｉ」が、「２．８×ｉ」になった場合、図１０（ｂ）に示すように、入力コード「３」から入力コード「４」に移るとき、アナログ電圧Ａｏｕｔが「（ｉ×３）Ｒ」から「（ｉ×２．８）Ｒ」と一旦下がることになる。これによって、Ｄ／Ａ変換器１は、その単調増加特性を確保できず、Ｄ／Ａ変換器１の特性として致命的になる可能性がある。

これは、図９（ｂ）に示す、第１〜第５定電流源Ｉ１〜Ｉ５がＰチャネルＭＯＳトランジスタにて形成されている定電流生成回路４を高電位電源線側に接続したＤ／Ａ変換器であっても同様であった。

本発明は、Ｄ／Ａ変換器において、定電流源の精度ばらつきがあっても、単調増加特性を確保できることを目的とする。

本発明の一観点によれば、デジタル値が１つ増加する毎に、単位電流を加算してアナログ電流を生成するＤ／Ａ変換器のアナログ電流の生成方法であって、定電流を出力する複数の定電流源を設け、その複数の定電流源の中から切換回路にて１つ選択し、その選択した定電流源の定電流をｎ個（ｎは２以上の自然数）に分流してｎ個の単位電流源を生成し、前記デジタル値が１つ増加する毎に、その生成したｎ個の単位電流源の単位電流を使って加算して下位ビット用の第１アナログ電流を前記アナログ電流として生成するとともに、さらに、前記デジタル値が増加した時、前記切換回路にて次の新たな前記定電流源を選択しその新たに選択した定電流源にてｎ個の新たな単位電流源を生成し、そのｎ個の新たな単位電流源の単位電流を使って新たな下位ビット用の第１アナログ電流を生成するとともに、先に前記切換回路にて選択され下位ビット用の第１アナログ電流の生成のために利用された１つ又は複数の前記定電流源を選択回路にて選択し、前記選択回路にて選択した１つ又は複数の前記定電流源の定電流を上位ビット用の第２アナログ電流として前記下位ビット用の第１アナログ電流と加算して前記アナログ電流を順次生成するようにした。

Ｄ／Ａ変換器において、電流源の精度ばらつきがあっても、単調増加特性を確保できる。

Ｄ／Ａ変換器の回路図 Ｄ／Ａ変換器の動作説明図 Ｄ／Ａ変換器の動作説明図 Ｄ／Ａ変換器の動作説明図 Ｄ／Ａ変換器の動作説明図 別のＤ／Ａ変換器の回路図 別のＤ／Ａ変換器の回路図 別のＤ／Ａ変換器の回路図 （ａ）（ｂ）従来のＤ／Ａ変換器の回路図 （ａ）（ｂ）従来のＤ／Ａ変換器の動作説明図

以下、実施形態を図１及び図２に従って説明する。
図１は、Ｄ／Ａ変換器の電気回路を示す。Ｄ／Ａ変換器１０は、下位ビットアナログ電流生成回路を構成するとともに単位電流源生成回路としての第１カレントミラー回路ＣＭ１を有している。第１カレントミラー回路ＣＭ１は、ＰチャネルＭＯＳトランジスタよりなる第１アナログ電流用入力側トランジスタとしての下位ビット用入力トランジスタＴ１０と、同じくＰチャネルＭＯＳトランジスタよりなる第１アナログ電流用出力側トランジスタとしてのｎ個（本実施形態では４個）の下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４とを含んでいる。

下位ビット用入力トランジスタＴ１０は、ダイオード接続され、ソース端子が高電位電源線Ｌ１に接続され、ゲート端子が下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４の各ゲート端子に接続されている。従って、下位ビット用入力トランジスタＴ１０は、第１〜第４出力トランジスタＴ１１〜Ｔ１４との間でミラー接続されてカレントミラー回路を構成している。

尚、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４のゲートサイズは、下位ビット用入力トランジスタＴ１０のゲートサイズに対して、４分の１のサイズにしている。従って、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４には、下位ビット用入力トランジスタＴ１０に流れる電流の電流値に対して４分の１の値の電流が流れることになる。

また、下位ビット用入力トランジスタＴ１０のドレイン端子は、下位ビットアナログ電流生成回路、切換回路又は第２選択回路を構成する切換回路１１を介して定電流生成回路１２に接続される。

定電流生成回路１２は、複数（本実施形態では４個）の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を含んでいる。第１〜第４定電流源Ｉｇ１〜Ｉｇ４は、１ビット分に相当する電流値（単位電流値ｉ）に対して、４倍に相当する電流値（＝４×ｉ）の定電流をそれぞれ出力する定電流源である。

尚、本実施形態では、これら第１〜第４定電流源Ｉｇ１〜Ｉｇ４は、ＮチャネルＭＯＳトランジスタにて形成されている。
切換回路１１は、第１〜第４切換スイッチＳＡ１〜ＳＡ４を有し、それぞれ対応する第１〜第４定電流源Ｉｇ1〜Ｉｇ４に接続されている。第１〜第４切換スイッチＳＡ１〜ＳＡ４は、それぞれ第１端子ａ、第２端子ｂ及び第３端子ｃを有している。そして、第１〜第４切換スイッチＳＡ１〜ＳＡ４は、それぞれ第１端子ａと接続されると、対応する第１〜第４定電流源Ｉｇ１〜Ｉｇ４と下位ビット用入力トランジスタＴ１０のドレイン端子とがそれぞれ接続させるようになっている。

また、第１〜第４切換スイッチＳＡ１〜ＳＡ４は、それぞれ第２端子ｂと接続されると、ＰチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１５を介して高電位電源線Ｌ１にそれぞれ接続させるようになっている。さらに、第１〜第４切換スイッチＳＡ１〜ＳＡ４は、それぞれ第３端子ｃと接続されると、第２カレントミラー回路ＣＭ２にそれぞれ接続させるようになっている。

そして、第１〜第４切換スイッチＳＡ１〜ＳＡ４は、デコーダ１３からの第１〜第４切換スイッチＳＡ１〜ＳＡ４に対する第１〜第４切換制御信号Ａ１〜Ａ４に基づいて、第１〜第３端子ａ〜ｃの何れかに接続されるようになっている。尚、本実施形態では、第１〜第４切換スイッチＳＡ１〜ＳＡ４が、２以上同時に、第１端子ａに接続されることが起きないようになっている。

従って、例えば、第１切換スイッチＳＡ１が第１端子ａに接続されると、下位ビット用入力トランジスタＴ１０は第１定電流源Ｉｇ１と接続される。その結果、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４は、それぞれ第１定電流源Ｉｇ１の定電流（＝４×ｉ）の４分の１の電流（＝ｉ／４）がそれぞれ流れる単位電流源となる。また、第２切換スイッチＳＡ２が第１端子ａに接続されると、下位ビット用入力トランジスタＴ１０は第２定電流源Ｉｇ２と接続される。その結果、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４は、第２定電流源Ｉｇ２の定電流（＝４×ｉ）の４分の１の電流（＝ｉ／４）がそれぞれ流れる単位電流源となる。

因みに、第３切換スイッチＳＡ３が第１端子ａにそれぞれ接続されると、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４には第３定電流源Ｉｇ３の定電流（＝４×ｉ）の４分の１の電流（＝ｉ／４）がそれぞれ流れる単位電流源となる。また、第４切換スイッチＳＡ４が第１端子ａにそれぞれ接続されると、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４は、第４定電流源Ｉｇ４の定電流（＝４×ｉ）の４分の１の電流（＝ｉ／４）がそれぞれ流れる単位電流源となる。

下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４は、ソース端子が高電位電源線Ｌ１にそれぞれ接続され、各ドレイン端子がそれぞれ第１選択回路としての選択回路１４を介して負荷抵抗Ｒを介して低電位電源線Ｌ２にそれぞれ接続されるようになっている。また、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４の各ドレイン端子は、それぞれ選択回路１４によって、ダイオード接続されたＮチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１６を介して低電位電源線Ｌ２にそれぞれ接続されるようになっている。

下位ビットアナログ電流生成回路を構成する選択回路１４は、第１〜第４選択スイッチＳＢ１〜ＳＢ４を有し、それぞれ対応する下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４のドレイン端子に接続されている。第１〜第４選択スイッチＳＢ１〜ＳＢ４は、それぞれ第１端子ａ及び第２端子ｂを有している。そして、第１〜第４選択スイッチＳＢ１〜ＳＢ４は、それぞれ第２端子ｂと接続されると、負荷抵抗Ｒと対応する下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４のドレイン端子とをそれぞれ接続させるようになっている。

そして、第１〜第４選択スイッチＳＢ１〜ＳＢ４は、デコーダ１３からの第１〜第４選択スイッチＳＢ１〜ＳＢ４に対する第１〜第４選択制御信号Ｂ１〜Ｂ４に基づいて、第１又は第２端子ａ，ｂのいずれかに接続されるようになっている。

従って、例えば、下位ビット用入力トランジスタＴ１０が第１定電流源Ｉｇ１と接続されている状態において、第１選択スイッチＳＢ１が第２端子ｂに接続されると、下位ビット用第１出力トランジスタＴ１１は第１定電流源Ｉｇ１の定電流（＝４×ｉ）の４分の１の単位電流（＝１×ｉ）を負荷抵抗Ｒに流す。その結果、負荷抵抗Ｒには第１定電流源Ｉｇ１にて生成された単位電流（＝１×ｉ）が下位ビット用の第１アナログ電流Ｉａ１として流れることになる。

さらに、加えて、第２選択スイッチＳＢ２が第２端子ｂに接続されると、下位ビット用第２出力トランジスタＴ１２は第１定電流源Ｉｇ１の定電流（＝４×ｉ）の４分の１の単位電流（＝１×ｉ）を負荷抵抗Ｒに流す。その結果、負荷抵抗Ｒには第１及び第２出力トランジスタＴ１１，Ｔ１２の２つの単位電流（＝ｉ）を加算した電流（＝２×ｉ）が下位ビット用の第１アナログ電流Ｉａ１として流れることになる。

さらにまた、加えて、第３選択スイッチＳＢ３が第２端子ｂに接続されると、下位ビット用第３出力トランジスタＴ１３は第１定電流源Ｉｇ１の定電流（＝４×ｉ）の４分の１の単位電流（＝１×ｉ）を負荷抵抗Ｒに流す。その結果、負荷抵抗Ｒには、第１、第２及び第３出力トランジスタＴ１１〜Ｔ１３の３つの単位電流（＝１×ｉ）を加算した電流（＝３×ｉ）が下位ビット用の第１アナログ電流Ｉａ１として流れることになる。

因みに、第１〜第４選択スイッチＳＢ１〜ＳＢ４の全てが第２端子ｂに接続されると、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４から第１定電流源Ｉｇ１の定電流（＝４×ｉ）の４分の１の単位電流（＝ｉ）が負荷抵抗Ｒに流れる。その結果、負荷抵抗Ｒには、第１〜第４出力トランジスタＴ１１〜Ｔ１４の４つの単位電流（＝ｉ）を加算した電流（＝４×ｉ）が下位ビット用の第１アナログ電流Ｉａ１として流れることになる。

同様に、下位ビット用入力トランジスタＴ１０が、第２定電流源Ｉｇ２〜第４定電流源Ｉｇ４のいずれかと接続されている場合も、その接続された定電流源に基づく単位電流源が４個生成され、生成された４個の単位電流源の単位電流が第１〜第４選択スイッチＳＢ１〜ＳＢ４に基づいて適宜加算されて負荷抵抗Ｒに下位ビット用の第１アナログ電流Ｉａ１として流れるようになっている。

また、Ｄ／Ａ変換器１０は、上位ビットアナログ電流生成回路を構成する第２カレントミラー回路ＣＭ２を有している。第２カレントミラー回路ＣＭ２は、ＰチャネルＭＯＳトランジスタよりなる上位ビット用入力トランジスタＴ２０と、同じくＰチャネルＭＯＳトランジスタよりなる上位ビット用出力トランジスタＴ２１とを含んでいる。

上位ビット用入力トランジスタＴ２０は、ダイオード接続され、ソース端子が高電位電源線Ｌ１に接続され、ゲート端子が上位ビット用出力トランジスタＴ２１のゲート端子に接続されている。従って、上位ビット用入力トランジスタＴ２０は、上位ビット用出力トランジスタＴ２１との間でミラー接続されてカレントミラー回路を構成している。

また、上位ビット用出力トランジスタＴ２１は、ソース端子が高電位電源線Ｌ１に接続され、ドレイン端子が負荷抵抗Ｒを介して低電位電源線Ｌ２に接続されている。上位ビット用出力トランジスタＴ２１のドレイン端子と負荷抵抗Ｒの接続点が出力端子Ｐｏに接続され、該出力端子Ｐｏからアナログ電圧Ａｏｕｔが出力されるようになっている。

尚、上位ビット用入力トランジスタＴ２０と、上位ビット用出力トランジスタＴ２１は、そのゲートサイズを同じにしている。従って、上位ビット用出力トランジスタＴ２１には、上位ビット用入力トランジスタＴ２０と同じ値の電流が流れる。

また、上位ビット用入力トランジスタＴ２０のドレイン端子は、切換回路１１の各第３端子ｃの接続され、同切換回路１１を介して定電流生成回路１２に接続される。
従って、例えば、第１切換スイッチＳＡ１が第３端子ｃに接続されると、上位ビット用入力トランジスタＴ２０は第１定電流源Ｉｇ１と接続される。その結果、負荷抵抗Ｒには第１定電流源Ｉｇ１の定電流（＝４×ｉ）が上位ビット用の第２アナログ電流Ｉａ２として流れることになる。また、第１及び第２切換スイッチＳＡ１，ＳＡ２が第３端子ｃにそれぞれ接続されると、上位ビット用入力トランジスタＴ２０は第１及び第２定電流源Ｉｇ１，Ｉｇ２と接続される。その結果、負荷抵抗Ｒには第１及び第２定電流源Ｉｇ１，Ｉｇ２の２つの定電流（＝４×ｉ）を加算した定電流（＝８×ｉ）が上位ビット用の第２アナログ電流Ｉａ２として流れることになる。

因みに、第１〜第３切換スイッチＳＡ１〜ＳＡ３が第３端子ｃにそれぞれ接続されると、負荷抵抗Ｒには第１〜第３定電流源Ｉｇ１〜Ｉｇ３の３つの定電流（＝４×ｉ）を加算した電流（＝１２×ｉ）が上位ビット用の第２アナログ電流Ｉａ２として流れることになる。

次に、切換回路１１及び選択回路１４の各切換スイッチを切換制御するデコード回路としてのデコーダ１３について説明する。
デコーダ１３は、図示しない外部装置から４ビットのデジタル値よりなる入力コードＤｉを入力し、その入力コードＤｉのデジタル値をデコードして、切換回路１１の第１〜第４切換スイッチＳＡ１〜ＳＡ４に対する第１〜第４切換制御信号Ａ１〜Ａ４と、選択回路１４の第１〜第４選択スイッチＳＢ１〜ＳＢ４に対する第１〜第４選択制御信号Ｂ１〜Ｂ４を生成する。

「１」〜「１５」の１０進数のデジタル値からなる入力コードＤｉが入力されると、デコーダ１３は、「１」〜「１５」のデジタル値に対する第１〜第４切換スイッチＳＡ１〜ＳＡ４をそれぞれ切換制御する３値からなる第１〜第４切換制御信号Ａ１〜Ａ４、及び、第１〜第４選択スイッチＳＢ１〜ＳＢ４をそれぞれ切換制御する２値からなる第１〜第４選択制御信号Ｂ１〜Ｂ４を出力する。

第１切換制御信号Ａ１は、切換回路１１の第１切換スイッチＳＡ１に対する信号であって、第１切換スイッチＳＡ１を第１端子ａ、第２端子ｂ，第３端子ｃのいずれかに接続させるための信号である。また、第２切換制御信号Ａ２は、切換回路１１の第２切換スイッチＳＡ２に対する信号であって、第２切換スイッチＳＡ２を第１端子ａ、第２端子ｂ，第３端子ｃのいずれかに接続させるための信号である。

さらに、第３切換制御信号Ａ３は、切換回路１１の第３切換スイッチＳＡ３に対する信号であって、第３切換スイッチＳＡ３を第１端子ａ、第２端子ｂ，第３端子ｃのいずれかに接続させるための信号である。さらにまた、第４切換制御信号Ａ４は、切換回路１１の第４切換スイッチＳＡ４に対する信号であって、第４切換スイッチＳＡ４を第１端子ａ、第２端子ｂ，第３端子ｃのいずれかに接続させるための信号である。

一方、第１選択制御信号Ｂ１、選択回路１４の第１選択スイッチＳＢ１に対する信号であって、第１選択スイッチＳＢ１を第１端子ａ、第２端子ｂのいずれかに接続させるための信号である。また、第２選択制御信号Ｂ２は、選択回路１４の第２選択スイッチＳＢ２に対する信号であって、第２選択スイッチＳＢ２を第１端子ａ、第２端子ｂのいずれかに接続させるための信号である。

さらに、第３選択制御信号Ｂ３は、選択回路１４の第３選択スイッチＳＢ３に対する信号であって、第３選択スイッチＳＢ３を第１端子ａ、第２端子ｂのいずれかに接続させるための信号である。さらにまた、第４選択制御信号Ｂ４は、選択回路１４の第４選択スイッチＳＢ４に対する信号であって、第４選択スイッチＳＢ４を第１端子ａ、第２端子ｂのいずれかに接続させるための信号である。

そして、デコーダ１３は、「０」〜「１５」の１０進数のデジタル値からなる入力コードＤｉをデコードして、図２に示すように、第１〜第４切換スイッチＳＡ１〜ＳＡ４及び第１選択スイッチＳＢ１〜ＳＢ１がそれぞれの端子に接続されるように、３値の第１〜第４切換制御信号Ａ１〜Ａ４、及び、２値の第１〜第４選択制御信号Ｂ１〜Ｂ４を出力するようになっている。

因みに、入力コードＤｉ（デジタル値）が「０」〜「４」においては、以下のようになる。
まず、第１切換スイッチＳＡ１が入力コードＤｉが「０」〜「４」の間では、第１端子ａに接続され続けられ、第１定電流源Ｉｇ１が第１切換スイッチＳＡ１を介して第１カレントミラー回路ＣＭ１に接続される。また、他の第２〜第４定電流源Ｉｇ２〜Ｉｇ４は、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２のいずれにも接続されず、第２〜第４切換スイッチＳＡ２〜ＳＡ４が第２端子ｂを介して定電流用トランジスタＴ１５に接続される。

従って、第１カレントミラー回路ＣＭ１は、入力コードＤｉが「０」〜「４」の間では、第１定電流源Ｉｇ１を用いて、第１〜第４出力トランジスタＴ１１〜Ｔ１４にて４個の単位電流（＝ｉ）を生成することになる。

（入力コードＤｉが「０」）
第１〜第４選択スイッチＳＢ１〜ＳＢ４の全てが第１端子ａに接続されるため、負荷抵抗Ｒに流れを下位ビット用の第１アナログ電流Ｉａ１は発生しない。

（入力コードＤｉが「１」）
図３に示すように、第１選択スイッチＳＢ１のみが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１出力トランジスタＴ１１にて生成された単位電流（＝１×ｉ）が下位ビット用の第１アナログ電流Ｉａ１（＝１×ｉ）として流れることになる。

（入力コードＤｉが「２」）
第１及び第２選択スイッチＳＢ１，ＳＢ２とが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１出力トランジスタＴ１１及び第２出力トランジスタＴ１２にてそれぞれ生成された２つの単位電流（＝１×ｉ）が加算されて下位ビット用の第１アナログ電流Ｉａ１（＝２×ｉ）として流れることになる。

（入力コードＤｉが「３」）
第１〜第３選択スイッチＳＢ１〜ＳＢ３が第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１〜第３出力トランジスタＴ１１〜Ｔ１３にてそれぞれ生成された３つの単位電流（＝１×ｉ）が加算されて下位ビット用の第１アナログ電流Ｉａ１（＝３×ｉ）として流れることになる。

（入力コードＤｉが「４」）
第１〜第４選択スイッチＳＢ１〜ＳＢ４の全てが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１〜第４出力トランジスタＴ１１〜Ｔ１４の全てで生成された４つの単位電流（＝１×ｉ）が加算されて第１アナログ電流Ｉａ１（＝４×ｉ）として流れることになる。つまり、第１定電流源Ｉｇ１の定電流が下位ビット用の第１アナログ電流Ｉａ１（＝４×ｉ）として負荷抵抗Ｒに流れる。

従って、入力コードＤｉが「０」〜「４」の間においては、第１定電流源Ｉｇ１にて、４つの単位電流が生成される。そして、入力コードＤｉが「０」〜「４」の間において、デジタル値が「１」増加する毎に、第１〜第４選択スイッチＳＢ１〜ＳＢ４が第１選択スイッチＳＢ１から順番に第２端子ｂに接続されるようにし、単位電流を加算させるようにした。その結果、入力コードＤｉに相対して単位電流が加算された下位ビット用の第１アナログ電流Ｉａ１が生成される。

この時、他の第２〜第４定電流源Ｉｇ２〜Ｉｇ４は、第２カレントミラー回路ＣＭ２の入力トランジスタＴ２０に接続されていないので、第２カレントミラー回路ＣＭ２により上位ビット用の第２アナログ電流Ｉａ２の生成はない。

従って、入力コードＤｉが「０」〜「４」の間においては、第１カレントミラー回路ＣＭ１が生成した第１アナログ電流Ｉａ１のみが下位ビット用のアナログ電流ＩＡとして負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

続いて、入力コードＤｉ（デジタル値）が「５」〜「８」の間では、以下のようになる。
まず、入力コードＤｉが「５」〜「８」の間では、図４に示すように、第１切換スイッチＳＡ１に代わって第２切換スイッチＳＡ２が、第１端子ａに接続され続けられ、第２定電流源Ｉｇ２が第２切換スイッチＳＡ２を介して第１カレントミラー回路ＣＭ１に接続される。

このとき、第１切換スイッチＳＡ１は第１端子ａから第３端子ｃに接続され、第１定電流源Ｉｇ１が第１切換スイッチＳＡ１を介して第２カレントミラー回路ＣＭ２に接続される。

また、他の第３及び第４定電流源Ｉｇ３，Ｉｇ４は、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２のいずれにも接続されず、第３及び第４切換スイッチＳＡ３，ＳＡ４が第２端子ｂを介して定電流用トランジスタＴ１５に接続される。

従って、第１カレントミラー回路ＣＭ１は、入力コードＤｉが「５」〜「８」の間では、第２定電流源Ｉｇ２を用いて、第１〜第４出力トランジスタＴ１１〜Ｔ１４にて４個の単位電流（＝ｉ）を生成することになる。

また、第２カレントミラー回路ＣＭ２は、先に入力コードＤｉが「０」〜「４」の時に使用した第１定電流源Ｉｇ１の定電流にて上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が生成される。

（入力コードＤｉが「５」）
図４に示すように、第１選択スイッチＳＢ１のみが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１出力トランジスタＴ１１にて生成された単位電流（＝１×ｉ）が下位ビット用の第１アナログ電流Ｉａ１（＝１×ｉ）として流れることになる。

この時、第１定電流源Ｉｇ１は、第２カレントミラー回路ＣＭ２の入力トランジスタＴ２０に接続されているので、第２カレントミラー回路ＣＭ２により第１定電流源Ｉｇ１に定電流に基づく上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が生成されている。

従って、入力コードＤｉが「５」とき、第１カレントミラー回路ＣＭ１が生成した下位ビット用の第１アナログ電流Ｉａ１（＝１×ｉ）と第２カレントミラー回路ＣＭ２が生成した上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が加算されたアナログ電流ＩＡ（＝５×ｉ））が負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

（入力コードＤｉが「６」）
第１及び第２選択スイッチＳＢ１，ＳＢ２とが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１出力トランジスタＴ１１及び第２出力トランジスタＴ１２にてそれぞれ生成された２つの単位電流（＝１×ｉ）が加算されて下位ビット用の第１アナログ電流Ｉａ１（＝２×ｉ）として流れることになる。

従って、第１カレントミラー回路ＣＭ１が生成した下位ビット用の第１アナログ電流Ｉａ１（＝２×ｉ）と第２カレントミラー回路ＣＭ２が生成した上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が加算されたアナログ電流ＩＡ（＝６×ｉ）が負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

（入力コードＤｉが「７」）
第１〜第３選択スイッチＳＢ１〜ＳＢ３が第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１〜第３出力トランジスタＴ１１〜Ｔ１３にてそれぞれ生成された３つの単位電流（＝１×ｉ）が加算されて下位ビット用の第１アナログ電流Ｉａ１（＝３×ｉ）として流れることになる。

従って、第１カレントミラー回路ＣＭ１が生成した下位ビット用の第１アナログ電流Ｉａ１（＝３×ｉ）と第２カレントミラー回路ＣＭ２が生成した上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が加算されたアナログ電流ＩＡ（＝７×ｉ）が負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

（入力コードＤｉが「８」）
第１〜第４選択スイッチＳＢ１〜ＳＢ４の全てが第２端子ｂに接続される。そのため、負荷抵抗Ｒには第１〜第４出力トランジスタＴ１１〜Ｔ１４の全てで生成された４つの単位電流（＝１×ｉ）が加算されて下位ビット用の第１アナログ電流Ｉａ１（＝４×ｉ）として流れることになる。つまり、第１定電流源Ｉｇ１の定電流が下位ビット用の第１アナログ電流Ｉａ１（＝４×ｉ）として負荷抵抗Ｒに流れる。

従って、第１カレントミラー回路ＣＭ１が生成した下位ビット用の第１アナログ電流Ｉａ１（＝４×ｉ）と第２カレントミラー回路ＣＭ２が生成した上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）が加算されたアナログ電流ＩＡ（＝８×ｉ）が負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

このように、入力コードＤｉが「５」〜「８」の間においては、第２定電流源Ｉｇ２にて、４個の単位電流が生成される。そして、入力コードＤｉが「５」〜「８」の間において、デジタル値が「１」増加する毎に、第１〜第４選択スイッチＳＢ１〜ＳＢ４が第１選択スイッチＳＢ１から順番に第２端子ｂに接続されるようにして、単位電流を加算させるようにした。その結果、入力コードＤｉに相対して単位電流が加算された下位ビット用の第１アナログ電流Ｉａ１が生成される。

この時、第２カレントミラー回路ＣＭ２は、第１定電流源Ｉｇ１を入力トランジスタＴ２０に接続させ、第１定電流源Ｉｇ１の定電流にて上位ビット用の第２アナログ電流Ｉａ２（＝４×ｉ）を生成した。

従って、入力コードＤｉが「５」〜「８」の間においては、第１カレントミラー回路ＣＭ１が第２定電流源Ｉｇ２に基づいて生成した下位ビット用の第１アナログ電流Ｉａ１と、第２カレントミラー回路ＣＭ２が第１定電流源Ｉｇ１に基づいて生成した上位ビット用の第２アナログ電流Ｉａ２とを加算した電流をアナログ電流ＩＡとして負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力する。

以後同様に、入力コードＤｉが「９」〜「１２」の間、及び、入力コードＤｉが「１３」〜「１５」の間においても、同様な制御か行われる。
因みに、入力コードＤｉが「９」〜「１２」の間では、第２切換スイッチＳＡ２に代わって第３切換スイッチＳＡ３が、入力コードＤｉが「９」〜「１２」の間では、第１端子ａに接続され続けられ、第３定電流源Ｉｇ３が第３切換スイッチＳＡ３を介して第１カレントミラー回路ＣＭ１に接続される。そして、第１カレントミラー回路ＣＭ１は、第３定電流源Ｉｇ３から４個の単位電流を生成し、入力コードに応じた下位ビット用の第１アナログ電流Ｉａ１を生成する。

また、第１切換スイッチＳＡ１に加えて、第２切換スイッチＳＡ２が第１端子ａから第３端子ｃに接続され、第１定電流源Ｉｇ１と第２定電流源Ｉｇ２が第１及び第２切換スイッチＳＡ１，ＳＡ２を介して第２カレントミラー回路ＣＭ２に接続される。そして、第２カレントミラー回路ＣＭ２は、第１定電流源Ｉｇ１と第２定電流源Ｉｇ２の２つの定電流を加算した上位ビット用の電流（第２アナログ電流Ｉａ２（＝８×ｉ））を生成する。

そして、下位ビット用の第１アナログ電流Ｉａ１と上位ビット用の第２アナログ電流Ｉａ２とを加算した電流がアナログ電流ＩＡとして負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力することになる。

また、入力コードＤｉが「１３」〜「１５」の間では、第３切換スイッチＳＡ３に代わって第４切換スイッチＳＡ４が、第１端子ａに接続され続けられ、第４定電流源Ｉｇ４が第４切換スイッチＳＡ４を介して第１カレントミラー回路ＣＭ１に接続される。そして、第１カレントミラー回路ＣＭ１は、第４定電流源Ｉｇ４から４個の単位電流を生成し、入力コードに応じた下位ビット用の第１アナログ電流Ｉａ１を生成する。

また、第１及び第２切換スイッチＳＡ１，ＳＡ２に加えて、第３切換スイッチＳＡ３が第１端子ａから第３端子ｃに接続され、第１〜第３定電流源Ｉｇ１〜Ｉｇ３がそれぞれ第１〜第３切換スイッチＳＡ１〜ＳＡ３を介して第２カレントミラー回路ＣＭ２に接続される。そして、第２カレントミラー回路ＣＭ２は、第１〜第３定電流源Ｉｇ１〜Ｉｇ３の３つの定電流を加算した上位ビット用の電流（第２アナログ電流Ｉａ２（＝１２×ｉ））を生成する。

そして、下位ビット用の第１アナログ電流Ｉａ１と上位ビット用の第２アナログ電流Ｉａ２とを加算した電流をアナログ電流ＩＡとして負荷抵抗Ｒに供給され、入力コードＤｉに相対したアナログ電圧Ａｏｕｔを出力端子Ｐｏから出力することになる。

因みに、図２は、デコーダ１３の入力コードＤｉに対する第１〜第４切換制御信号Ａ１〜Ａ４と第１〜第４選択制御信号Ｂ１〜Ｂ４に基づく第１〜第４切換スイッチＳＡ１〜ＳＡ４及び第１〜第４選択スイッチＳＢ１〜ＳＢ４の接続状態と、その接続状態におけるアナログ電圧Ａｏｕｔを示す動作説明図である。

図２において、左欄から右欄に向かって、入力コード欄、切換スイッチ欄、選択スイッチ欄、アナログ電圧欄が順に設けられている。
入力コード欄は、デコーダ１３に入力される「０」〜「１５」までの入力コードＤｉ（デジタル値）が上から下に順に記載されている。また、入力コード欄には、「０」〜「１５」の１０進数で表したデジタル値の対応した２進数で表した「００００」〜「１１１１」の４ビットのデジタル値があわせて記載されている。

切換スイッチ欄は、左欄のデジタル値に対応する第１〜第４切換制御信号Ａ１〜Ａ４に基づいて、第１〜第４切換スイッチＳＡ１〜ＳＡ４がそれぞれ接続される端子ａ，ｂ，ｃが示されている。

選択スイッチ欄は、左欄のデジタル値に対応する第１〜第４選択制御信号Ｂ１〜Ｂ４に基づいて、第１〜第４切換スイッチＳＢ１〜ＳＢ４がそれぞれ接続される端子ａ，ｂが示されている。

アナログ電圧欄は、左欄のデジタル値に対応する出力端子Ｐｏから出力されるアナログ電圧Ａｏｕｔが示されている。
図２から明らかなように、入力コードＤｉが「０」〜「４」の時には、第１定電流源Ｉｇ１にて下位ビット用の第１アナログ電流Ｉａ１が生成され、「０」〜「４」の入力コードＤｉに対して「０」〜「（ｉ×４）Ｒ」のアナログ電圧Ａｏｕｔが出力される。

入力コードＤｉが「５」〜「８」の時には、第１定電流源Ｉｇ１にて上位ビット用の第２アナログ電流Ｉａ２が生成され、第２定電流源Ｉｇ２にて下位ビット用の第１アナログ電流Ｉａ１が生成されて、「５」〜「８」の入力コードＤｉに対して「（ｉ×５）Ｒ」〜「（ｉ×８）Ｒ」のアナログ電圧Ａｏｕｔが出力される。

入力コードＤｉが「９」〜「１２」の時には、第１及び第２定電流源Ｉｇ１，Ｉｇ２にて上位ビット用の第２アナログ電流Ｉａ２が生成され、第３定電流源Ｉｇ３にて下位ビット用の第１アナログ電流Ｉａ１が生成されて、「９」〜「１２」の入力コードＤｉに対して「（ｉ×９）Ｒ」〜「（ｉ×１２）Ｒ」のアナログ電圧Ａｏｕｔが出力される。

入力コードＤｉが「１３」〜「１５」の時には、第１〜第３定電流源Ｉｇ１〜Ｉｇ３にて上位ビット用の第２アナログ電流Ｉａ２が生成され、第４定電流源Ｉｇ４にて下位ビット用の第１アナログ電流Ｉａ１が生成されて、「１３」〜「１５」の入力コードＤｉに対して「（ｉ×１３）Ｒ」〜「（ｉ×１５）Ｒ」のアナログ電圧Ａｏｕｔが出力される。

従って、入力コードＤｉが「０」から「１」増加するごとに、その時々に生成した第１〜第４定電流源Ｉｇ１〜Ｉｇ４で生成した最小の単位電流を使って、順次加算するようにしてアナログ電流ＩＡを生成するようにしたので、入力コードＤｉが「０」から「１」増加するごとに、加算される最小の単位電流に比例したアナログ電圧Ａｏｕｔを出力することができる。

これによって、例えば、第１〜第４定電流源Ｉｇ１〜Ｉｇ４のいずれかが、何らかの原因で製造ばらつきが生じ、他の定電流源の電流値より小さい値の場合があっても単調増加特性が確保される。

例えば、第１、第３、第４定電流源Ｉｇ１，Ｉｇ３，Ｉｇ４の電流値がそれぞれ「ｉ×４」であって、第２定電流源Ｉｇ２の電流値が「ｉ×２．８」となる場合、入力コードＤｉが「４」から「５」になると、第２定電流源Ｉｇ２が第１カレントミラー回路ＣＭ１の下位ビット用入力トランジスタＴ１０に接続される。

従って、入力コードＤｉが「５」〜「８」までは電流値が「ｉ×２．８」の第２定電流源Ｉｇ２を使って、４個の「ｉ×０．７」の単位電流が生成されることになる。そして、第２定電流源Ｉｇ２の４個の「ｉ×０．７」の単位電流を使って、下位ビット用の第１アナログ電流Ｉａ１が生成され、第１定電流源Ｉｇ１の「ｉ×４」の電流値で上位ビット用の第２アナログ電流Ｉａ２が生成される。

その結果、入力コードＤｉが「５」〜「８」でのアナログ電流ＩＡの増加は、「ｉ×１」の単位での増加ではなく、「ｉ×０．７」の単位での増加となる。つまり、アナログ電圧Ａｏｕｔは、「（ｉ×１）Ｒ」の単位での増加ではなく、「ｉ×０．７」の単位での増加となる。

しかし、入力コードＤｉが「５」〜「８」において、「１」増加していく過程において、図５に示すように、１つ前の小さな値の入力コードＤｉよりアナログ電圧Ａｏｕｔが小さくなることなく、単調増加特性が確保される。

そして、入力コードＤｉが「９」〜「１５」においても、図５に示すように、「１」増加していく過程において、１つ前の小さな値の入力コードＤｉのアナログ電圧Ａｏｕｔより１つ大きな値の入力コードＤｉのアナログ電圧Ａｏｕｔが小さくなることなく、単調増加特性が確保される。

以上、記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態によれば、４個の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を設け、その第１〜第４定電流源Ｉｇ１〜Ｉｇ４の中から切換回路１１にて１つ選択し、その選択した定電流源の定電流を第１カレントミラー回路ＣＭ１にて４つに分流して４個の単位電流源を生成し、前記デジタル値が１つ増加する毎に、その生成した４個の単位電流源の単位電流を選択回路１４にて加算して下位ビット用の第１アナログ電流Ｉａ１（アナログ電流ＩＡ）を生成する。

そして、さらに、入力コードＤｉ（デジタル値）が増加させて行く時、次の新たな定電流源を順番に切換回路１１にて選択しその選択した定電流源を、第１カレントミラー回路ＣＭ１にて４個の新たな単位電流源を生成し、その４個の新たな単位電流源の単位電流を選択回路１４にて下位ビット用の第１アナログ電流Ｉａ１を生成するとともに、先に選択され４個の単位電流を生成した１つ又は複数の定電流源の定電流を切換回路１１及び第２カレントミラー回路ＣＭ２にて上位ビット用の第２アナログ電流Ｉａ２を生成する。そして、第１アナログ電流Ｉａ１と第２アナログ電流Ｉａ２とを加算して入力コードＤｉ（デジタル値）に対するアナログ電流ＩＡを順次生成するようにした。

つまり、第１〜第４定電流源Ｉｇ１〜Ｉｇ４を使ってそれぞれ４個の最小の単位電流を生成し、その第１〜第４定電流源Ｉｇ１〜Ｉｇ４で生成した各単位電流を、入力コードＤｉ（デジタル値）が「１」増加するごとに、順次加算するようにした。

従って、第１〜第４定電流源Ｉｇ１〜Ｉｇ４の中で、製造ばらつきによって、他の定電流源の電流値より小さな値の電流であっても、１つ前の小さな値の入力コードＤｉのアナログ電圧Ａｏｕｔより小さくなることない。その結果、Ｄ／Ａ変換器１０は、第１〜第４定電流源Ｉｇ１〜Ｉｇ４の製造ばらつきがあっても、単調増加特性を確保することができる。

（２）本実施形態によれば、第１〜第４定電流源Ｉｇ１〜Ｉｇ４に対してそれぞれ個別にカレントミラー回路を設けて、それぞれ個別にカレントミラー回路にて第１〜第４定電流源Ｉｇ１〜Ｉｇ４に対する単位電流を生成するのではなく、入力コードＤｉの値に応じて切換回路１１を切り換えて第１カレントミラー回路ＣＭ１という１つのカレントミラー回路で、第１〜第４定電流源Ｉｇ１〜Ｉｇ４から単位電流をそれぞれ生成するようにした。

従って、カレントミラー回路を１つにした分、回路規模を小さくすることができる。
（３）本実施形態によれば、図２から明らかなように、下位ビット用の第１アナログ電流Ｉａ１に使われない間は、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４からなる単位電流源の単位電流は、選択回路１４を介して定電流用トランジスタＴ１６に接続されて、定電流用トランジスタＴ１６に流れるようにしている。

従って、第１アナログ電流Ｉａ１に使われる時になって、第１〜第４選択スイッチＳＢ１〜ＳＢ４が切り替わっても、下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４の負荷変動を低く抑えられ単位電流の変動を小さくできる。その結果、下位ビット用の第１アナログ電流Ｉａ１の変動を抑制することができる。

（４）本実施形態によれば、同じく図２から明らかなように、下位ビット用の第１アナログ電流Ｉａ１又は上位ビット用の第２アナログ電流Ｉａ２として使われない間は、第２〜第４定電流源Ｉｇ２〜Ｔ１４は、切換回路１１を介して定電流用トランジスタＴ１５に接続されて、定電流用トランジスタＴ１５に流れるようにしている。

従って、下位ビット用の第１アナログ電流Ｉａ１又は上位ビット用の第２アナログ電流Ｉａ２に使われる時になって、第２〜第４切換スイッチＳＡ１〜ＳＡ４が切り替わっても、第２〜第４定電流源Ｉｇ２〜Ｉｇ４の負荷変動を低く抑えられ定電流の変動を小さくできる。その結果、下位ビット用の第１アナログ電流Ｉａ１及び上位ビット用の第２アナログ電流Ｉａ２の変動を抑制することができる。

尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、第１カレントミラー回路ＣＭ１を構成するトランジスタＴ１０〜Ｔ１４をＰチャネルＭＯＳトランジスタで構成したが、ＮチャネルＭＯＳトランジスタで構成し、さらに、定電流生成回路１２の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を構成するＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタで構成してもよい。

この場合、図６に示すように、ＮチャネルＭＯＳトランジスタよりなる各トランジスタＴ１０〜Ｔ１４で構成した第１カレントミラー回路ＣＭ１及び第１〜第４選択スイッチＳＢ１〜ＳＢ４を含む選択回路１４を低電位電源線Ｌ２側に設ける必要がある。また、第１〜第４定電流源Ｉｇ１〜Ｉｇ４を含む定電流生成回路１２及び第１〜第４切換スイッチＳＡ１〜ＳＡ４を含む切換回路１１を高電位電源線Ｌ１側に設ける必要がある。

このとき、ＰチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１５は、ＮチャネルＭＯＳトランジスタにして低電位電源線Ｌ２側に接続し、ＮチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１６は、ＰチャネルＭＯＳトランジスタにして高電位電源線Ｌ１側に接続する必要がある。

このように構成したＤ／Ａ変換器では、切換回路１１を介して、同切換回路１１にて選択された第１〜第４定電流源Ｉｇ１〜Ｉｇ４の定電流が定電流生成回路１２から上位ビット用の第２アナログ電流Ｉａ２として負荷抵抗Ｒに供給される。

また、選択回路１４を介して、同選択回路１４にて選択された第１カレントミラー回路ＣＭ１に設けた下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４からの単位電流が、第２カレントミラー回路ＣＭ２に供給され、その第２カレントミラー回路ＣＭ２から下位ビット用の第１アナログ電流Ｉａ１として負荷抵抗Ｒに供給される。

○上記実施形態では、定電流生成回路１２の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を構成するＭＯＳトランジスタをＮチャネルＭＯＳトランジスタで構成したが、第１カレントミラー回路ＣＭ１の各トランジスタＴ１０〜Ｔ１４と同じＰチャネルＭＯＳトランジスタで構成してもよい。

この場合、図７に示すように、第１〜第４定電流源Ｉｇ１〜Ｉｇ４を含む定電流生成回路１２及び第１〜第４選択スイッチＳＢ１〜ＳＢ４を含む選択回路１４を高電位電源線Ｌ１側に設ける。また、第２カレントミラー回路ＣＭ２の各トランジスタＴ２０，Ｔ２１をＮチャネルＭＯＳトランジスタにし、その第２カレントミラー回路ＣＭ２を高電位電源線Ｌ１側に設ける必要がある。

このとき、ＰチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１５は、ＮチャネルＭＯＳトランジスタにして低電位電源線Ｌ２側に接続する必要がある。
このように構成したＤ／Ａ変換器では、切換回路１１を介して、同切換回路１１にて選択された第１〜第４定電流源Ｉｇ１〜Ｉｇ４の定電流が定電流生成回路１２から上位ビット用の第２アナログ電流Ｉａ２として負荷抵抗Ｒに供給される。

また、第１〜第４定電流源Ｉｇ１〜Ｉｇ４は、切換回路１１を介して一つずつ第２カレントミラー回路ＣＭ２に接続され、切換回路１１にて選択された定電流源の定電流が第１カレントミラー回路ＣＭ１において４個の単位電流源が生成される。そして、第１カレントミラー回路ＣＭ１に設けた下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４からの単位電流が、選択回路１４にて選択されて下位ビット用の第１アナログ電流Ｉａ１として負荷抵抗Ｒに供給される。

○上記実施形態では、第１カレントミラー回路ＣＭ１の各トランジスタＴ１０〜Ｔ１４をＰチャネルＭＯＳトランジスタで構成しが、定電流生成回路１２の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を形成するＮチャネルＭＯＳトランジスタと同じにしてもよい。

この場合、図８に示すように、ＮチャネルＭＯＳトランジスタよりなる各トランジスタＴ１０〜Ｔ１４で構成した第１カレントミラー回路ＣＭ１及び第１〜第４選択スイッチＳＢ１〜ＳＢ４を含む選択回路１４を低電位電源線Ｌ２側に設ける必要がある。このとき、ＮチャネルＭＯＳトランジスタよりなる定電流用トランジスタＴ１６は、ＰチャネルＭＯＳトランジスタにして高電位電源線Ｌ１側に接続する必要がある。

このように構成したＤ／Ａ変換器では、切換回路１１を介して、同切換回路１１にて選択された第１〜第４定電流源Ｉｇ１〜Ｉｇ４の定電流が定電流生成回路１２から上位ビット用の第２アナログ電流Ｉａ２としてトランジスタＴ３０，Ｔ３１よりなる第３カレントミラー回路ＣＭ３を介して負荷抵抗Ｒに供給される。

また、第１〜第４定電流源Ｉｇ１〜Ｉｇ４は、切換回路１１を介して一つずつ第２カレントミラー回路ＣＭ２に接続され、その選択された定電流源の定電流が第１カレントミラー回路ＣＭ１において４個の単位電流源が生成される。そして、第１カレントミラー回路ＣＭ１に設けた下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４からの単位電流が、選択回路１４にて選択されて下位ビット用の第１アナログ電流Ｉａ１として第３カレントミラー回路ＣＭ３を介して負荷抵抗Ｒに供給される。

○上記実施形態では、第１カレントミラー回路ＣＭ１に下位ビット用第１〜第４出力トランジスタＴ１１〜Ｔ１４を設けて単位電流源の数を４個にしたが、これに限定するものではなく、２個以上であればよい。

○上記実施形態では、定電流生成回路１２に４個の第１〜第４定電流源Ｉｇ１〜Ｉｇ４を設けたが、その定電流源の数は４個に限定されるものではなく、２個以上であればよい。

○上記実施形態では、単位電流源の数と定電流源の数を同じにしたが、同じ数でなくてもよい。

１０ Ｄ／Ａ変換器
１１ 切換回路
１２ 定電流生成回路
１３ デコーダ
１４ 選択回路
ＣＭ１，ＣＭ２ 第１及び第２カレントミラー回路
Ｉｇ１〜Ｉｇ４ 第１〜第４定電流源
Ｒ 負荷抵抗
ＳＡ１〜ＳＡ４ 第１〜第４切換スイッチ
ＳＢ１〜ＳＢ４ 第１〜第４選択スイッチ
Ｔ１０ 下位ビット用入力トランジスタ
Ｔ１１〜Ｔ１４ 下位ビット用第１〜第４出力トランジスタ
Ｔ２０ 上位ビット用入力トランジスタ
Ｔ２１ 上位ビット用出力トランジスタ
Ａ１〜Ａ４ 第１切換制御信号
Ｂ１〜Ｂ４ 第１選択制御信号
Ａｏｕｔ アナログ電圧
Ｄｉ 入力コード
ＩＡ アナログ電流
Ｉａ１ 第１アナログ電流
Ｉａ２ 第２アナログ電流

Claims (5)

1. デジタル値が１つ増加する毎に、単位電流を加算してアナログ電流を生成するＤ／Ａ変換器のアナログ電流の生成方法であって、
   定電流を出力する複数の定電流源を設け、
   その複数の定電流源の中から切換回路にて１つ選択し、その選択した定電流源の定電流をｎ個（ｎは２以上の自然数）に分流してｎ個の単位電流源を生成し、前記デジタル値が１つ増加する毎に、その生成したｎ個の単位電流源の単位電流を使って加算して下位ビット用の第１アナログ電流を前記アナログ電流として生成するとともに、
   さらに、前記デジタル値が増加した時、前記切換回路にて次の新たな前記定電流源を選択しその新たに選択した定電流源にてｎ個の新たな単位電流源を生成し、そのｎ個の新たな単位電流源の単位電流を使って新たな下位ビット用の第１アナログ電流を生成するとともに、先に前記切換回路にて選択され前記下位ビット用の第１アナログ電流の生成のために利用された１つ又は複数の前記定電流源を選択回路にて選択し、前記選択回路にて選択した１つ又は複数の前記定電流源の定電流を上位ビット用の第２アナログ電流として前記下位ビット用の第１アナログ電流と加算して前記アナログ電流を順次生成するようにしたことを特徴とするＤ／Ａ変換器のアナログ電流の生成方法。
2. デジタル値が１つ増加する毎に、単位電流を加算してアナログ電流を生成するＤ／Ａ変換器であって、
   定電流を出力する複数の定電流源と、
   前記複数の定電流源の中から１つを選択し、その選択した定電流源の定電流をｎ個（ｎは２以上の自然数）に分流してｎ個の単位電流源を生成し、前記デジタル値が１つ増加する毎に、その生成されたｎ個の単位電流源の単位電流を使って加算して下位ビット用の第１アナログ電流を生成するとともに、さらに、前記デジタル値が増加した時、次の新たな前記定電流源を選択しその選択した定電流源にてｎ個の新たな単位電流源を生成して新たな下位ビット用の第１アナログ電流を生成する下位ビットアナログ電流生成回路と、
   前記デジタル値が増加した時、先にｎ個の単位電流源を生成した前記定電流源の定電流にて、前記下位ビットアナログ電流生成回路からの下位ビット用の第１アナログ電流と加算されて前記アナログ電流を生成する上位ビット用の第２アナログ電流を生成する上位ビットアナログ電流生成回路と、
   を有するＤ／Ａ変換器。
3. 請求項２に記載のＤ／Ａ変換器において、
   前記下位ビットアナログ電流生成回路は、
   前記各定電流源の定電流をｎ個（ｎは２以上の自然数）に分流してｎ個の単位電流源を生成する単位電流源生成回路と、
   前記デジタル値が１つ増加する毎に、前記単位電流源生成回路のｎ個の単位電流源を選択してその選択された単位電流源の単位電流を加算して下位ビット用の第１アナログ電流を生成する第１選択回路と、
   前記第１選択回路にて選択されて前記下位ビット用の第１アナログ電流の生成のために利用された前記定電流源に替えて、前記複数の定電流源の中から１つの新たな定電流源を選択し、その新たに選択された定電流源を前記単位電流源生成回路に供給させて、前記単位電流源生成回路にて新たなｎ個の単位電流源を生成させる切換回路と、
   を備え、
   前記上位ビットアナログ電流生成回路は、
   先に前記切換回路にて選択された下位ビット用の第１アナログ電流の生成のために利用された前記定電流源を選択し、その選択された定電流源の定電流を加算して上位ビット用の第２アナログ電流を生成する第２選択回路と、
   を備えたことを特徴とするＤ／Ａ変換器。
4. 請求項３に記載のＤ／Ａ変換器であって、
   前記単位電流源生成回路は、カレントミラー回路であって、
   前記カレントミラー回路は、
   ダイオード接続し、ドレイン端子が前記切換回路を介して複数の前記定電流源と接続されるＭＯＳトランジスタからなる第１アナログ電流用入力側トランジスタと、
   前記第１アナログ電流用入力側トランジスタに対してミラー接続し、ドレイン端子が前記第１選択回路を介して負荷抵抗に接続されるＭＯＳトランジスタからなるｎ個の第１アナログ電流用出力側トランジスタと
   からなり、
   前記ｎ個の第１アナログ電流用出力側トランジスタのゲートサイズは、前記第１アナログ電流用入力側トランジスタのゲートサイズのｎ分の１のサイズであることを特徴とするＤ／Ａ変換器。
5. 請求項４に記載のＤ／Ａ変換器であって、
   前記デジタル値が増加した時、次の新たな１つの定電流源を前記切換回路にて前記単位電流源生成回路に接続させて、新たなｎ個の単位電流源を生成させ、そのｎ個の新たな単位電流源の単位電流を、前記デジタル値が１つ増加する毎に、前記第１選択回路にて加算して前記下位ビット用の第１のアナログ電流を生成し、先に前記切換回路にて選択されて前記下位ビット用の第１アナログ電流を生成した前記定電流源を前記第２選択回路にて上前記位ビット用の第２アナログ電流を生成するように、前記切換回路、前記第１及び第２選択回路を前記デジタル値に応じて切換制御するデコード回路を設けたことを特徴とするＤ／Ａ変換器。

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