JP2002050966A - Ｄａ変換器 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 ＤＡ変換器のシリコン上での占有面積を削減
すると同時に分解能を向上させる。 【解決手段】 定電流源５０３の電流を複数の電流パス
に均等に分割して単位電流をつくり、スイッチ回路５０
４で各電流パスに直列接続されるスイッチをデジタル入
力信号に応じて制御することによって、単位電流が可変
の出力電流５０５，５０６を得ることが可能となるので
部品点数が削減されて占有面積が小さくなるだけでな
く、中心付近の分解能が向上する。
すると同時に分解能を向上させる。 【解決手段】 定電流源５０３の電流を複数の電流パス
に均等に分割して単位電流をつくり、スイッチ回路５０
４で各電流パスに直列接続されるスイッチをデジタル入
力信号に応じて制御することによって、単位電流が可変
の出力電流５０５，５０６を得ることが可能となるので
部品点数が削減されて占有面積が小さくなるだけでな
く、中心付近の分解能が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル入力信号
に応じたアナログ信号を出力するＤＡ変換器に関するも
のである。
に応じたアナログ信号を出力するＤＡ変換器に関するも
のである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化技術の向
上により従来のアナログ処理システムのデジタル処理化
が進んでいる。デジタル処理システムにおいては、シス
テムの入出力信号はアナログ信号であることが多く、デ
ジタル信号をアナログ信号に変換するＤＡ変換器はデジ
タル処理システムにおいて必要不可欠なものとしてその
重要性がますます高まっている。
上により従来のアナログ処理システムのデジタル処理化
が進んでいる。デジタル処理システムにおいては、シス
テムの入出力信号はアナログ信号であることが多く、デ
ジタル信号をアナログ信号に変換するＤＡ変換器はデジ
タル処理システムにおいて必要不可欠なものとしてその
重要性がますます高まっている。
【０００３】以下、従来のＤＡ変換器について説明す
る。図１０はｎビットＤＡ変換器の構成図であり、１０
はｎビットのデジタル入力信号、１１はデジタル入力信
号１０に応じて所定の電流セル回路を選択するｋ＝（２
のｎ乗−１）個の制御信号を出力するデコード回路、１
２はデコード回路１１から出力されるｋ個の電流セル選
択信号、１３は電流セル選択信号１２によって選択され
る互いに等しい値を有するｋ個の電流セル回路である。
１４はすべての電流セル回路１３のなかで電流セル選択
信号１２によって選択された電流セル回路の出力電流が
加算された出力電流、１５はすべての電流セル回路１３
のなかで電流セル選択信号１２によって選択された電流
セル回路以外の電流セル回路の出力電流が加算された出
力電流、１６は出力電流１４に応じた電圧に変換する電
流−電圧変換回路、１７は出力電流１５に応じた電圧に
変換する電流−電圧変換回路、１８は電流−電圧変換回
路１６で変換された電圧が出力されるアナログ出力端
子、１９は電流−電圧変換回路１６で変換された電圧が
出力されるアナログ出力端子である。
る。図１０はｎビットＤＡ変換器の構成図であり、１０
はｎビットのデジタル入力信号、１１はデジタル入力信
号１０に応じて所定の電流セル回路を選択するｋ＝（２
のｎ乗−１）個の制御信号を出力するデコード回路、１
２はデコード回路１１から出力されるｋ個の電流セル選
択信号、１３は電流セル選択信号１２によって選択され
る互いに等しい値を有するｋ個の電流セル回路である。
１４はすべての電流セル回路１３のなかで電流セル選択
信号１２によって選択された電流セル回路の出力電流が
加算された出力電流、１５はすべての電流セル回路１３
のなかで電流セル選択信号１２によって選択された電流
セル回路以外の電流セル回路の出力電流が加算された出
力電流、１６は出力電流１４に応じた電圧に変換する電
流−電圧変換回路、１７は出力電流１５に応じた電圧に
変換する電流−電圧変換回路、１８は電流−電圧変換回
路１６で変換された電圧が出力されるアナログ出力端
子、１９は電流−電圧変換回路１６で変換された電圧が
出力されるアナログ出力端子である。
【０００４】図１１は電流セル回路１３の構成図であ
り、２０は電流セル選択信号、２１は単位電流ｉを供給
する定電流源、２２は電流セル選択信号２０によって選
択された場合に電流ｉが供給される電流出力端子、２３
は電流セル選択信号２０により選択されない場合に電流
ｉが供給される電流出力端子、２４は電流出力端子２２
側の電流パスに接続されたスイッチ機能を有するＰｃｈ
トランジスタ、２５は電流出力端子２３側の電流パスに
接続されたスイッチ機能を有するＰｃｈトランジスタ、
２６はＰｃｈトランジスタ２４のゲートに供給される電
流セル選択信号２０を反転するインバータである。
り、２０は電流セル選択信号、２１は単位電流ｉを供給
する定電流源、２２は電流セル選択信号２０によって選
択された場合に電流ｉが供給される電流出力端子、２３
は電流セル選択信号２０により選択されない場合に電流
ｉが供給される電流出力端子、２４は電流出力端子２２
側の電流パスに接続されたスイッチ機能を有するＰｃｈ
トランジスタ、２５は電流出力端子２３側の電流パスに
接続されたスイッチ機能を有するＰｃｈトランジスタ、
２６はＰｃｈトランジスタ２４のゲートに供給される電
流セル選択信号２０を反転するインバータである。
【０００５】以下に図１１の電流セル回路の動作につい
て説明する。図１１で示されるように電流セル選択信号
２０をＰｃｈトランジスタ２５のゲートに供給するとと
もに、インバータ２６を介してＰｃｈトランジスタ２４
のゲートにそれぞれ供給し、電流セル回路の両電流パス
のうちどちらか一方のスイッチ機能を作動させて電流出
力端子２２，２３から出力される出力電流を制御する。
て説明する。図１１で示されるように電流セル選択信号
２０をＰｃｈトランジスタ２５のゲートに供給するとと
もに、インバータ２６を介してＰｃｈトランジスタ２４
のゲートにそれぞれ供給し、電流セル回路の両電流パス
のうちどちらか一方のスイッチ機能を作動させて電流出
力端子２２，２３から出力される出力電流を制御する。
【０００６】図１２に電流セル選択信号２０（ＳＥＬ）
と電流出力端子２２、電流出力端子２３に供給される電
流値の関係説明図を示す。ＳＥＬ＝１の場合、Ｐｃｈト
ランジスタ２４（ＴＰ１）がＯＮになり、Ｐｃｈトラン
ジスタ２５（ＴＰ２）がＯＦＦになるので、電流出力端
子２２にのみ単位電流ｉが供給され、電流出力端子２３
には単位電流ｉは供給されない。これとは逆に、ＳＥＬ
＝０の場合、Ｐｃｈトランジスタ２５（ＴＰ２）がＯＮ
になり、Ｐｃｈトランジスタ２４（ＴＰ１）がＯＦＦに
なるので、電流出力端子２３にのみ単位電流ｉが供給さ
れ、電流出力端子２２には単位電流ｉは供給されない。
と電流出力端子２２、電流出力端子２３に供給される電
流値の関係説明図を示す。ＳＥＬ＝１の場合、Ｐｃｈト
ランジスタ２４（ＴＰ１）がＯＮになり、Ｐｃｈトラン
ジスタ２５（ＴＰ２）がＯＦＦになるので、電流出力端
子２２にのみ単位電流ｉが供給され、電流出力端子２３
には単位電流ｉは供給されない。これとは逆に、ＳＥＬ
＝０の場合、Ｐｃｈトランジスタ２５（ＴＰ２）がＯＮ
になり、Ｐｃｈトランジスタ２４（ＴＰ１）がＯＦＦに
なるので、電流出力端子２３にのみ単位電流ｉが供給さ
れ、電流出力端子２２には単位電流ｉは供給されない。
【０００７】図１３は電流‐電圧変換回路１６，１７の
構成図であり、４０は電流入力端子、４１は電流値Ｉの
入力電流、４２は抵抗値Ｒの抵抗素子、４３は電圧出力
端子である。以下に図１３の電流‐電圧変換回路１６，
１７の動作を説明する。電流入力端子４０から入力され
た入力電流４１はすべて抵抗素子４２を介して電位ゼロ
のグランドに流れる。その際、オームの法則により電圧
出力端子４３にはＩ×Ｒの電圧が発生する。
構成図であり、４０は電流入力端子、４１は電流値Ｉの
入力電流、４２は抵抗値Ｒの抵抗素子、４３は電圧出力
端子である。以下に図１３の電流‐電圧変換回路１６，
１７の動作を説明する。電流入力端子４０から入力され
た入力電流４１はすべて抵抗素子４２を介して電位ゼロ
のグランドに流れる。その際、オームの法則により電圧
出力端子４３にはＩ×Ｒの電圧が発生する。
【０００８】以上のように構成された図１０のｎビット
ＤＡ変換器の動作について説明する。デジタル入力信号
１０に応じて選択される電流セル回路１３の個数をｍ
（＝０、１、２、・・・、ｋ）とすると出力電流１４は
ｍ×ｉ、出力電流１５は（ｋ−ｍ）×ｉとなる。従っ
て、電流‐電圧変換回路１６と電流‐電圧変換回路１７
が抵抗値Ｒの抵抗素子で構成されている場合、アナログ
出力端子１６には電圧値ｍ×ｉ×Ｒ、アナログ出力端子
１７には電圧値（ｋ−ｍ）×ｉ×Ｒがそれぞれ出力され
る。ここでｍは０から（２のｎ乗−１）までの値をとる
ので、デジタル入力信号に応じた（２のｎ乗）個の階調
すなわちｎビットの分解能をもつＤＡ変換器が実現され
る。
ＤＡ変換器の動作について説明する。デジタル入力信号
１０に応じて選択される電流セル回路１３の個数をｍ
（＝０、１、２、・・・、ｋ）とすると出力電流１４は
ｍ×ｉ、出力電流１５は（ｋ−ｍ）×ｉとなる。従っ
て、電流‐電圧変換回路１６と電流‐電圧変換回路１７
が抵抗値Ｒの抵抗素子で構成されている場合、アナログ
出力端子１６には電圧値ｍ×ｉ×Ｒ、アナログ出力端子
１７には電圧値（ｋ−ｍ）×ｉ×Ｒがそれぞれ出力され
る。ここでｍは０から（２のｎ乗−１）までの値をとる
ので、デジタル入力信号に応じた（２のｎ乗）個の階調
すなわちｎビットの分解能をもつＤＡ変換器が実現され
る。
【０００９】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、以下に示す課題がある。前記従来の構成の
ＤＡ変換器は、単位電流を定電流源で実現している為、
必要とする階調の数だけ定電流源が必要となり、例えば
１０ビットＤＡ変換器の場合には、１０２３（２の１０
乗）個の定電流源が必要になる。各定電流源はアナログ
素子である為、これらの定電流源が占める半導体集積回
路内のシリコン上での占有面積は大きい。さらに１ビッ
ト分解能を上げようとした場合、その占有面積は約２倍
となる。半導体集積回路の製品コストはその回路の占有
面積に大きく依存するため、占有面積増大を招く回路設
計は避けなければならない。またデジタル処理システム
の代表格であるデジタル移動体通信端末装置の分野にお
いては、装置の小型・軽量化にともないその主要部品と
なる半導体集積回路の小面積化は重要である。さらに半
導体集積回路のシリコン上での占有面積が大きくなる
と、各部品の面内上でのばらつきが大きくなり、または
配線長も長くなることで各配線のインピーダンスの影響
も大きくなり、ＤＡ変換器の精度を劣化させる要因にな
る。
の構成では、以下に示す課題がある。前記従来の構成の
ＤＡ変換器は、単位電流を定電流源で実現している為、
必要とする階調の数だけ定電流源が必要となり、例えば
１０ビットＤＡ変換器の場合には、１０２３（２の１０
乗）個の定電流源が必要になる。各定電流源はアナログ
素子である為、これらの定電流源が占める半導体集積回
路内のシリコン上での占有面積は大きい。さらに１ビッ
ト分解能を上げようとした場合、その占有面積は約２倍
となる。半導体集積回路の製品コストはその回路の占有
面積に大きく依存するため、占有面積増大を招く回路設
計は避けなければならない。またデジタル処理システム
の代表格であるデジタル移動体通信端末装置の分野にお
いては、装置の小型・軽量化にともないその主要部品と
なる半導体集積回路の小面積化は重要である。さらに半
導体集積回路のシリコン上での占有面積が大きくなる
と、各部品の面内上でのばらつきが大きくなり、または
配線長も長くなることで各配線のインピーダンスの影響
も大きくなり、ＤＡ変換器の精度を劣化させる要因にな
る。
【００１０】本発明は、前記従来の構成の課題に対し
て、前記従来構成と比較して部品点数を大幅に削減する
ことで回路の占有面積を小さくすると同時に分解能をも
向上させるＤＡ変換器を提供することを目的とする。
て、前記従来構成と比較して部品点数を大幅に削減する
ことで回路の占有面積を小さくすると同時に分解能をも
向上させるＤＡ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に記載
の発明は、定電流源（定電流源５０３）と、前記定電流
源に直列接続され、制御信号（電流パス選択信号５０
２）に応じて作動し、前記定電流源の定電流を均等に分
割する複数の電流パスを形成するスイッチ回路（スイッ
チ回路５０４）からなるスイッチ群と、デジタル入力信
号（デジタル入力信号５００）に応じて前記スイッチ回
路の動作を制御する前記制御信号を出力するデコード手
段（デコード回路５０１）と、前記スイッチ回路の前記
電流パスを介して出力される電流を加算して電圧に変換
する電流−電圧変換手段（電流−電圧変換回路５０８）
と、を有することを特徴とする。
の発明は、定電流源（定電流源５０３）と、前記定電流
源に直列接続され、制御信号（電流パス選択信号５０
２）に応じて作動し、前記定電流源の定電流を均等に分
割する複数の電流パスを形成するスイッチ回路（スイッ
チ回路５０４）からなるスイッチ群と、デジタル入力信
号（デジタル入力信号５００）に応じて前記スイッチ回
路の動作を制御する前記制御信号を出力するデコード手
段（デコード回路５０１）と、前記スイッチ回路の前記
電流パスを介して出力される電流を加算して電圧に変換
する電流−電圧変換手段（電流−電圧変換回路５０８）
と、を有することを特徴とする。
【００１２】請求項２に記載の発明は、請求項１記載の
ＤＡ変換器において、前記定電流源の代わりに一端に定
電圧を印加した抵抗素子（抵抗素子５１１）を用いて前
記定電流を得ることを特徴とする。
ＤＡ変換器において、前記定電流源の代わりに一端に定
電圧を印加した抵抗素子（抵抗素子５１１）を用いて前
記定電流を得ることを特徴とする。
【００１３】請求項３に記載の発明は、請求項１又は２
記載のＤＡ変換器において、前記定電流源が１つであ
り、前記スイッチ回路が、前記複数の電流パスを形成す
る複数の下段スイッチング素子（Ｐｃｈトランジスタ７
３，７４）と、各下段スイッチング素子の上段に直列接
続され、前記複数の電流パスに供給する前記定電流の分
流値を決定するための電流パスを形成する上段スイッチ
ング素子（Ｐｃｈトランジスタ７７）と、を有し、前記
デコード手段が、各スイッチング素子をそれぞれ独立に
制御する制御信号（上段電流パス選択信号７８、下段電
流パス選択信号７１，７２）を出力する、ことを特徴と
する。
記載のＤＡ変換器において、前記定電流源が１つであ
り、前記スイッチ回路が、前記複数の電流パスを形成す
る複数の下段スイッチング素子（Ｐｃｈトランジスタ７
３，７４）と、各下段スイッチング素子の上段に直列接
続され、前記複数の電流パスに供給する前記定電流の分
流値を決定するための電流パスを形成する上段スイッチ
ング素子（Ｐｃｈトランジスタ７７）と、を有し、前記
デコード手段が、各スイッチング素子をそれぞれ独立に
制御する制御信号（上段電流パス選択信号７８、下段電
流パス選択信号７１，７２）を出力する、ことを特徴と
する。
【００１４】請求項４に記載の発明は、請求項１乃至３
の何れか１項記載のＤＡ変換器（ＤＡ変換器６０３）を
複数個並列に接続し、前記ＤＡ変換器を構成する各デコ
ード手段をそれぞれデジタル入力信号（デジタル入力信
号６００）に応じて制御する信号（ＤＡ変換器制御信号
６０２）を出力するデコード手段（デコード回路６０
１）を有することを特徴とする。
の何れか１項記載のＤＡ変換器（ＤＡ変換器６０３）を
複数個並列に接続し、前記ＤＡ変換器を構成する各デコ
ード手段をそれぞれデジタル入力信号（デジタル入力信
号６００）に応じて制御する信号（ＤＡ変換器制御信号
６０２）を出力するデコード手段（デコード回路６０
１）を有することを特徴とする。
【００１５】請求項５に記載の発明は、請求項３又は４
記載のＤＡ変換器において、前記スイッチ回路が、各ス
イッチング素子を構成するＰｃｈトランジスタ（Ｐｃｈ
トランジスタ７３，７４，７７）と、前記制御信号によ
り前記スイッチング素子がＯＮに選択されるときに、該
トランジスタが飽和領域で動作する一定電圧（バイアス
電圧７７，８０）を選択してゲートに印加するスイッチ
（ＳＷ１、ＳＷ２、ＳＷ３）と、を有することを特徴と
する。
記載のＤＡ変換器において、前記スイッチ回路が、各ス
イッチング素子を構成するＰｃｈトランジスタ（Ｐｃｈ
トランジスタ７３，７４，７７）と、前記制御信号によ
り前記スイッチング素子がＯＮに選択されるときに、該
トランジスタが飽和領域で動作する一定電圧（バイアス
電圧７７，８０）を選択してゲートに印加するスイッチ
（ＳＷ１、ＳＷ２、ＳＷ３）と、を有することを特徴と
する。
【００１６】請求項６に記載の発明は、請求項１乃至５
の何れか１項記載のＤＡ変換器において、前記電流−電
圧変換手段（電流−電圧変換回路５０７，５０８）が、
その入力端子（電流入力端子９０）の電位を一定（基準
電圧ＶＲＥＦ）に保持することにより前記スイッチ回路
の出力端子の電位を一定に保持することを特徴とする。
の何れか１項記載のＤＡ変換器において、前記電流−電
圧変換手段（電流−電圧変換回路５０７，５０８）が、
その入力端子（電流入力端子９０）の電位を一定（基準
電圧ＶＲＥＦ）に保持することにより前記スイッチ回路
の出力端子の電位を一定に保持することを特徴とする。
【００１７】請求項７に記載の発明は、請求項１乃至６
記載のＤＡ変換器において、前記デコード手段が、出力
信号に応じて前記スイッチ回路を選択し、選択されたス
イッチ回路の数に応じて前記定電流を分流した単位電流
を前記スイッチ回路に供給するための制御信号を出力す
ることを特徴とする。
記載のＤＡ変換器において、前記デコード手段が、出力
信号に応じて前記スイッチ回路を選択し、選択されたス
イッチ回路の数に応じて前記定電流を分流した単位電流
を前記スイッチ回路に供給するための制御信号を出力す
ることを特徴とする。
【００１８】請求項１、２に係わる発明によれば、スイ
ッチ回路に定電流を供給し、定電流をデジタル入力信号
に応じてスイッチ回路の複数の電流パスに均等に振り分
けることにより出力電流値を変えることができる。これ
により、従来定電流単位で電流値を増減していたのに対
し、定電流を均等に分割した単位電流で電流値を増減す
ることができ、定電流源を増設することなく分解能を向
上させることができる。分解能は電流パスの数で決ま
り、定電流を２つの電流パスに割り振る場合は、分解能
が１ビット（２倍）向上する。従って、従来と同一分解
能を得る場合は占有面積は１／２以下で済み、また同一
面積であれば分解能が２倍以上に向上する。
ッチ回路に定電流を供給し、定電流をデジタル入力信号
に応じてスイッチ回路の複数の電流パスに均等に振り分
けることにより出力電流値を変えることができる。これ
により、従来定電流単位で電流値を増減していたのに対
し、定電流を均等に分割した単位電流で電流値を増減す
ることができ、定電流源を増設することなく分解能を向
上させることができる。分解能は電流パスの数で決ま
り、定電流を２つの電流パスに割り振る場合は、分解能
が１ビット（２倍）向上する。従って、従来と同一分解
能を得る場合は占有面積は１／２以下で済み、また同一
面積であれば分解能が２倍以上に向上する。
【００１９】請求項３に係わる発明によれば、１つの定
電流源の定電流を上段スイッチング素子の動作により選
択されたスイッチ回路の数に応じて分流し、さらに、分
流した電流を下段スイッチング素子の動作により形成さ
れる電流パスの数に応じて振り分けて単位電流を得るこ
とができるため、定電流源を増設することなく分解能を
向上させることができる。さらに、デジタル入力信号に
応じて、選択されるスイッチ回路の数を変え、スイッチ
回路の数に応じて単位電流を形成する電流パスに供給す
る電流を可変することにより、従来構成に比べて中心付
近の分解能が向上する。また、単位電流を可変すること
ができるため、従来定電流源の容量を制御して分解能を
変えていたのに対し、容易に分解能を変えることができ
る。
電流源の定電流を上段スイッチング素子の動作により選
択されたスイッチ回路の数に応じて分流し、さらに、分
流した電流を下段スイッチング素子の動作により形成さ
れる電流パスの数に応じて振り分けて単位電流を得るこ
とができるため、定電流源を増設することなく分解能を
向上させることができる。さらに、デジタル入力信号に
応じて、選択されるスイッチ回路の数を変え、スイッチ
回路の数に応じて単位電流を形成する電流パスに供給す
る電流を可変することにより、従来構成に比べて中心付
近の分解能が向上する。また、単位電流を可変すること
ができるため、従来定電流源の容量を制御して分解能を
変えていたのに対し、容易に分解能を変えることができ
る。
【００２０】請求項５に係わる発明によれば、各スイッ
チング素子（トランジスタ）の特性に左右されず、各電
流パスに均等に電流を分割することができる。
チング素子（トランジスタ）の特性に左右されず、各電
流パスに均等に電流を分割することができる。
【００２１】請求項６に係わる発明によれば、電流−電
圧変換手段の入力端子の電位を一定に保持することで、
入力端子に接続されるスイッチ回路の出力端子の電位も
一定に保持される。これにより、スイッチ回路の電流パ
スに流れる電流を高精度で均等に分割することができ
る。
圧変換手段の入力端子の電位を一定に保持することで、
入力端子に接続されるスイッチ回路の出力端子の電位も
一定に保持される。これにより、スイッチ回路の電流パ
スに流れる電流を高精度で均等に分割することができ
る。
【００２２】請求項７に係わる発明によれば、特に中心
付近の変化率が大きい正弦波等の出力信号に応じて中心
付近の量子化誤差が最小となるようにデジタル入力信号
をアナログ出力に割り当てるデコード手段を得ることが
できる。
付近の変化率が大きい正弦波等の出力信号に応じて中心
付近の量子化誤差が最小となるようにデジタル入力信号
をアナログ出力に割り当てるデコード手段を得ることが
できる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら説明する。 （実施の形態１）図１は、本発明の第一の実施形態を示
すｎビットＤＡ変換器の構成図であり、５００はｎビッ
トのデジタル入力信号、５０１はデジタル入力信号５０
０に応じて電流パスの本数を制御する２×ｋ（ｋ＝（２
のｎ乗−１））個の制御信号を出力するデコード回路、
５０２はデコード回路５０１から出力されるｋ個の電流
パス選択信号、５０３はｋ×ｉの電流を供給する定電流
源、５０４は電流パス選択信号５０２によって選択され
るｋ個のスイッチ回路である。５０５はすべての電流ス
イッチ回路５０４において２本の電流パスのうちの一方
の電流パスからの出力電流が加算された出力電流、５０
６はすべてのスイッチ回路５０４において２本の電流パ
スのうち出力電流５０５側とは反対の電流パスからの出
力電流がすべて加算された出力電流、５０７は出力電流
５０５に応じた電圧に変換する電流−電圧変換回路、５
０８は出力電流５０６に応じた電圧に変換する電流−電
圧変換回路、５０９は電流−電圧変換回路５０７で変換
された電圧が供給されるアナログ出力端子、５１０は電
流−電圧変換回路５０８で変換された電圧が供給される
出力されるアナログ出力端子である。
て図を参照しながら説明する。 （実施の形態１）図１は、本発明の第一の実施形態を示
すｎビットＤＡ変換器の構成図であり、５００はｎビッ
トのデジタル入力信号、５０１はデジタル入力信号５０
０に応じて電流パスの本数を制御する２×ｋ（ｋ＝（２
のｎ乗−１））個の制御信号を出力するデコード回路、
５０２はデコード回路５０１から出力されるｋ個の電流
パス選択信号、５０３はｋ×ｉの電流を供給する定電流
源、５０４は電流パス選択信号５０２によって選択され
るｋ個のスイッチ回路である。５０５はすべての電流ス
イッチ回路５０４において２本の電流パスのうちの一方
の電流パスからの出力電流が加算された出力電流、５０
６はすべてのスイッチ回路５０４において２本の電流パ
スのうち出力電流５０５側とは反対の電流パスからの出
力電流がすべて加算された出力電流、５０７は出力電流
５０５に応じた電圧に変換する電流−電圧変換回路、５
０８は出力電流５０６に応じた電圧に変換する電流−電
圧変換回路、５０９は電流−電圧変換回路５０７で変換
された電圧が供給されるアナログ出力端子、５１０は電
流−電圧変換回路５０８で変換された電圧が供給される
出力されるアナログ出力端子である。
【００２４】図２はスイッチ回路５０４の構成図であ
り、７０は電流入力端子、７１、７２は電流パス選択信
号、７３は電流パス選択信号７１側に接続されたスイッ
チ機能を有するＰｃｈトランジスタ、７４は電流パス選
択信号７２側に接続されたスイッチ機能を有するＰｃｈ
トランジスタ７３と同じ特性をもつＰｃｈトランジス
タ、７５は電流パス選択信号７１によって選択された場
合に電流が供給される電流出力端子、７６は電流パス選
択信号７２によって選択された場合に電流が供給される
電流出力端子である。以下に図２のスイッチ回路の動作
について説明する。図２で示されるように電流パス選択
信号７１をＰｃｈトランジスタ７３のゲートに接続し、
電流パス選択信号７２をＰｃｈトランジスタ７４のゲー
トに接続し、各々独立に制御することでスイッチ回路の
出力電流パスの本数を制御する。
り、７０は電流入力端子、７１、７２は電流パス選択信
号、７３は電流パス選択信号７１側に接続されたスイッ
チ機能を有するＰｃｈトランジスタ、７４は電流パス選
択信号７２側に接続されたスイッチ機能を有するＰｃｈ
トランジスタ７３と同じ特性をもつＰｃｈトランジス
タ、７５は電流パス選択信号７１によって選択された場
合に電流が供給される電流出力端子、７６は電流パス選
択信号７２によって選択された場合に電流が供給される
電流出力端子である。以下に図２のスイッチ回路の動作
について説明する。図２で示されるように電流パス選択
信号７１をＰｃｈトランジスタ７３のゲートに接続し、
電流パス選択信号７２をＰｃｈトランジスタ７４のゲー
トに接続し、各々独立に制御することでスイッチ回路の
出力電流パスの本数を制御する。
【００２５】図３に電流パス選択信号７１（ＳＥＬ
１）、電流パス選択信号７２（ＳＥＬ２）、電流入力端
子７０に流れる電流値、電流出力端子７５に出力される
電流値および電流出力端子７６に出力される電流値の関
係説明図を示す。
１）、電流パス選択信号７２（ＳＥＬ２）、電流入力端
子７０に流れる電流値、電流出力端子７５に出力される
電流値および電流出力端子７６に出力される電流値の関
係説明図を示す。
【００２６】先ず、（ＳＥＬ１、ＳＥＬ２）＝（１、
１）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）、Ｐｃ
ｈトランジスタ７４（ＴＰ２）が共にＯＦＦになるので
電流パスの本数は０本となり、電流入力端子７０に流れ
る電流値、電流出力端子７５に出力される電流値および
電流出力端子７６に出力される電流値はすべて０にな
る。
１）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）、Ｐｃ
ｈトランジスタ７４（ＴＰ２）が共にＯＦＦになるので
電流パスの本数は０本となり、電流入力端子７０に流れ
る電流値、電流出力端子７５に出力される電流値および
電流出力端子７６に出力される電流値はすべて０にな
る。
【００２７】次に、（ＳＥＬ１、ＳＥＬ２）＝（１、
０）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）はＯＦ
Ｆ、Ｐｃｈトランジスタ７４（ＴＰ２）はＯＮになり、
電流パスの本数は1本となる。電流入力端子７０に供給
される電流値をｉｓとした場合、電流出力端子７６に供
給される電流値はｉｓ、電流出力端子７５に供給される
電流値は０になる。
０）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）はＯＦ
Ｆ、Ｐｃｈトランジスタ７４（ＴＰ２）はＯＮになり、
電流パスの本数は1本となる。電流入力端子７０に供給
される電流値をｉｓとした場合、電流出力端子７６に供
給される電流値はｉｓ、電流出力端子７５に供給される
電流値は０になる。
【００２８】次に、（ＳＥＬ１、ＳＥＬ２）＝（０、
１）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）はＯ
Ｎ、Ｐｃｈトランジスタ７４（ＴＰ２）はＯＦＦにな
り、電流パスの本数は1本となる。電流入力端子７０に
供給される電流値をｉｓとした場合、電流出力端子７６
に供給される電流値は０、電流出力端子７５に供給され
る電流値はｉｓになる。
１）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）はＯ
Ｎ、Ｐｃｈトランジスタ７４（ＴＰ２）はＯＦＦにな
り、電流パスの本数は1本となる。電流入力端子７０に
供給される電流値をｉｓとした場合、電流出力端子７６
に供給される電流値は０、電流出力端子７５に供給され
る電流値はｉｓになる。
【００２９】次に、（ＳＥＬ１、ＳＥＬ２）＝（０、
０）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）、Ｐｃ
ｈトランジスタ７４（ＴＰ２）は共にＯＮになるので、
電流パスの本数は２本となる。Ｐｃｈトランジスタ７３
（ＴＰ１）、Ｐｃｈトランジスタ７４（ＴＰ２）は同じ
特性をもつので、電流入力端子７０からみたインピーダ
ンスは一致する。従って、電流入力端子７０に供給され
る電流値をｉｓとした場合、電流入力端子７４および電
流出力端子７５には、それぞれ均等に分割された電流値
ｉｓ／２が供給される。
０）の場合、Ｐｃｈトランジスタ７３（ＴＰ１）、Ｐｃ
ｈトランジスタ７４（ＴＰ２）は共にＯＮになるので、
電流パスの本数は２本となる。Ｐｃｈトランジスタ７３
（ＴＰ１）、Ｐｃｈトランジスタ７４（ＴＰ２）は同じ
特性をもつので、電流入力端子７０からみたインピーダ
ンスは一致する。従って、電流入力端子７０に供給され
る電流値をｉｓとした場合、電流入力端子７４および電
流出力端子７５には、それぞれ均等に分割された電流値
ｉｓ／２が供給される。
【００３０】以上のように構成された図１のｎビットＤ
Ａ変換器の動作について説明する。ｎビットの分解能を
実現する電流パス制御信号の組合わせは複数あるが、以
下ではその一例を示す。ｋ個すべてのスイッチ回路５０
４が出力電流５０６側のみに電流を流すように電流パス
を選択した場合、定電流源５０３が供給する電流ｋ×ｉ
はｋ本の電流パスに均等に配分される。従って、各電流
パスを流れる電流はｉとなり、その電流がすべて出力電
流５０６側に加算されるので、出力電流５０５は０、出
力電流５０６はｋ×ｉとなる。
Ａ変換器の動作について説明する。ｎビットの分解能を
実現する電流パス制御信号の組合わせは複数あるが、以
下ではその一例を示す。ｋ個すべてのスイッチ回路５０
４が出力電流５０６側のみに電流を流すように電流パス
を選択した場合、定電流源５０３が供給する電流ｋ×ｉ
はｋ本の電流パスに均等に配分される。従って、各電流
パスを流れる電流はｉとなり、その電流がすべて出力電
流５０６側に加算されるので、出力電流５０５は０、出
力電流５０６はｋ×ｉとなる。
【００３１】デジタル入力信号が変化するに応じてスイ
ッチ回路の電流セル選択信号を出力電流５０５側の電流
パスに流れるように切り替えることによって、全体の電
流パスの総数は変化しないのでそれぞれの電流パスに流
れる電流ｉの単位で出力電流５０５に加算することが可
能となる。スイッチ回路５０４はｋ個あるのでその出力
電流の階調は（２のｎ乗）個となり、すなわちｎビット
の分解能をもつＤＡ変換器が実現される。
ッチ回路の電流セル選択信号を出力電流５０５側の電流
パスに流れるように切り替えることによって、全体の電
流パスの総数は変化しないのでそれぞれの電流パスに流
れる電流ｉの単位で出力電流５０５に加算することが可
能となる。スイッチ回路５０４はｋ個あるのでその出力
電流の階調は（２のｎ乗）個となり、すなわちｎビット
の分解能をもつＤＡ変換器が実現される。
【００３２】ｇ個のスイッチ回路に対し両方の電流パス
が選択されない場合、それ以外の（ｋ−ｇ）個の各スイ
ッチ回路に流れる電流は（ｋ／（ｋ−ｇ））×ｉとな
り、単位電流を変えることが可能となる。この電流を出
力電流５０５側または出力電流５０６側のどちらの電流
パスを選択するかによって、（ｋ／（ｋ−ｇ））×ｉの
単位で電流を増減することが可能となる。また、ｇを変
化させることで中心付近の出力電流のとりうる値はさら
に増えるので分解能が上がる。
が選択されない場合、それ以外の（ｋ−ｇ）個の各スイ
ッチ回路に流れる電流は（ｋ／（ｋ−ｇ））×ｉとな
り、単位電流を変えることが可能となる。この電流を出
力電流５０５側または出力電流５０６側のどちらの電流
パスを選択するかによって、（ｋ／（ｋ−ｇ））×ｉの
単位で電流を増減することが可能となる。また、ｇを変
化させることで中心付近の出力電流のとりうる値はさら
に増えるので分解能が上がる。
【００３３】中心付近の分解能を上げることにより、特
に正弦波等の中心付近の変化率が大きい信号を出力する
場合に効果がある。このような場合、ＤＡ変換器におい
て量子化誤差が最小となるように、デジタル入力信号を
アナログ出力に割り当てるデコード回路を設けることに
よって、精度の高い信号発生が可能となる。従って、回
路規模を増加することなく容易に分解能を向上すること
が可能となる。
に正弦波等の中心付近の変化率が大きい信号を出力する
場合に効果がある。このような場合、ＤＡ変換器におい
て量子化誤差が最小となるように、デジタル入力信号を
アナログ出力に割り当てるデコード回路を設けることに
よって、精度の高い信号発生が可能となる。従って、回
路規模を増加することなく容易に分解能を向上すること
が可能となる。
【００３４】以上の構成により、スイッチの個数を従来
構成と同じにした場合、定電流源の個数が従来構成に比
して１／（２のｎ乗−１）になり大幅に素子数を削減で
き、かつ分解能を向上させることが可能となる。
構成と同じにした場合、定電流源の個数が従来構成に比
して１／（２のｎ乗−１）になり大幅に素子数を削減で
き、かつ分解能を向上させることが可能となる。
【００３５】（実施の形態２）図４は、本発明の第二の
実施形態を示すｎビットＤＡ変換器の構成図であり、第
一の実施形態のＤＡ変換器において定電流源の代わりに
抵抗素子５１１を設け、その一端となる定電圧入力端子
５１２に定電圧を印加することにより、第一の実施形態
と同じ動作をするＤＡ変換器である。この構成にするこ
とによって、定電流源を使用する必要がない為さらに回
路面積を削減することが可能となる。
実施形態を示すｎビットＤＡ変換器の構成図であり、第
一の実施形態のＤＡ変換器において定電流源の代わりに
抵抗素子５１１を設け、その一端となる定電圧入力端子
５１２に定電圧を印加することにより、第一の実施形態
と同じ動作をするＤＡ変換器である。この構成にするこ
とによって、定電流源を使用する必要がない為さらに回
路面積を削減することが可能となる。
【００３６】（実施の形態３）図５は、本発明の第三の
実施形態を示しており、第一の実施形態におけるＤＡ変
換器のスイッチ回路５０４にＰｃｈトランジスタ７７を
直列に接続し、上段電流パス選択信号７８をＰｃｈトラ
ンジスタ７７のゲートに入力する。このスイッチ回路を
有するＤＡ変換器は、図１において上段電流パス選択信
号を各スイッチ回路に出力するようなデコード回路に置
き換えたものである。この構成のＤＡ変換器の動作は、
上段電流パス選択信号によってＯＮとなる電流パスの本
数分だけ均等に分割された電流を、さらに下段のスイッ
チによって均等に分割するが可能である為、第一の実施
形態のＤＡ変換器より、さらに中心付近の分解能が向上
する。それ以外の動作は第一の実施形態と同じである。
実施形態を示しており、第一の実施形態におけるＤＡ変
換器のスイッチ回路５０４にＰｃｈトランジスタ７７を
直列に接続し、上段電流パス選択信号７８をＰｃｈトラ
ンジスタ７７のゲートに入力する。このスイッチ回路を
有するＤＡ変換器は、図１において上段電流パス選択信
号を各スイッチ回路に出力するようなデコード回路に置
き換えたものである。この構成のＤＡ変換器の動作は、
上段電流パス選択信号によってＯＮとなる電流パスの本
数分だけ均等に分割された電流を、さらに下段のスイッ
チによって均等に分割するが可能である為、第一の実施
形態のＤＡ変換器より、さらに中心付近の分解能が向上
する。それ以外の動作は第一の実施形態と同じである。
【００３７】（実施の形態４）図６は、本発明の第四の
実施形態を示すｎビットＤＡ変換器の構成図であり、実
施の形態１、２、３で記載した本発明のＤＡ変換器を複
数個用いて構成されるＤＡ変換器である。図６におい
て、６００はｎビットのデジタル入力信号、６０１はデ
ジタル入力信号６００に応じて本発明の複数のＤＡ変換
器６０３を制御する信号を出力するデコード回路、６０
２はデコード回路６０１から出力されるＤＡ変換器制御
信号である。６０４はすべてのＤＡ変換器６０３におけ
る一方の出力電流和、６０５は他方の出力電流和、６０
６は出力電流１４に応じた電圧に変換する電流−電圧変
換回路、６０７は出力電流６０５に応じた電圧に変換す
る電流−電圧変換回路、６０８は電流−電圧変換回路６
０６で変換された電圧が供給されるアナログ出力端子、
６０９は電流−電圧変換回路６０６で変換された電圧が
供給されるアナログ出力端子である。この構成にするこ
とによって、各ＤＡ変換器の出力電流値を多様に変化す
ることが可能となるので分解能が向上する。
実施形態を示すｎビットＤＡ変換器の構成図であり、実
施の形態１、２、３で記載した本発明のＤＡ変換器を複
数個用いて構成されるＤＡ変換器である。図６におい
て、６００はｎビットのデジタル入力信号、６０１はデ
ジタル入力信号６００に応じて本発明の複数のＤＡ変換
器６０３を制御する信号を出力するデコード回路、６０
２はデコード回路６０１から出力されるＤＡ変換器制御
信号である。６０４はすべてのＤＡ変換器６０３におけ
る一方の出力電流和、６０５は他方の出力電流和、６０
６は出力電流１４に応じた電圧に変換する電流−電圧変
換回路、６０７は出力電流６０５に応じた電圧に変換す
る電流−電圧変換回路、６０８は電流−電圧変換回路６
０６で変換された電圧が供給されるアナログ出力端子、
６０９は電流−電圧変換回路６０６で変換された電圧が
供給されるアナログ出力端子である。この構成にするこ
とによって、各ＤＡ変換器の出力電流値を多様に変化す
ることが可能となるので分解能が向上する。
【００３８】（実施の形態５）図７は、本発明の請求項
５に係わるスイッチ回路の構成図であり、図中の符号の
説明は図２と同一であるのでここでは省略する。このス
イッチ回路では、電流パス選択信号７１、７２によって
スイッチＳＷ１，ＳＷ２がＯＮのときは、Ｐｃｈトラン
ジスタ７３，７４が飽和領域で動作するようなバイアス
電圧７７を各Ｐｃｈトランジスタのゲートに印可し、ス
イッチＳＷ１，ＳＷ２がＯＦＦのときは電源電圧ＶＤＤ
に固定するように制御する。このような構成をとること
によって、電流出力端子７６、７５の電位の不一致に関
わらず、各電流パスに流れる電流は電流入力端子７０と
バイアス電圧７７の電位差で決定される。
５に係わるスイッチ回路の構成図であり、図中の符号の
説明は図２と同一であるのでここでは省略する。このス
イッチ回路では、電流パス選択信号７１、７２によって
スイッチＳＷ１，ＳＷ２がＯＮのときは、Ｐｃｈトラン
ジスタ７３，７４が飽和領域で動作するようなバイアス
電圧７７を各Ｐｃｈトランジスタのゲートに印可し、ス
イッチＳＷ１，ＳＷ２がＯＦＦのときは電源電圧ＶＤＤ
に固定するように制御する。このような構成をとること
によって、電流出力端子７６、７５の電位の不一致に関
わらず、各電流パスに流れる電流は電流入力端子７０と
バイアス電圧７７の電位差で決定される。
【００３９】図８は、図５のスイッチ回路にこの構成を
設けた場合のスイッチ回路の構成図である。図８中、図
５と同一部分の符号の説明は省略する。図８において、
７９は下段スイッチ回路を構成するｐｃｈトランジスタ
７３、７４のゲートに、スイッチＳＷ１，ＳＷ２がＯＮ
のときに印加されるバイアス電圧１、８０は上段スイッ
チ回路を構成するＰｃｈトランジスタ７７のゲートにス
イッチＳＷ３がＯＮのときに印加されるバイアス電圧２
である。各バイアス電圧は、Ｐｃｈトランジスタが飽和
領域で動作するように調整された電圧である。この構成
をとることによって、各スイッチ回路の状態に関わら
ず、各電流パスに均等に電流を分割することが可能とな
る。
設けた場合のスイッチ回路の構成図である。図８中、図
５と同一部分の符号の説明は省略する。図８において、
７９は下段スイッチ回路を構成するｐｃｈトランジスタ
７３、７４のゲートに、スイッチＳＷ１，ＳＷ２がＯＮ
のときに印加されるバイアス電圧１、８０は上段スイッ
チ回路を構成するＰｃｈトランジスタ７７のゲートにス
イッチＳＷ３がＯＮのときに印加されるバイアス電圧２
である。各バイアス電圧は、Ｐｃｈトランジスタが飽和
領域で動作するように調整された電圧である。この構成
をとることによって、各スイッチ回路の状態に関わら
ず、各電流パスに均等に電流を分割することが可能とな
る。
【００４０】（実施の形態６）図９は、本発明の請求項
６に係わる電流−電圧変換回路の構成図である。図９に
おいて、９０は電流入力端子、９１は電流入力端子９０
から入力される入力電流、９２は抵抗値Ｒの抵抗素子、
９３は入力電流９１に応じた電圧を出力する電圧出力端
子、９４は演算増幅回路、９５は演算増幅器の非反転
（＋）側に入力される基準電圧（ＶＲＥＦ）である。こ
の電流−電圧変換の動作は、電流入力端子９０の電位が
演算増幅器によって基準電圧ＶＲＥＦに保持されるた
め、電圧出力端子９３には、ＶＲＥＦ−Ｒ×ｉの差動電
圧が出力されるので、電流ｉに応じた出力電圧に変換さ
れる。この電流−電圧変換回路を用いることによって、
電流入力端子９０の電位が一定に保持されるので、各電
流パスに接続されるスイッチ回路の上端の電位差は同一
になり各電流パスに均等に電流を分割することが可能と
なる。
６に係わる電流−電圧変換回路の構成図である。図９に
おいて、９０は電流入力端子、９１は電流入力端子９０
から入力される入力電流、９２は抵抗値Ｒの抵抗素子、
９３は入力電流９１に応じた電圧を出力する電圧出力端
子、９４は演算増幅回路、９５は演算増幅器の非反転
（＋）側に入力される基準電圧（ＶＲＥＦ）である。こ
の電流−電圧変換の動作は、電流入力端子９０の電位が
演算増幅器によって基準電圧ＶＲＥＦに保持されるた
め、電圧出力端子９３には、ＶＲＥＦ−Ｒ×ｉの差動電
圧が出力されるので、電流ｉに応じた出力電圧に変換さ
れる。この電流−電圧変換回路を用いることによって、
電流入力端子９０の電位が一定に保持されるので、各電
流パスに接続されるスイッチ回路の上端の電位差は同一
になり各電流パスに均等に電流を分割することが可能と
なる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
定電流源の電流を複数の電流パスに均等に分割すること
で単位電流をつくり、各電流パスに直列接続されるスイ
ッチをデジタル入力信号に応じて制御することによっ
て、出力電流値を変化させる構成を設けることによっ
て、従来構成と比較して面積が小さくなると同時に、デ
ジタル入力信号によって単位電流が可変である為に従来
構成と比較して中心付近の分解能も大幅に向上する。
定電流源の電流を複数の電流パスに均等に分割すること
で単位電流をつくり、各電流パスに直列接続されるスイ
ッチをデジタル入力信号に応じて制御することによっ
て、出力電流値を変化させる構成を設けることによっ
て、従来構成と比較して面積が小さくなると同時に、デ
ジタル入力信号によって単位電流が可変である為に従来
構成と比較して中心付近の分解能も大幅に向上する。
【図１】本発明の第一の実施形態におけるＤＡ変換器に
ついての構成図である。
ついての構成図である。
【図２】本発明の第一の実施形態におけるＤＡ変換器の
スイッチ回路についての構成図である。
スイッチ回路についての構成図である。
【図３】本発明の第一の実施形態におけるＤＡ変換器の
スイッチ回路についての動作説明図である。
スイッチ回路についての動作説明図である。
【図４】本発明の第二の実施形態におけるＤＡ変換器に
ついての構成図である。
ついての構成図である。
【図５】本発明の第三の実施形態におけるＤＡ変換器の
スイッチ回路についての構成図である。
スイッチ回路についての構成図である。
【図６】本発明の第四の実施形態におけるＤＡ変換器に
ついての構成図である。
ついての構成図である。
【図７】本発明の第五の実施形態におけるＤＡ変換器の
スイッチ回路の構成図である。
スイッチ回路の構成図である。
【図８】本発明の第五の実施形態におけるＤＡ変換器の
スイッチ回路の構成図である。
スイッチ回路の構成図である。
【図９】本発明の第六の実施形態におけるＤＡ変換器の
電流−電圧変換回路の構成図である。
電流−電圧変換回路の構成図である。
【図１０】従来のＤＡ変換器の構成図である。
【図１１】従来のＤＡ変換器における電流セル回路の構
成図である。
成図である。
【図１２】従来のＤＡ変換器における電流セル回路の動
作説明図である。
作説明図である。
【図１３】従来のＤＡ変換器における電流−電圧変換回
路の構成図である。
路の構成図である。
５０１ デコード回路 ５０３ 定電流源 ５０４ スイッチ回路 ５０７、５０８ 電流−電圧変換回路 ７３、７４、７７ Ｐｃｈトランジスタ ５１１ 抵抗素子 ６０１ デコード回路 ６０３ ＤＡ変換器 ６０６、６０７ 電流−電圧変換回路 ９４ 演算増幅回路 ９２ 抵抗素子
Claims (8)
- 【請求項１】 定電流源と、 前記定電流源に直列接続され、制御信号に応じて作動
し、前記定電流源の定電流を均等に分割する複数の電流
パスを形成するスイッチ回路からなるスイッチ群と、 デジタル入力信号に応じて前記スイッチ回路の動作を制
御する前記制御信号を出力するデコード手段と、 前記スイッチ回路の前記電流パスを介して出力される電
流を加算して電圧に変換する電流−電圧変換手段と、を
有することを特徴とするＤＡ変換器。 - 【請求項２】 請求項１記載のＤＡ変換器において、前
記定電流源の代わりに一端に定電圧を印加した抵抗素子
を用いて前記定電流を得ることを特徴とするＤＡ変換
器。 - 【請求項３】 請求項１又は２記載のＤＡ変換器におい
て、 前記定電流源が１つであり、 前記スイッチ回路が、前記複数の電流パスを形成する複
数の下段スイッチング素子と、各下段スイッチング素子
の上段に直列接続され、前記複数の電流パスに供給する
前記定電流の分流値を決定するための電流パスを形成す
る上段スイッチング素子と、を有し、 前記デコード手段が、各スイッチング素子をそれぞれ独
立に制御する制御信号を出力する、ことを特徴とするＤ
Ａ変換器。 - 【請求項４】 請求項１乃至３の何れか１項記載のＤＡ
変換器を複数個並列に接続し、前記ＤＡ変換器を構成す
る各デコード手段をそれぞれデジタル入力信号に応じて
制御する信号を出力するデコード手段を有することを特
徴とするＤＡ変換器。 - 【請求項５】 請求項３又は４記載のＤＡ変換器におい
て、前記スイッチ回路が、各スイッチング素子を構成す
るＰｃｈトランジスタと、前記制御信号により前記スイ
ッチング素子がＯＮに選択されるときに、該トランジス
タが飽和領域で動作する一定電圧を選択してゲートに印
加するスイッチと、を有することを特徴とするＤＡ変換
器。 - 【請求項６】 請求項１乃至５の何れか１項記載のＤＡ
変換器において、前記電流−電圧変換手段が、その入力
端子の電位を一定に保持することにより前記スイッチ回
路の出力端子の電位を一定に保持することを特徴とする
ＤＡ変換器。 - 【請求項７】 請求項１乃至６記載のＤＡ変換器におい
て、前記デコード手段が、前記デジタル入力信号に応じ
て前記スイッチ回路を選択し、選択されたスイッチ回路
の数に応じて前記定電流を分流した単位電流を前記スイ
ッチ回路に供給するための制御信号を出力することを特
徴とするＤＡ変換器。 - 【請求項８】 請求項１乃至７の何れか１項記載のＤＡ
変換器を搭載し、前記デジタル入力信号がデジタル信号
処理回路を介して伝達されるデジタル通信端末装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236996A JP3494366B2 (ja) | 2000-08-04 | 2000-08-04 | Ｄａ変換器 |
| KR1020010046920A KR100760527B1 (ko) | 2000-08-04 | 2001-08-03 | 디지털-아날로그 변환기 |
| US09/921,474 US6498575B2 (en) | 2000-08-04 | 2001-08-03 | D/A converter |
| EP01118913A EP1189353B1 (en) | 2000-08-04 | 2001-08-03 | D/A converter |
| DE60126877T DE60126877T2 (de) | 2000-08-04 | 2001-08-03 | D/A-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236996A JP3494366B2 (ja) | 2000-08-04 | 2000-08-04 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002050966A true JP2002050966A (ja) | 2002-02-15 |
| JP3494366B2 JP3494366B2 (ja) | 2004-02-09 |
Family
ID=18728940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000236996A Expired - Fee Related JP3494366B2 (ja) | 2000-08-04 | 2000-08-04 | Ｄａ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6498575B2 (ja) |
| EP (1) | EP1189353B1 (ja) |
| JP (1) | JP3494366B2 (ja) |
| KR (1) | KR100760527B1 (ja) |
| DE (1) | DE60126877T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849787B1 (ko) | 2006-11-13 | 2008-07-31 | 삼성전기주식회사 | 분해능 확장이 용이한 디지털-아날로그 컨버터 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004054114A1 (ja) * | 2002-12-10 | 2006-04-13 | 株式会社半導体エネルギー研究所 | 半導体装置、デジタル・アナログ変換回路及びそれらを用いた表示装置 |
| EP1445868B1 (de) * | 2003-02-05 | 2006-05-03 | Alcatel | Verfahren zur Digital-Analog-Konvertierung und Digital-Analog-Konverter |
| WO2005041417A2 (en) * | 2003-10-27 | 2005-05-06 | Dan Raphaeli | Digital input signals constructor providing analog representation thereof |
| JP4596421B2 (ja) * | 2005-04-28 | 2010-12-08 | 川崎マイクロエレクトロニクス株式会社 | Ｄａ変換器 |
| JP4942012B2 (ja) * | 2005-05-23 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路、および駆動方法 |
| US8493251B2 (en) * | 2011-07-28 | 2013-07-23 | Fujitsu Semiconductor Limited | Self-calibrated DAC with reduced glitch mapping |
| US8981982B2 (en) * | 2013-04-05 | 2015-03-17 | Maxlinear, Inc. | Multi-zone data converters |
| CN110932731B (zh) * | 2019-11-12 | 2020-09-25 | 深圳信息职业技术学院 | 一种数模转换装置及变频器调速系统 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3145889A1 (de) * | 1981-11-19 | 1983-05-26 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer digital/analog-wandler |
| US4587477A (en) * | 1984-05-18 | 1986-05-06 | Hewlett-Packard Company | Binary scaled current array source for digital to analog converters |
| US5023614A (en) * | 1989-09-13 | 1991-06-11 | Advanced Micro Devices, Inc. | Switchable DAC with current surge protection |
| US5148164A (en) * | 1990-04-23 | 1992-09-15 | Mitsubishi Denki Kabushiki Kaisha | Current generating device for complementarily generating two currents of different magnitudes in response to one-bit data |
| US5059977A (en) * | 1990-08-03 | 1991-10-22 | Magnavox Government And Industrial Electronics Company | Synchronizing switch arrangement for a digital-to-analog converter to reduce in-band switching transients |
| JPH0529938A (ja) | 1991-07-18 | 1993-02-05 | Sony Corp | 制御装置 |
| KR930009432B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업 주식회사 | 디지탈/아나로그 변환기용 전류소자 |
| US5598161A (en) * | 1992-12-18 | 1997-01-28 | Sony Corporation | Analog-to-digital converter having reduced circuit area |
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| JPH08125538A (ja) | 1994-10-24 | 1996-05-17 | Nec Corp | ディジタル・アナログ変換器 |
| JP3459130B2 (ja) | 1995-03-20 | 2003-10-20 | 沖電気工業株式会社 | 電流スイッチ回路 |
| JP2872074B2 (ja) * | 1995-04-21 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | デジタル・アナログ変換装置 |
| JPH08335881A (ja) * | 1995-06-06 | 1996-12-17 | Mitsubishi Electric Corp | 相補型電流源回路 |
| US5600321A (en) * | 1995-06-07 | 1997-02-04 | Advanced Micro Devices Inc. | High speed, low power CMOS D/A converter for wave synthesis in network |
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| US5798723A (en) * | 1996-07-19 | 1998-08-25 | National Semiconductor Corporation | Accurate and precise current matching for low voltage CMOS digital to analog converters |
| US5870049A (en) * | 1997-04-16 | 1999-02-09 | Mosaid Technologies Incorporated | Current mode digital to analog converter |
| JPH1188177A (ja) | 1997-09-05 | 1999-03-30 | Rohm Co Ltd | デジタル／アナログ変換器 |
| JPH11239059A (ja) * | 1998-02-20 | 1999-08-31 | Hitachi Ltd | ディジタル・アナログ変換器 |
| JPH11251912A (ja) * | 1998-02-27 | 1999-09-17 | Hitachi Ltd | ディジタル・アナログ変換器及び電流源回路 |
-
2000
- 2000-08-04 JP JP2000236996A patent/JP3494366B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-03 US US09/921,474 patent/US6498575B2/en not_active Expired - Lifetime
- 2001-08-03 DE DE60126877T patent/DE60126877T2/de not_active Expired - Lifetime
- 2001-08-03 KR KR1020010046920A patent/KR100760527B1/ko not_active IP Right Cessation
- 2001-08-03 EP EP01118913A patent/EP1189353B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849787B1 (ko) | 2006-11-13 | 2008-07-31 | 삼성전기주식회사 | 분해능 확장이 용이한 디지털-아날로그 컨버터 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60126877D1 (de) | 2007-04-12 |
| DE60126877T2 (de) | 2007-06-14 |
| EP1189353B1 (en) | 2007-02-28 |
| KR20020011920A (ko) | 2002-02-09 |
| KR100760527B1 (ko) | 2007-09-20 |
| EP1189353A3 (en) | 2004-04-14 |
| JP3494366B2 (ja) | 2004-02-09 |
| US20020014984A1 (en) | 2002-02-07 |
| US6498575B2 (en) | 2002-12-24 |
| EP1189353A2 (en) | 2002-03-20 |
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| JPH0436609B2 (ja) | ||
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| JP4510987B2 (ja) | Ｄａ変換装置 |
Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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