JPH11251912A

JPH11251912A - ディジタル・アナログ変換器及び電流源回路

Info

Publication number: JPH11251912A
Application number: JP4733698A
Authority: JP
Inventors: Shuzo Ichiki; 周蔵市来
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】電源の低電圧化が可能な電流源回路による新規
のＤ／Ａ変換器を提供すること。電源の低電圧化が可能
な新規の電流源回路を提供すること。【解決手段】基準電流を複製する第１のカレントミラー
回路と、第１のカレントミラー回路が出力する定電流を
複製するカレントミラー回路であって第１のカレントミ
ラー回路を構成するトランジスタとは反対極性の導電形
のトランジスタによって構成した第２のカレントミラー
回路と、第２のカレントミラー回路の定電流入力端子と
電源端子の間をディジタル信号によって開放・短絡する
スイッチング回路とからなる電流源回路をＤ／Ａ変換器
に用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流源回路を利用
してディジタル信号をアナログ信号に変換するディジタ
ル・アナログ変換器、特に半導体集積回路装置に適用し
て好適なディジタル・アナログ変換器に関する。

【０００２】

【従来の技術】ディジタル・アナログ変換器（以下「Ｄ
／Ａ変換器」という）は、情報機器の中で、制御系、表
示系、映像・音声系などに幅広く用いられる。一方、近
年、各種の情報機器が市場に投入され、同機器に使用す
る半導体集積回路装置、特にＬＳＩが盛んに開発されて
いる。最近は、システムそのものを１チップに納めたシ
ステムＬＳＩのニーズが高まっており、Ｄ／Ａ変換器の
多くがマイクロプロセッサやゲートアレイなど他の回路
と共にシステムＬＳＩの中に登載されるようになってき
た。

【０００３】こうしたシステムＬＳＩは、大規模化が著
しく、高性能・多機能化、小型化、低消費電力化などの
要求が強い。そのため、製造プロセスは、微細化の一途
を辿っている。しかし、微細化は素子の耐圧減少を伴
う。そのため、ＬＳＩの電源電圧は、携帯用途に限ら
ず、３Ｖ近辺、更にはそれよりも低くせざるを得ない状
況になってきている。

【０００４】一般的なＤ／Ａ変換器の例として、ディジ
タル信号に応じて電流を選択することによってアナログ
信号を出力する電流選択型がある〔例えば電子情報通信
学会信学技報、第ＣＡＳ９５―５３、ＩＤＣ９５―１２
６号第５５頁〜第６０頁（１９９５年９月）参照〕。

【０００５】電流選択型のＤ／Ａ変換器を構成する電流
源回路の例を図７に示す。ＭＯＳ（Metal Oxide Semico
nductor）トランジスタ301は、電流源となるもので、安
定化した電圧VBUにバイアスされてドレイン電流である
定電流Ｉを出力する。ＭＯＳトランジスタ302，303は、
差動電流スイッチを形成するもので、端子308に与える
ディジタル信号Ｄに応じて定電流Ｉの流れる方向を切り
換え、一方の負荷抵抗621に正相のアナログ信号を発生
し、他方の負荷抵抗622に逆相のアナログ信号を発生す
る。

【０００６】このような電流源回路の複数がＤ／Ａ変換
のビット数に応じて用意され、各電流源回路が端子60
3、604に接続されてＤ／Ａ変換器が構成される。このと
き、定電流Ｉの各電流源回路間の精度は、ビット数が大
きくなるに従って高くすることが要求される。即ち、Ｍ
ＯＳトランジスタ301のドレイン電流のばらつきを厳し
く抑えることが要求される。

【０００７】ＭＯＳトランジスタ301のドレイン・ソー
ス間電圧をＶds1、ＭＯＳトランジスタ302，303のドレ
イン・ソース間電圧をＶds2、負荷抵抗621に発生するア
ナログ信号の最大振幅をＶoutとすると、電源電圧ＶＤ
Ｄは、式(１）となる。

【０００８】ＶＤＤ＝Ｖds1＋Ｖds2＋Ｖout ・・・・（１）ＭＯＳトランジスタの一般的特性から、電流源となるＭ
ＯＳトランジスタ301のドレイン電流の電流源回路間の
ばらつきを抑えるために、そのゲート・ソース間電圧を
高くし、ドレイン・ソース間電圧Ｖds1を高くする必要
がある。また、ＭＯＳトランジスタ302，303が差動電流
スイッチを形成するために、ドレイン・ソース間電圧Ｖ
ds2は、動作する側のトランジスタが飽和領域の状態を
維持するよう高くする必要がある。更に、最大振幅Ｖou
tは、システムの要求によって設定され、例えば１Ｖが
要求されることが多く、通常は自由に定めることはでき
ない。

【０００９】このような３電圧の電源・接地間の直列接
続によって電源電圧ＶＤＤが定まるため、その電源電圧
を下げるには限界がある。そのため、Ｄ／Ａ変換器の搭
載がシステムＬＳＩの電源電圧低減に限界を与えるとい
う問題点があった。

【００１０】

【発明が解決しようとする課題】本発明の主たる目的
は、前記従来技術の前記問題点を解決し、電源の低電圧
化が可能な電流源回路による新規のＤ／Ａ変換器を提供
することにある。

【００１１】本発明の別の目的は、電源の低電圧化が可
能な新規の電流源回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の前記課題は、ア
ナログ信号値を定める基準電流を複製する第１のカレン
トミラー回路と、第１のカレントミラー回路が出力する
定電流を複製する回路であって第１のカレントミラー回
路を構成するトランジスタとは反対極性の導電形のトラ
ンジスタによって構成した第２のカレントミラー回路
と、第２のカレントミラー回路の定電流入力端子と電源
端子の間をディジタル信号によって開放・短絡するスイ
ッチング回路とからなる電流源回路をＤ／Ａ変換器に用
いることによって効果的に解決することができる。その
ような手段を採用すれば、電流源回路において電源と接
地の間に直列に接続される電圧は、一方が第１のカレン
トミラー回路の出力側トランジスタと第２のカレントミ
ラー回路の入力側トランジスタのそれぞれのドレイン・
ソース間電圧の２電圧、他方が第２のカレントミラー回
路の出力側トランジスタのドレイン・ソース間電圧と負
荷抵抗における最大振幅の２電圧となり、従来の３電圧
が２電圧に減少するからである。

【００１３】このように直列接続の電圧数が低減される
ことから、従来に比べてより低い電源電圧から定電流を
得ることができる電流源回路、即ち定電流動作領域を拡
大した電流源を得ることができる。

【００１４】

【発明の実施の形態】以下、本発明に係るＤ／Ａ変換器
及び電流源回路を幾つかの図面に示した実施例による発
明の実施の形態を参照して更に詳細に説明する。なお、
図１〜図７における同一の記号は、同一物又は類似物を
表示するものとする。

【００１５】

【実施例】本発明のＤ／Ａ変換器の電流源回路の実施例
を図１に示す。同図において、101は、基準電流Ｉrefを
生成する基準電流源（詳細を後述する）、311は、ｎＭ
ＯＳトランジスタ333，334を用いた基準電流Ｉrefを複
製する第１のカレントミラー回路、312は、ｐＭＯＳト
ランジスタ335，336を用いたカレントミラー回路311が
出力する定電流Ｉo1を複製する第２のカレントミラー回
路、331は、カレントミラー回路312が出力するオン・オ
フの制御を受けた定電流Ｉo2が供給される負荷抵抗、31
9は、ｐＭＯＳトランジスタ335，336のゲート・ソース
間の開放・短絡を行なうスイッチング回路を示す。

【００１６】スイッチング回路319は、ｐＭＯＳトラン
ジスタからなり、そのゲートに端子323からディジタル
信号Ｄが供給される。また、電源電圧ＶＤＤは、端子31
8から供給される。カレントミラー回路311は、入力端子
313及び出力端子315を有し、カレントミラー回路312
は、入力端子321及び出力端子317を有している。

【００１７】基準電流Ｉrefは、アナログ信号値を定め
る電流であり、その電流値は、アナログ信号の最大振幅
を与える電流値をステップ数で除したものである。ステ
ップ数は、Ｄ／Ａ変換のビット数をｋとしたとき、２^k
−１で表わされる。この基準電流Ｉrefを生成する基準
電流源101の構成を図２に示す。

【００１８】基準電流源101は、正相側入力端子と逆相
側入力端子とを有する演算増幅器340と、演算増幅器340
に接続した同じ構造のｐＭＯＳトランジスタ341，342及
び基準抵抗Ｒrefとからなり、その接続点343が演算増幅
器340の逆相側入力端子に接続されている。正相側入力
端子に基準電圧Ｖrefを入力すると、接続点343の電圧は
基準電圧Ｖrefと同じになり、Ｉref＝Ｖref／Ｒrefの電
流がｐＭＯＳトランジスタ341のドレイン電流となる。
ゲートを共通接続したｐＭＯＳトランジスタ342のドレ
イン電流も同じ電流Ｉrefになる。即ち、基準電圧Ｖref
を使って基準電流Ｉrefが生成される。

【００１９】本電流源回路は、スイッチング回路319の
開放・短絡によって次のように動作する。まずスイッチ
ング回路319がオン状態の場合、ｐＭＯＳトランジスタ3
35，336のゲートが端子318へ短絡されるため、ｐＭＯＳ
トランジスタ335，336は、強制的にオフ状態になり、第
２のカレントミラー回路312の出力はゼロとなる。ま
た、このとき、第１のカレントミラー回路311が出力す
る定電流Ｉo1（即ちカレントミラー回路312の入力電流
Ｉi2）は、スイッチング回路319を介して端子318へバイ
パスされる。

【００２０】逆に、スイッチング回路319がオフ状態の
場合、第１のカレントミラー回路311から出力される定
電流Ｉo1は、ｐＭＯＳトランジスタ335を流れるため、
ｐＭＯＳトランジスタ336は動作状態となる。すると、
ｐＭＯＳトランジスタ335，336の両者のカレントミラー
動作によって定電流Ｉo1が複製されて第２のカレントミ
ラー回路312の出力となり、それによって定電流Ｉo2が
得られる。

【００２１】電流源回路において電源と接地の間に直列
に接続される電圧は、一方が第１のカレントミラー回路
の出力側のｎＭＯＳトランジスタ334と第２のカレント
ミラー回路の入力側のｐＭＯＳトランジスタ335の各ド
レイン・ソース間電圧の２電圧、他方が第２のカレント
ミラー回路の出力側のｐＭＯＳトランジスタ336のドレ
イン・ソース間電圧と負荷抵抗における最大振幅の２電
圧となる。言い換えると、電源と接地の間に直列に接続
される電圧形成の素子数が従来の３から２になる。以上
にから、より低い電源電圧で定電流動作が可能な、即
ち、定電流動作領域を拡大した電流源を得ることができ
る。

【００２２】以上の電流源回路を用いた本発明のＤ／Ａ
変換器の実施例を次に説明する。Ｄ／Ａ変換器のブロッ
ク構成を図３に示す。Ｄ／Ａ変換器は、上位ビットと下
位ビットに分けて構成するもので、図３において、109
は、上位ビットのための電流源マトリクス型Ｄ／Ａ変換
器(以下「上位変換器」と略称する）、105は、変換器10
9の主要部となる定電流動作領域を拡大した電流源マト
リクス、112は、下位ビットのための重み付き電流源型
Ｄ／Ａ変換器(以下「下位変換器」と略称する)、110
は、変換器112の主要部となる定電流動作領域を拡大し
た重み付き電流源群、106，107は、上位ビットのディジ
タル信号を電流源マトリクス105を制御する信号に変換
するそれぞれＸデコーダ及びＹデコーダ、108は、デコ
ーダ106，107の出力信号の遅延量を等しくするためのラ
ッチ回路、111は、下位ビットのディジタル信号の遅延
量を調節して下位変換器112の変換タイミングを上位変
換器109と一致させるためのラッチ回路、113は終端回路
であり、変換器109，112の出力電流を入力してアナログ
信号電圧を出力する。

【００２３】電流源マトリクス105は、図１に示した定
電流動作領域を拡大した電流源回路をＸ行Ｙ列に配列し
て構成したものである。各電流源回路は、デコーダ10
6，107の制御により、個々にオン状態又はオフ状態にな
る。その結果、入力ディジタル信号に応じた個数だけの
電流源回路がオン状態になり、所定の電流が取り出され
る。

【００２４】重み付き電流源群110は、詳細を後で述べ
るが、図１に示した定電流動作領域を拡大した電流源回
路に重みを付けた複数の重み付き電流源回路を配置した
もので、重みがあるため入力ディジタル信号は、デコー
ダを経ずに直接電流源回路のオン・オフを制御する。

【００２５】本実施例のＤ／Ａ変換器は、入力するディ
ジタル信号のビット数を１０ビットとし、その上位７ビ
ットを上位変換器109で変換し、下位ビットを下位変換
器１１２で変換した。

【００２６】このような上、下位ビット構成のＤ／Ａ変
換器の構成を図４に示す。図４において、201はＤ／Ａ
変換器、202は、ディジタル信号（Ｄ９〜Ｄ０）の入力
端子、213は、電流源マトリクス105を構成する定電流動
作領域を拡大した電流源回路、216〜218は、重み付き電
流源群１１０を構成する定電流動作領域を拡大した重み
付き電流源回路、206は電流電圧変換器113の出力端子、
220は、ラッチ回路108，111の変換タイミングを制御す
るための制御信号を示す。なお、制御信号220の制御に
よって、出力端子206のアナログ電圧出力は、次の制御
信号入力がある迄、前の変換結果が保持される。また、
ラッチ回路108，111は変換タイミングを合わせることに
よって、制御信号やビット間の遅延ばらつきによって発
生するスパイク状波形の雑音が抑えられる。

【００２７】基準電流源101は、電流値Ｉoの基準電流Ｉ
refを生成し、変換器109，112の各電流源回路は、これ
を複製、拡大した電流を出力する。電流値Ｉoは、本Ｄ
／Ａ変換器が表わし得る最小振幅の電流であり、アナロ
グ最大振幅は、全ての電流源回路がオン状態になったと
きに得られ、その大きさは１０２３（＝２^k−１，ｋ＝
１０）Ｉoとなる。

【００２８】電流源マトリクス105を構成する電流源回
路213は、１２７個あり、８行１６列に１個を減じて配
置した。この配置に限らず、１６行８列（１個減）や１
行１２７列とすることが可能である。１個を減ずるの
は、この１個分の電流を下位ビットが賄うからである。

【００２９】上位変換器109における電流源回路213のそ
れぞれは、各々の制御信号に応じ、電流値Ｉoの基準電
流Ｉrefを拡大して電流値８Ｉoの電流を出力するか、又
は停止する。従って入力ディジタル信号202の値に対し
て０〜１２７のいずれかの整数ｍを対応させると、、電
流源マトリクスは、８ｍＩoの電流を出力する。

【００３０】次に、重み付き電流源群110を構成する重
み付き電流源回路216〜218は、ディジタル信号Ｄ２〜Ｄ
０の入力により、ビットの重みに対応した電流を出力す
るか又は停止する。ディジタル信号Ｄ２〜Ｄ０は、電流
に重み付けがあるためににデコードの必要がなく、ラッ
チ回路111を介して直接個々の電流源回路のオン・オフ
を制御する。電流Ｉoは、各電流源によって重みを付け
て複写され、それぞれ電流源回路216は４Ｉoの電流を、
電流源217は２Ｉoの電流を、電流源218はＩoの電流を出
力するか、又は停止する。

【００３１】入力のディジタル信号Ｄ２〜Ｄ０の各ビッ
トの値に対する出力電流は、例えば入力値（Ｄ２Ｄ１
Ｄ０）が（０００）ならば出力電流は０、（００１）な
らばＩo、（０１０）ならば２Ｉoの電流が流れる。以
後、入力値が１増加する毎に出力電流はＩoづつ増え、
入力値が（１１１）のときに７Ｉoの電流が流れる。

【００３２】次に、１２７個の電流源回路213を行列状
に配置して構成した電流源マトリクス105を含む上位変
換器109について、その実際の回路を図５に示す。以
下、同図を図１を合わせて参照しながら説明する。図５
において、403は、第１のカレントミラー回路311の入力
端子313に相当する端子、404〜408は、同じく第１のカ
レントミラー回路311のｎＭＯＳトランジスタ333，334
に相当するトランジスタ、409〜416は、第２のカレント
ミラー回路312のｐＭＯＳトランジスタ335，336に相当
するトランジスタ、417〜420は、電流源回路のオン・オ
フを制御するスイッチング回路319を構成するｐＭＯＳ
トランジスタを示す。また、421は、図４に示した電流
電圧変換器113の有する負荷抵抗、422は、同じく図４に
示したＸデコーダ106、Ｙデコーダ107及びラッチ回路10
8からなる電流源選択回路を示す。

【００３３】基準電流源101は、入力端子403に接続さ
れ、出力の基準となる電流値Ｉoを供給する。ｎＭＯＳ
トランジスタ404は、同じくｎＭＯＳトランジスタ405〜
408の各々と対になって、トランジスタ404自身を入力側
素子として、またトランジスタ405〜408の各々を出力側
素子として、第１のカレントミラー回路を形成する。ｎ
ＭＯＳトランジスタ404〜408は、全て同一サイズ、同一
形状で特性を揃えたものとすると、これらのカレントミ
ラー動作により、ｎＭＯＳトランジスタ405〜408の各ド
レイン電流は、Ｉoで等しくなる。

【００３４】一方、ｐＭＯＳトランジスタの409と410の
ペア、411と412のペア、413と414のペア及び415と416の
ペアは、それぞれ第２のカレントミラー回路423〜426を
構成する。ここで、前記ｐＭＯＳトランジスタのペアに
おいてペア同士の形状、特性を同じにし、チャネル幅の
み410は409に対して、412は411に対して、414は413に対
して、416は415に対してそれぞれ８倍の大きさとしたの
で、カレントミラー回路423〜426は、第１のカレントミ
ラー回路から入力される電流Ｉoを８倍に拡大して複製
する。そのため、各出力電流は、それぞれ８Ｉoとな
る。

【００３５】また、カレントミラー回路423〜426の各々
の共通ゲートと電源端子427(即ち、ｐＭＯＳトランジス
タ409〜416のソース）との間にｐＭＯＳトランジスタ41
7〜420のドレイン、ソースを接続している。これらｐＭ
ＯＳトランジスタ417〜420のゲートは、電流源選択回路
422へ接続され、Ｄ９〜Ｄ３の入力データ102に対応した
制御信号が供給される。制御信号は、“０”の時に電位
が接地電位ＧＮＤ、“１”のとき電位が電源電位ＶＤＤ
になる。

【００３６】ｐＭＯＳトランジスタ417〜420は、図１に
示したスイッチング回路319の役割を果たすが、それら
によるスイッチング動作をトランジスタ417の場合を例
として説明する。ｐＭＯＳトランジスタ417のゲート電
位が接地電位ＧＮＤのときにトランジスタ417がオン状
態となってそのドレイン・ソース間が短絡状態となるた
め、ｐＭＯＳトランジスタ409，410は、ともにオフ状態
となり、出力電流がゼロとなる。このとき、第１のカレ
ントミラー回路のｎＭＯＳトランジスタ405から入力さ
れる電流は、電源端子427へバイパスされるので、第１
のカレントミラー回路の出力は、遮断されることなく電
流値Ｉoを維持し続ける。

【００３７】一方、ｐＭＯＳトランジスタ417のゲート
電位が電源電位ＶＤＤの場合は、トランジスタ417がオ
フ状態になり、そのドレイン・ソース間が開放状態とな
るため、第１のカレントミラー回路のｎＭＯＳトランジ
スタ405から入力される電流Ｉoは、第２のカレントミラ
ー回路423の入力側素子即ちｐＭＯＳトランジスタ409に
流れる。このとき、トランジスタ409において電流Ｉoに
対応したゲート・ソース間電圧が発生するが、この電圧
はトランジスタ410のゲート・ソース間電圧と共通であ
り、またトランジスタ410は、トランジスタ409と形状、
特性を揃え、チャネル幅のみ８倍としているから、トラ
ンジスタ410のドレイン電流は、８Ｉoとなる。即ち、第
２のカレントミラー回路423の出力電流が８Ｉoとして出
力される。

【００３８】以上のように、図４の電流源回路213は、
図５において波線枠428内のトランジスタ405，409，41
0，417の一組で構成される。また、図４の中で電流源回
路213は、１２７個を用いたが、図５では複雑さを避け
るため、その内の４個を並列に配置して示した。

【００３９】このような各電流源回路の出力端子は、全
て上位変換器109の出力端子429に接続されており、各電
流源からの出力電流が出力端子429において加算され
る。従って、上位変換器109の出力電流は、Ｄ９〜Ｄ３
による入力ディジタルデータの値０〜１２７に対してい
ずれかの整数ｍを対応させると、８ｍＩoとなる。そし
て、この出力電流は、電流電圧変換器113をなす負荷抵
抗421によって電圧に変換されて出力される。

【００４０】ここで、電流源回路213を図１の構成とす
る効果について、図５の上位変換器109の場合を例に説
明する。各電流源回路の間の出力電流のばらつきは、第
１のカレントミラー回路の出力電流間（ｎＭＯＳトラン
ジスタ405〜408のドレイン電流）のばらつき及び各第２
のカレントミラー回路での入力側素子と出力側素子（例
えばｐＭＯＳトランジスタ409と同410）との整合性によ
って決まる。ここで重要な点は、各電流源回路の間の出
力電流のばらつきにとって、各第２のカレントミラー回
路（423〜426）の間の整合性は問題でなく、あくまでも
個々の第２のカレントミラー回路における入力側素子と
出力側素子との整合が必要とされることである。

【００４１】第１のカレントミラー回路を構成するｎＭ
ＯＳトランジスタ405〜408は、１２７個あるためにチッ
プ上である程度の面積を必要とし、一方の末端からもう
一方の末端まで素子間の距離は必然的に大きくなる。従
って、素子特性のばらつきやＧＮＤ電位の勾配もそれに
伴って大きくなることが避けられない。そのばらつきの
影響を軽減するため、従来と同様、ｎＭＯＳトランジス
タ405〜408のドレイン・ソース間電圧を高くする必要が
ある。

【００４２】しかし、各第２のカレントミラー回路にお
いては、入力側素子と出力側素子を非常に近接して配置
することが容易であり、それによって両素子間のばらつ
きを抑えることが可能となるので、定電流動作確保に必
要なドレイン・ソース間電圧を低減することができる。
そこで生じた電圧の余裕をｎＭＯＳトランジスタ405〜4
08のドレイン・ソース間電圧に与えることができ、全体
として電源電圧を高めることなく第１のカレントミラー
回路側で発生するばらつきを抑えることができる。

【００４３】即ち、本発明の電流源回路は、電源と接地
の間に直列接続される電圧形成の素子数が２となること
に加えて、第２のカレントミラー回路のｐＭＯＳトラン
ジスタ409〜416のドレイン・ソース間電圧の低減が可能
になるという従来に見られない特徴を有し、Ｄ／Ａ変換
器の電源電圧を大幅に下げることが可能となる。

【００４４】次に、図４に示した重み付き電流源回路21
6〜218は、図１に示した第２のカレントミラー回路312
の出力側ｐＭＯＳトランジスタ336をそれぞれの重みに
応じた個数の並列接続トランジスタに置き換えることに
よって実現することができる。

【００４５】そのような重み付き電流源回路216〜218を
有する下位変換器112の実際の回路を図６に示す。

【００４６】同図において、ｎＭＯＳトランジスタ502
は、ｎＭＯＳトランジスタ503〜５０５の各々と対にな
ると共に、トランジスタ５０２が入力側素子となり、ト
ランジスタ503〜505の各々が出力側素子となって第１の
カレントミラー回路が構成される。基準電流源101は、
第１のカレントミラー回路の入力端子506に接続され、
出力の基準となる電流Ｉoを供給する。ここで、ｎＭＯ
Ｓトランジスタ502〜505は、全て同一サイズ、同一形状
で特性を揃えたものとすると、これらのカレントミラー
動作により、トランジスタ503〜505のドレイン電流、即
ち第１のカレントミラー回路の出力電流は、Ｉoで等し
くなる。

【００４７】一方、ｐＭＯＳトランジスタ507〜516につ
いては、トランジスタ507とトランジスタ508〜511の組
み合わせ、トランジスタ512とトランジスタ513，514の
組み合わせ、トランジスタ515とトランジスタ516の組み
合わせは、それぞれ第２のカレントミラー回路517〜519
を構成する。ここで、各組み合わせ内のトランジスタの
形状、特性を等しく揃えると、カレントミラー回路517
〜519は、前記第１のカレントミラー回路からの入力電
流Ｉoをトランジスタの個数の比例して拡大して複製す
る。即ち、カレントミラー回路517〜519の出力電流は、
それぞれ、４Ｉo、２Ｉo、Ｉoと定まる。

【００４８】また、第２のカレントミラー回路517〜519
の各々の共通ゲートと電源端子427との間にｐＭＯＳト
ランジスタ521〜523のドレイン、ソースを接続してい
る。これらｐＭＯＳトランジスタのゲートには、入力デ
ィジタル信号Ｄ２〜Ｄ０が供給され、各ゲートは、
“０”のとき接地電位ＧＮＤ、“１”のとき電源電位Ｖ
ＤＤになる。これらｐＭＯＳトランジスタは、図１に示
したスイッチング回路319の役割を果たすが、それらに
よるスイッチング動作は、前記上位変換器109の動作で
説明したものと全く同様である。

【００４９】以上の構成において、それぞれ、カレント
ミラー回路517を中心に重み付き電流源回路216が、カレ
ントミラー回路518を中心に重み付き電流源回路217が、
カレントミラー回路519を中心に重み付き電流源回路218
が形成される。このような重み付き電流源回路216〜218
の出力端子は、全て下位変換器112の出力端子524に接続
されており、各電流源回路からの出力電流は出力端子52
4にて加算される。

【００５０】最終的にこの出力電流は、上位変換器109
の出力端子429へ供給されて上位７ビットの変換出力電
流と加算され、電流電圧変換器113をなす負荷抵抗421に
てアナログ信号電圧が得られる。

【００５１】以上によって、本発明のＤ／Ａ変換器は、
電源と接地の間に直列に接続する電圧形成の素子数が２
になり、電源に従来よりも低い電圧を採用することが可
能になる。

【００５２】

【発明の効果】本発明によれば、電源と接地の間に直列
に接続する電圧形成の素子数が従来の３から２に減少す
るので、電流源回路の動作確保に必要な電源電圧を低減
することが可能になる。それにより、低い電源電圧で動
作する低消費電力のＤ／Ａ変換器を実現することができ
る。電源電圧の低減によってＤ／Ａ変換器を含むＬＳＩ
の素子の低耐圧化、即ち製造プロセスの微細化が可能に
なり、高集積大規模のＬＳＩを実現することができる。

【図面の簡単な説明】

【図１】本発明に係るＤ／Ａ変換器の電流源回路の一実
施例を説明するための回路図。

【図２】電流源回路の基準電流源を説明するための回路
図。

【図３】本発明のＤ／Ａ変換器の一実施例を説明するた
めの回路概念図。

【図４】本発明のＤ／Ａ変換器の一実施例を説明するた
めの回路ブロック図。

【図５】図４に示したＤ／Ａ変換器の電流源マトリクス
型Ｄ／Ａ変換器を説明するための回路図。

【図６】図４に示したＤ／Ａ変換器の重み付き電流源型
Ｄ／Ａ変換器を説明するための回路図。

【図７】従来のＤ／Ａ変換器の電流源回路の例を説明す
るための回路図。

【符号の説明】

101…基準電流源、105…電流源マトリクス、109…電流
源マトリクス型Ｄ／Ａ変換器、110…重み付き電流源
群、112…重み付き電流源型Ｄ／Ａ変換器、113…電流電
圧変換器、213…電流源回路、216〜218…重み付き電流
源回路、311，312，423〜426，517〜519…カレントミラ
ー回路、333，334，404〜408，502〜505…ｎＭＯＳトラ
ンジスタ、335，336，409〜420，507〜516，521〜523…
ｐＭＯＳトランジスタ、319…スイッチング回路。

Claims

【特許請求の範囲】

【請求項１】少なくとも１個の電流源回路を有し、当
該電流源回路の定電流出力の有無をディジタル信号に対
応して選択することによってアナログ信号を得るディジ
タル・アナログ変換器において、前記電流源回路は、アナログ信号値を定める基準電流を
複製する第１のカレントミラー回路と、第１のカレント
ミラー回路が出力する定電流を複製する回路であって第
１のカレントミラー回路を構成するトランジスタとは反
対極性の導電形のトランジスタによって構成した第２の
カレントミラー回路と、第２のカレントミラー回路の定
電流入力端子と電源端子の間をディジタル信号に対応し
て開放・短絡するスイッチング回路とを備えてなること
を特徴とするディジタル・アナログ変換器。
【請求項２】前記電流源回路を行列のマトリクス状に
配置した電流マトリクスと、電流源回路の定電流出力の
有無の選択を行列の交点の個々に行なう手段とを有して
いることを特徴とする請求項１に記載のディジタル・ア
ナログ変換器。
【請求項３】前記電流源回路は、出力する定電流の電
流値がディジタル信号の個々のビットの重みに対応して
設定されている重み付き電流源回路であることを特徴と
する請求項１に記載のディジタル・アナログ変換器。
【請求項４】前記重み付き電流源回路は、第２のカレ
ントミラー回路の出力側を構成するトランジスタの個数
が重みに応じて定められていることを特徴とする請求項
３に記載のディジタル・アナログ変換器。
【請求項５】ディジタル信号の上位ビットを入力ディ
ジタル信号とする請求項２に記載のディジタル・アナロ
グ変換器と、当該ディジタル信号の下位ビットを入力デ
ィジタル信号とする請求項３に記載のディジタル・アナ
ログ変換器と、双方の変換器が出力するアナログ信号を
合成する手段とからなることを特徴とする請求項１に記
載のディジタル・アナログ変換器。
【請求項６】定電流を複製する第１のカレントミラー
回路と、第１のカレントミラー回路が出力する定電流を
複製する回路であって第１のカレントミラー回路を構成
するトランジスタとは反対極性の導電形のトランジスタ
によって構成した第２のカレントミラー回路と、第２の
カレントミラー回路の定電流入力端子と電源端子の間を
開放・短絡するスイッチング回路とを備えてなることを
特徴とする電流源回路。