JP2002190739A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】複数チャンネルのＤＡＣを搭載した場合に、端
子数を増加することなく、チャンネル毎の絶対精度およ
びチャンネル間の相対精度を共に向上させる。 【解決手段】本発明の半導体装置は、複数チャンネルの
ＤＡコンバータを搭載するもので、主電流源部により、
外付けの基準抵抗および基準電圧に基づいて基準電流を
発生し、誤差補正部により、基準電圧および基準電流に
基づいて、外付けの基準抵抗と内蔵の第１の抵抗素子と
の抵抗値の誤差を補正するための補正電流を発生し、複
数チャンネル分のＤＡＣ部により、基準電圧および補正
電流に基づいて、外付けの基準抵抗と内蔵の第２の抵抗
素子との抵抗値の誤差を補正し、アナログ信号に変換す
べきデジタル信号の入力コードに対応した総和電流を発
生して外付けの抵抗素子に供給し、デジタル信号の入力
コードに対応した電圧レベルのアナログ信号に変換す
る。
子数を増加することなく、チャンネル毎の絶対精度およ
びチャンネル間の相対精度を共に向上させる。 【解決手段】本発明の半導体装置は、複数チャンネルの
ＤＡコンバータを搭載するもので、主電流源部により、
外付けの基準抵抗および基準電圧に基づいて基準電流を
発生し、誤差補正部により、基準電圧および基準電流に
基づいて、外付けの基準抵抗と内蔵の第１の抵抗素子と
の抵抗値の誤差を補正するための補正電流を発生し、複
数チャンネル分のＤＡＣ部により、基準電圧および補正
電流に基づいて、外付けの基準抵抗と内蔵の第２の抵抗
素子との抵抗値の誤差を補正し、アナログ信号に変換す
べきデジタル信号の入力コードに対応した総和電流を発
生して外付けの抵抗素子に供給し、デジタル信号の入力
コードに対応した電圧レベルのアナログ信号に変換す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数チャンネルの
ＤＡコンバータ（以下、ＤＡＣという）を搭載した半導
体装置に関するものである。
ＤＡコンバータ（以下、ＤＡＣという）を搭載した半導
体装置に関するものである。
【０００２】
【従来の技術】図２は、従来のＤＡコンバータの一例の
構成概念図である。同図に示すＤＡＣ４０は、デジタル
信号を、その入力コードに対応した電圧レベルのアナロ
グ信号に変換する電流セル型（ないしは電流セルマトリ
クス型）ＤＡＣの一般的な構成を表すもので、基準電流
を発生する主電流源部４２と、アナログ信号に変換すべ
きデジタル信号の入力コードに対応した電流を発生する
電流セル部４４とを備えている。
構成概念図である。同図に示すＤＡＣ４０は、デジタル
信号を、その入力コードに対応した電圧レベルのアナロ
グ信号に変換する電流セル型（ないしは電流セルマトリ
クス型）ＤＡＣの一般的な構成を表すもので、基準電流
を発生する主電流源部４２と、アナログ信号に変換すべ
きデジタル信号の入力コードに対応した電流を発生する
電流セル部４４とを備えている。
【０００３】図示例のＤＡＣ４０において、まず、主電
流源部４２は、オペアンプ４６と、Ｐ型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）４８とを備えている。Ｐ
ＭＯＳ４８は、電源と端子ＦＳＡＤＪとの間に接続され
ている。オペアンプ４６の端子−，＋は、それぞれ基準
電圧Ｖｒｅｆおよび端子ＦＳＡＤＪに接続され、その出
力信号はＰＭＯＳ４８のゲートに入力されている。な
お、端子ＦＳＡＤＪとグランドとの間には、外付けの基
準抵抗Ｒｓｅｔが接続されている。
流源部４２は、オペアンプ４６と、Ｐ型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）４８とを備えている。Ｐ
ＭＯＳ４８は、電源と端子ＦＳＡＤＪとの間に接続され
ている。オペアンプ４６の端子−，＋は、それぞれ基準
電圧Ｖｒｅｆおよび端子ＦＳＡＤＪに接続され、その出
力信号はＰＭＯＳ４８のゲートに入力されている。な
お、端子ＦＳＡＤＪとグランドとの間には、外付けの基
準抵抗Ｒｓｅｔが接続されている。
【０００４】また、電流セル部４４は、デジタル信号の
分解能に対応した複数の電流セルを備えている。電流セ
ルは、電源と端子Ａｏｕｔとの間に各々並列に接続され
ている。各々の電流セルは、電源と端子Ａｏｕｔとの間
に直列に接続されたＰＭＯＳ５０およびスイッチ素子５
２を備え、ＰＭＯＳ５０のゲートには、オペアンプ４６
の出力信号が入力されている。なお、端子Ａｏｕｔに
は、外付けの電流／電圧変換用の抵抗素子Ｒｏｕｔが接
続されている。
分解能に対応した複数の電流セルを備えている。電流セ
ルは、電源と端子Ａｏｕｔとの間に各々並列に接続され
ている。各々の電流セルは、電源と端子Ａｏｕｔとの間
に直列に接続されたＰＭＯＳ５０およびスイッチ素子５
２を備え、ＰＭＯＳ５０のゲートには、オペアンプ４６
の出力信号が入力されている。なお、端子Ａｏｕｔに
は、外付けの電流／電圧変換用の抵抗素子Ｒｏｕｔが接
続されている。
【０００５】図示例のＤＡＣ４０において、主電流源部
４２のオペアンプ４６の出力信号は、基準電圧Ｖｒｅｆ
と端子ＦＳＡＤＪの電圧レベルとが一致するように制御
される。すなわち、オペアンプ４６の出力信号の電圧レ
ベルに応じた基準電流Ｉｓｅｔが、ＰＭＯＳ４８を介し
て抵抗素子Ｒｓｅｔに供給され、端子ＦＳＡＤＪの電圧
レベルが基準電圧Ｖｒｅｆと一致するように調整され
る。この時、基準電流Ｉｓｅｔ＝Ｖｒｅｆ／Ｒｓｅｔで
表される。
４２のオペアンプ４６の出力信号は、基準電圧Ｖｒｅｆ
と端子ＦＳＡＤＪの電圧レベルとが一致するように制御
される。すなわち、オペアンプ４６の出力信号の電圧レ
ベルに応じた基準電流Ｉｓｅｔが、ＰＭＯＳ４８を介し
て抵抗素子Ｒｓｅｔに供給され、端子ＦＳＡＤＪの電圧
レベルが基準電圧Ｖｒｅｆと一致するように調整され
る。この時、基準電流Ｉｓｅｔ＝Ｖｒｅｆ／Ｒｓｅｔで
表される。
【０００６】電流セル部４４の各電流セルのＰＭＯＳ５
０は、主電流源部４２の定電流源であるＰＭＯＳ４８と
共にカレントミラー回路を構成する。スイッチ素子５２
は、デジタル信号の入力コードに対応してオン／オフさ
れ、スイッチ素子５２がオンの全ての電流セルから供給
された電流が加算される。その総和の電流は抵抗素子Ｒ
ｏｕｔに供給され、端子Ａｏｕｔの電圧レベルが、デジ
タル信号の入力コードに対応した電圧レベルに変換され
る。
０は、主電流源部４２の定電流源であるＰＭＯＳ４８と
共にカレントミラー回路を構成する。スイッチ素子５２
は、デジタル信号の入力コードに対応してオン／オフさ
れ、スイッチ素子５２がオンの全ての電流セルから供給
された電流が加算される。その総和の電流は抵抗素子Ｒ
ｏｕｔに供給され、端子Ａｏｕｔの電圧レベルが、デジ
タル信号の入力コードに対応した電圧レベルに変換され
る。
【０００７】このように、電流セル型ＤＡＣ４０では、
デジタル信号の入力コードに対応して、スイッチ素子５
２をオンさせる電流セルの個数を制御することにより、
デジタル信号からアナログ信号への変換が行われる。
デジタル信号の入力コードに対応して、スイッチ素子５
２をオンさせる電流セルの個数を制御することにより、
デジタル信号からアナログ信号への変換が行われる。
【０００８】
【発明が解決しようとする課題】ところで、半導体装置
に複数チャンネルのＤＡＣ４０を搭載する場合、例えば
主電流源部４２および外付けの基準抵抗Ｒｓｅｔを共用
しながら、電流セル部４４のみを複数チャンネル分搭載
するのが一般的である。しかし、複数チャンネルのＤＡ
Ｃ４０を搭載した場合、電流セル部４４の定電流源とな
るＰＭＯＳ５０の特性のばらつきによる影響により、チ
ャンネル毎のフルスケール電圧、すなわち、各チャンネ
ルの定電流の総和がばらつくという問題がある。
に複数チャンネルのＤＡＣ４０を搭載する場合、例えば
主電流源部４２および外付けの基準抵抗Ｒｓｅｔを共用
しながら、電流セル部４４のみを複数チャンネル分搭載
するのが一般的である。しかし、複数チャンネルのＤＡ
Ｃ４０を搭載した場合、電流セル部４４の定電流源とな
るＰＭＯＳ５０の特性のばらつきによる影響により、チ
ャンネル毎のフルスケール電圧、すなわち、各チャンネ
ルの定電流の総和がばらつくという問題がある。
【０００９】この問題を解決するためには、個々のチャ
ンネルのＤＡＣ４０毎に、主電流源部４２および外付け
の基準抵抗Ｒｓｅｔを備えるのが、すなわち、図２に示
すような１チャンネル分のＤＡＣ４０を必要な個数使用
するのが効果的である。しかし、この場合には、外付け
の基準抵抗Ｒｓｅｔを接続するための端子ＦＳＡＤＪ、
および、ＰＭＯＳ４８のゲートに接続された端子ＶＧが
チャンネル数分必要になるという別の問題が発生する。
ンネルのＤＡＣ４０毎に、主電流源部４２および外付け
の基準抵抗Ｒｓｅｔを備えるのが、すなわち、図２に示
すような１チャンネル分のＤＡＣ４０を必要な個数使用
するのが効果的である。しかし、この場合には、外付け
の基準抵抗Ｒｓｅｔを接続するための端子ＦＳＡＤＪ、
および、ＰＭＯＳ４８のゲートに接続された端子ＶＧが
チャンネル数分必要になるという別の問題が発生する。
【００１０】これに対して、例えば外付けの基準抵抗Ｒ
ｓｅｔを内蔵することにより、端子ＦＳＡＤＪの本数分
だけ端子数を削減することができるが、そうすると、外
付けの抵抗素子Ｒｏｕｔとの相対精度を維持することが
できないという問題がある。その理由は、外付けの抵抗
素子であれば、絶対精度が１％、０．５％、０．１％の
ものを利用可能であるが、内蔵の抵抗素子の絶対精度は
±１０〜２０％であり、ばらつきが大きいからである。
ｓｅｔを内蔵することにより、端子ＦＳＡＤＪの本数分
だけ端子数を削減することができるが、そうすると、外
付けの抵抗素子Ｒｏｕｔとの相対精度を維持することが
できないという問題がある。その理由は、外付けの抵抗
素子であれば、絶対精度が１％、０．５％、０．１％の
ものを利用可能であるが、内蔵の抵抗素子の絶対精度は
±１０〜２０％であり、ばらつきが大きいからである。
【００１１】また、上記相対精度の問題を解消するため
に、外付けの抵抗素子Ｒｏｕｔも内蔵すると、ＤＡＣ４
０からの出力信号が電圧出力となるため、寄生抵抗によ
る精度問題や、外部のＩ／Ｖ（電流／電圧）変換アンプ
を使用することができなくなる等のデメリットが生じ
る。
に、外付けの抵抗素子Ｒｏｕｔも内蔵すると、ＤＡＣ４
０からの出力信号が電圧出力となるため、寄生抵抗によ
る精度問題や、外部のＩ／Ｖ（電流／電圧）変換アンプ
を使用することができなくなる等のデメリットが生じ
る。
【００１２】本発明の目的は、前記従来技術に基づく問
題点を解消し、複数チャンネルのＤＡＣを搭載した場合
に、端子数を増加することなく、チャンネル毎の絶対精
度およびチャンネル間の相対精度を共に向上させること
ができる半導体装置を提供することにある。
題点を解消し、複数チャンネルのＤＡＣを搭載した場合
に、端子数を増加することなく、チャンネル毎の絶対精
度およびチャンネル間の相対精度を共に向上させること
ができる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数チャンネルのＤＡコンバータを搭載
した半導体装置であって、外付けの基準抵抗および基準
電圧に基づいて基準電流を発生する主電流源部と、第１
の抵抗素子を内蔵し、前記基準電圧および前記基準電流
に基づいて、外付けの前記基準抵抗と内蔵の前記第１の
抵抗素子との抵抗値の誤差を補正するための補正電流を
発生する誤差補正部と、第２の抵抗素子を内蔵し、前記
基準電圧および前記補正電流に基づいて、外付けの前記
基準抵抗と内蔵の前記第２の抵抗素子との抵抗値の誤差
を補正し、アナログ信号に変換すべきデジタル信号の入
力コードに対応した総和電流を発生して外付けの抵抗素
子に供給し、前記デジタル信号の入力コードに対応した
電圧レベルのアナログ信号に変換する複数チャンネル分
のＤＡＣ部とを備えていることを特徴とする半導体装置
を提供するものである。
に、本発明は、複数チャンネルのＤＡコンバータを搭載
した半導体装置であって、外付けの基準抵抗および基準
電圧に基づいて基準電流を発生する主電流源部と、第１
の抵抗素子を内蔵し、前記基準電圧および前記基準電流
に基づいて、外付けの前記基準抵抗と内蔵の前記第１の
抵抗素子との抵抗値の誤差を補正するための補正電流を
発生する誤差補正部と、第２の抵抗素子を内蔵し、前記
基準電圧および前記補正電流に基づいて、外付けの前記
基準抵抗と内蔵の前記第２の抵抗素子との抵抗値の誤差
を補正し、アナログ信号に変換すべきデジタル信号の入
力コードに対応した総和電流を発生して外付けの抵抗素
子に供給し、前記デジタル信号の入力コードに対応した
電圧レベルのアナログ信号に変換する複数チャンネル分
のＤＡＣ部とを備えていることを特徴とする半導体装置
を提供するものである。
【００１４】ここで、前記誤差補正部は、オペアンプ
と、このオペアンプの出力信号により制御される第１の
電流源およびこの第１の電流源と共にカレントミラー回
路を構成する複数チャンネル分の第２の電流源と、前記
第１の電流源とグランドとの間に接続された内蔵の前記
第１の抵抗素子とを備え、前記オペアンプの第１の入力
端子には前記基準電圧が入力され、その第２の入力端子
には、前記基準電流および前記第１の電流源から供給さ
れる電流を内蔵の前記第１の抵抗素子に供給して得られ
る電圧が入力され、複数チャンネル分の前記第２の電流
源の各々から、各々対応するチャンネルの前記ＤＡＣ部
に前記補正電流が供給されるのが好ましい。
と、このオペアンプの出力信号により制御される第１の
電流源およびこの第１の電流源と共にカレントミラー回
路を構成する複数チャンネル分の第２の電流源と、前記
第１の電流源とグランドとの間に接続された内蔵の前記
第１の抵抗素子とを備え、前記オペアンプの第１の入力
端子には前記基準電圧が入力され、その第２の入力端子
には、前記基準電流および前記第１の電流源から供給さ
れる電流を内蔵の前記第１の抵抗素子に供給して得られ
る電圧が入力され、複数チャンネル分の前記第２の電流
源の各々から、各々対応するチャンネルの前記ＤＡＣ部
に前記補正電流が供給されるのが好ましい。
【００１５】また、前記誤差補正部は、前記第１の抵抗
素子を内蔵した複数チャンネル分の第２のＤＡコンバー
タにより構成され、前記基準電圧および前記基準電流に
基づいて、前記第２のＤＡコンバータへのデジタル信号
の入力コードに対応した前記補正電流を発生し、この補
正電流に応じて、各々対応するチャンネルの前記ＤＡＣ
部のフルスケール電圧を可変とするのが好ましい。
素子を内蔵した複数チャンネル分の第２のＤＡコンバー
タにより構成され、前記基準電圧および前記基準電流に
基づいて、前記第２のＤＡコンバータへのデジタル信号
の入力コードに対応した前記補正電流を発生し、この補
正電流に応じて、各々対応するチャンネルの前記ＤＡＣ
部のフルスケール電圧を可変とするのが好ましい。
【００１６】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
【００１７】図１は、本発明の半導体装置の一実施例の
構成概念図である。本発明の半導体装置は、デジタル信
号を、その入力コードに対応した電圧レベルのアナログ
信号に変換する、複数チャンネルの電流セル型（ないし
は電流セルマトリクス型）ＤＡＣ１０を半導体チップ上
に搭載したものである。同図に示すＤＡＣ１０は、主電
流源部１２と、誤差補正部１４と、ＤＡＣ部１６（ｉ）
（ｉ＝１〜ｎの整数）とを備えている。
構成概念図である。本発明の半導体装置は、デジタル信
号を、その入力コードに対応した電圧レベルのアナログ
信号に変換する、複数チャンネルの電流セル型（ないし
は電流セルマトリクス型）ＤＡＣ１０を半導体チップ上
に搭載したものである。同図に示すＤＡＣ１０は、主電
流源部１２と、誤差補正部１４と、ＤＡＣ部１６（ｉ）
（ｉ＝１〜ｎの整数）とを備えている。
【００１８】図示例のＤＡＣ１０において、まず、主電
流源部１２は、外付けの基準抵抗Ｒｅｘｔおよび基準電
圧Ｖｒｅｆに基づいて、後述するＤＡＣ部１６の１つの
電流セルから供給される電流に相当する基準電流Ｉｒｅ
ｆを発生するもので、オペアンプ１８と、電流源２０
と、電流源２２とを備えている。なお、電流源２２は、
電流源２０と共にカレントミラー回路を構成し、電流源
２０との電流比がＭ（Ｍ＜１）のものである。
流源部１２は、外付けの基準抵抗Ｒｅｘｔおよび基準電
圧Ｖｒｅｆに基づいて、後述するＤＡＣ部１６の１つの
電流セルから供給される電流に相当する基準電流Ｉｒｅ
ｆを発生するもので、オペアンプ１８と、電流源２０
と、電流源２２とを備えている。なお、電流源２２は、
電流源２０と共にカレントミラー回路を構成し、電流源
２０との電流比がＭ（Ｍ＜１）のものである。
【００１９】電流源２０は、電源と端子ＦＳＡＤＪとの
間に接続され、電流源２２は、電源と内部ノードＡとの
間に接続されている。オペアンプ１８の端子−，＋は、
それぞれ基準電圧Ｖｒｅｆおよび端子ＦＳＡＤＪに接続
され、その出力信号は電流源２０，２２に共通に入力さ
れている。なお、端子ＦＳＡＤＪとグランドとの間に
は、本発明の半導体装置に外付けされた基準抵抗Ｒｅｘ
ｔが接続されている。
間に接続され、電流源２２は、電源と内部ノードＡとの
間に接続されている。オペアンプ１８の端子−，＋は、
それぞれ基準電圧Ｖｒｅｆおよび端子ＦＳＡＤＪに接続
され、その出力信号は電流源２０，２２に共通に入力さ
れている。なお、端子ＦＳＡＤＪとグランドとの間に
は、本発明の半導体装置に外付けされた基準抵抗Ｒｅｘ
ｔが接続されている。
【００２０】主電流源部１２では、オペアンプ１８の出
力信号は、基準電圧Ｖｒｅｆと端子ＦＳＡＤＪの電圧レ
ベルとが一致するように制御される。すなわち、オペア
ンプ１８の出力信号の電圧レベルに応じた電流Ｉｅｘｔ
が、電流源２０を介して抵抗素子Ｒｅｘｔに供給され、
端子ＦＳＡＤＪの電圧レベルが基準電圧Ｖｒｅｆと一致
するように調整される。この時、電流Ｉｅｘｔ＝Ｖｒｅ
ｆ／Ｒｅｘｔで表される。
力信号は、基準電圧Ｖｒｅｆと端子ＦＳＡＤＪの電圧レ
ベルとが一致するように制御される。すなわち、オペア
ンプ１８の出力信号の電圧レベルに応じた電流Ｉｅｘｔ
が、電流源２０を介して抵抗素子Ｒｅｘｔに供給され、
端子ＦＳＡＤＪの電圧レベルが基準電圧Ｖｒｅｆと一致
するように調整される。この時、電流Ｉｅｘｔ＝Ｖｒｅ
ｆ／Ｒｅｘｔで表される。
【００２１】電流源２２は、前述のように、電流源２０
と共にカレントミラー回路を構成し、電流源２０との電
流比がＭ（Ｍ＜１）のものである。したがって、電流Ｉ
ｅｘｔのＭ倍の電流（基準電流）Ｉｒｅｆが、電流源２
２を介して、次の誤差補正部１４の抵抗素子Ｒｓｕｍに
供給される。基準電流Ｉｒｅｆ＝Ｍ・Ｉｅｘｔ＝（Ｖｒ
ｅｆ／Ｒｅｘｔ）・Ｍで表される。ここで、ｍ＜１，Ｒ
ｅｘｔ≧Ｒｓｕｍとする。
と共にカレントミラー回路を構成し、電流源２０との電
流比がＭ（Ｍ＜１）のものである。したがって、電流Ｉ
ｅｘｔのＭ倍の電流（基準電流）Ｉｒｅｆが、電流源２
２を介して、次の誤差補正部１４の抵抗素子Ｒｓｕｍに
供給される。基準電流Ｉｒｅｆ＝Ｍ・Ｉｅｘｔ＝（Ｖｒ
ｅｆ／Ｒｅｘｔ）・Ｍで表される。ここで、ｍ＜１，Ｒ
ｅｘｔ≧Ｒｓｕｍとする。
【００２２】続いて、誤差補正部１４は、基準電圧Ｖｒ
ｅｆおよび基準電流Ｉｒｅｆに基づいて、外付けの基準
抵抗Ｒｅｘｔと内蔵の抵抗素子Ｒｓｕｍとの抵抗値の誤
差を補正するための補正電流を発生するもので、オペア
ンプ２４と、電流源２６と、複数チャンネル分の電流源
２８（ｉ）と、内蔵の抵抗素子Ｒｓｕｍとを備えてい
る。なお、電流源２８（ｉ）は、電流源２６と共にカレ
ントミラー回路を構成し、電流源２６との電流比がそれ
ぞれＭ（１）〜Ｍ（ｎ）のものである。
ｅｆおよび基準電流Ｉｒｅｆに基づいて、外付けの基準
抵抗Ｒｅｘｔと内蔵の抵抗素子Ｒｓｕｍとの抵抗値の誤
差を補正するための補正電流を発生するもので、オペア
ンプ２４と、電流源２６と、複数チャンネル分の電流源
２８（ｉ）と、内蔵の抵抗素子Ｒｓｕｍとを備えてい
る。なお、電流源２８（ｉ）は、電流源２６と共にカレ
ントミラー回路を構成し、電流源２６との電流比がそれ
ぞれＭ（１）〜Ｍ（ｎ）のものである。
【００２３】電流源２６は、電源と内部ノードＡとの間
に接続され、電流源２８（ｉ）は、それぞれ電源と対応
する内部ノードＢ（ｉ）との間に接続されている。オペ
アンプ２４の端子−，＋は、それぞれ基準電圧Ｖｒｅｆ
および内部ノードＡに接続され、その出力信号は電流源
２６，２８（ｉ）に共通に接続されている。内蔵の抵抗
素子Ｒｓｕｍは、内部ノードＡとグランドとの間に接続
されている。
に接続され、電流源２８（ｉ）は、それぞれ電源と対応
する内部ノードＢ（ｉ）との間に接続されている。オペ
アンプ２４の端子−，＋は、それぞれ基準電圧Ｖｒｅｆ
および内部ノードＡに接続され、その出力信号は電流源
２６，２８（ｉ）に共通に接続されている。内蔵の抵抗
素子Ｒｓｕｍは、内部ノードＡとグランドとの間に接続
されている。
【００２４】誤差補正部１４では、主電流源部１２の電
流源２２を介して内部ノードＡに供給される基準電流Ｉ
ｒｅｆと、オペアンプ２４の出力信号の電圧レベルに応
じて、誤差補正部１４の電流源２６から内部ノードＡに
供給される電流Ｉｃｏｍｐとが加算される。そして、そ
の総和の電流Ｉｓｕｍが抵抗素子Ｒｓｕｍに供給され、
オペアンプ２４の制御により、内部ノードＡの電圧レベ
ルが基準電圧Ｖｒｅｆと一致するように調整される。
流源２２を介して内部ノードＡに供給される基準電流Ｉ
ｒｅｆと、オペアンプ２４の出力信号の電圧レベルに応
じて、誤差補正部１４の電流源２６から内部ノードＡに
供給される電流Ｉｃｏｍｐとが加算される。そして、そ
の総和の電流Ｉｓｕｍが抵抗素子Ｒｓｕｍに供給され、
オペアンプ２４の制御により、内部ノードＡの電圧レベ
ルが基準電圧Ｖｒｅｆと一致するように調整される。
【００２５】この時、電流Ｉｓｕｍ＝Ｉｒｅｆ＋Ｉｃｏ
ｍｐであるから、電流Ｉｃｏｍｐ＝Ｉｓｕｍ−Ｉｒｅｆ
となる。ここで、Ｉｓｕｍ＝Ｖｒｅｆ／Ｒｓｕｍであ
り、前述の通り、基準電流Ｉｒｅｆ＝（Ｖｒｅｆ／Ｒｅ
ｘｔ）・Ｍであるから、電流Ｉｃｏｍｐ＝（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍで表される。
ｍｐであるから、電流Ｉｃｏｍｐ＝Ｉｓｕｍ−Ｉｒｅｆ
となる。ここで、Ｉｓｕｍ＝Ｖｒｅｆ／Ｒｓｕｍであ
り、前述の通り、基準電流Ｉｒｅｆ＝（Ｖｒｅｆ／Ｒｅ
ｘｔ）・Ｍであるから、電流Ｉｃｏｍｐ＝（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍで表される。
【００２６】電流源２８（ｉ）は、前述のように、電流
源２６と共にカレントミラー回路を構成し、電流源２６
との電流比がそれぞれＭ（ｉ）のものである。したがっ
て、電流ＩｃｏｍｐのＭ（ｉ）倍の補正電流Ｉｃｏｍｐ
（ｉ）が、電流源２８（ｉ）を介して、次のＤＡＣ部１
６の抵抗素子Ｒｓｅｔ（ｉ）に供給される。補正電流Ｉ
ｃｏｍｐ（ｉ）＝Ｉｃｏｍｐ・Ｍ（ｉ）＝（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍで表される。
源２６と共にカレントミラー回路を構成し、電流源２６
との電流比がそれぞれＭ（ｉ）のものである。したがっ
て、電流ＩｃｏｍｐのＭ（ｉ）倍の補正電流Ｉｃｏｍｐ
（ｉ）が、電流源２８（ｉ）を介して、次のＤＡＣ部１
６の抵抗素子Ｒｓｅｔ（ｉ）に供給される。補正電流Ｉ
ｃｏｍｐ（ｉ）＝Ｉｃｏｍｐ・Ｍ（ｉ）＝（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍで表される。
【００２７】最後に、ＤＡＣ部１６（ｉ）は、基準電圧
Ｖｒｅｆおよび補正電流Ｉｃｏｍｐ（ｉ）に基づいて、
外付けの基準抵抗Ｒｅｘｔと内蔵の抵抗素子Ｒｓｅｔ
（ｉ）との抵抗値の誤差を補正し、アナログ信号に変換
すべきデジタル信号の入力コードに対応した総和電流を
発生して外付けの抵抗素子Ｒｏｕｔ（ｉ）に供給し、デ
ジタル信号の入力コードに対応した電圧レベルのアナロ
グ信号に変換するもので、図示例では、ｎチャンネル分
のＤＡＣ部が搭載されている。
Ｖｒｅｆおよび補正電流Ｉｃｏｍｐ（ｉ）に基づいて、
外付けの基準抵抗Ｒｅｘｔと内蔵の抵抗素子Ｒｓｅｔ
（ｉ）との抵抗値の誤差を補正し、アナログ信号に変換
すべきデジタル信号の入力コードに対応した総和電流を
発生して外付けの抵抗素子Ｒｏｕｔ（ｉ）に供給し、デ
ジタル信号の入力コードに対応した電圧レベルのアナロ
グ信号に変換するもので、図示例では、ｎチャンネル分
のＤＡＣ部が搭載されている。
【００２８】各々のＤＡＣ部１６（ｉ）は、オペアンプ
３０と、電流源３２と、デジタル信号の分解能に相当す
る個数の電流セル３４と、内蔵の抵抗素子Ｒｓｅｔ
（ｉ）とを備えている。
３０と、電流源３２と、デジタル信号の分解能に相当す
る個数の電流セル３４と、内蔵の抵抗素子Ｒｓｅｔ
（ｉ）とを備えている。
【００２９】電流源３２は、電源と内部ノードＢ（ｉ）
との間に接続され、電流セル３４は、電源と端子Ａｏｕ
ｔ（ｉ）との間に各々並列に接続されている。オペアン
プ３０の端子−，＋は、それぞれ基準電圧Ｖｒｅｆおよ
び内部ノードＢ（ｉ）に接続され、その出力信号は電流
源３２および全ての電流セル３４に共通に接続されてい
る。内蔵の抵抗素子Ｒｓｅｔ（ｉ）は、内部ノードＢ
（ｉ）とグランドとの間に接続されている。
との間に接続され、電流セル３４は、電源と端子Ａｏｕ
ｔ（ｉ）との間に各々並列に接続されている。オペアン
プ３０の端子−，＋は、それぞれ基準電圧Ｖｒｅｆおよ
び内部ノードＢ（ｉ）に接続され、その出力信号は電流
源３２および全ての電流セル３４に共通に接続されてい
る。内蔵の抵抗素子Ｒｓｅｔ（ｉ）は、内部ノードＢ
（ｉ）とグランドとの間に接続されている。
【００３０】なお、図示を省略しているが、電流セル３
４は、電流源３２と共にカレントミラー回路を構成する
電流源と、デジタル信号の入力コードに応じてオン／オ
フが制御されるスイッチ素子とを備えている。これらの
電流源およびスイッチ素子は、電源と端子Ａｏｕｔ
（ｉ）との間に直列に接続されている。また、各ＤＡＣ
部１６（ｉ）の端子Ａｏｕｔ（ｉ）とグランドとの間に
は、それぞれ外付けの電流／電圧変換用の抵抗素子Ｒｏ
ｕｔ（ｉ）が接続されている。
４は、電流源３２と共にカレントミラー回路を構成する
電流源と、デジタル信号の入力コードに応じてオン／オ
フが制御されるスイッチ素子とを備えている。これらの
電流源およびスイッチ素子は、電源と端子Ａｏｕｔ
（ｉ）との間に直列に接続されている。また、各ＤＡＣ
部１６（ｉ）の端子Ａｏｕｔ（ｉ）とグランドとの間に
は、それぞれ外付けの電流／電圧変換用の抵抗素子Ｒｏ
ｕｔ（ｉ）が接続されている。
【００３１】ＤＡＣ部１６（ｉ）では、誤差補正部１４
のそれぞれの電流源２８（ｉ）を介して内部ノードＢ
（ｉ）に供給される補正電流Ｉｃｏｍｐ（ｉ）と、オペ
アンプ３０の出力信号の電圧レベルに応じて、各々のＤ
ＡＣ部１６（ｉ）の電流源３２から内部ノードＢ（ｉ）
に供給される電流Ｉｓ（ｉ）とが加算される。そして、
その総和の電流Ｉｓｅｔ（ｉ）が抵抗素子Ｒｓｅｔ
（ｉ）に供給され、オペアンプ３０の制御により、内部
ノードＢ（ｉ）の電圧レベルが基準電圧Ｖｒｅｆと一致
するように調整される。
のそれぞれの電流源２８（ｉ）を介して内部ノードＢ
（ｉ）に供給される補正電流Ｉｃｏｍｐ（ｉ）と、オペ
アンプ３０の出力信号の電圧レベルに応じて、各々のＤ
ＡＣ部１６（ｉ）の電流源３２から内部ノードＢ（ｉ）
に供給される電流Ｉｓ（ｉ）とが加算される。そして、
その総和の電流Ｉｓｅｔ（ｉ）が抵抗素子Ｒｓｅｔ
（ｉ）に供給され、オペアンプ３０の制御により、内部
ノードＢ（ｉ）の電圧レベルが基準電圧Ｖｒｅｆと一致
するように調整される。
【００３２】この時、電流Ｉｓｅｔ（ｉ）＝Ｉｃｏｍｐ
（ｉ）＋Ｉｓ（ｉ）であるから、電流Ｉｓ（ｉ）＝Ｉｓ
ｅｔ（ｉ）−Ｉｃｏｍｐ（ｉ）となる。Ｉｓｅｔ（ｉ）
＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）であり、前述の通り、電流
Ｉｃｏｍｐ（ｉ）＝（（Ｖｒｅｆ／Ｒｓｕｍ）−（Ｖｒ
ｅｆ／Ｒｅｘｔ）・Ｍ）・Ｍ（ｉ）であるから、電流Ｉ
ｓ（ｉ）＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）−（（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍ）・Ｍ（ｉ）
＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）−（Ｖｒｅｆ／Ｒｓｕｍ）
・Ｍ（ｉ）＋（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍ・Ｍ（ｉ）で
表される。
（ｉ）＋Ｉｓ（ｉ）であるから、電流Ｉｓ（ｉ）＝Ｉｓ
ｅｔ（ｉ）−Ｉｃｏｍｐ（ｉ）となる。Ｉｓｅｔ（ｉ）
＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）であり、前述の通り、電流
Ｉｃｏｍｐ（ｉ）＝（（Ｖｒｅｆ／Ｒｓｕｍ）−（Ｖｒ
ｅｆ／Ｒｅｘｔ）・Ｍ）・Ｍ（ｉ）であるから、電流Ｉ
ｓ（ｉ）＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）−（（Ｖｒｅｆ／
Ｒｓｕｍ）−（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍ）・Ｍ（ｉ）
＝Ｖｒｅｆ／Ｒｓｅｔ（ｉ）−（Ｖｒｅｆ／Ｒｓｕｍ）
・Ｍ（ｉ）＋（Ｖｒｅｆ／Ｒｅｘｔ）・Ｍ・Ｍ（ｉ）で
表される。
【００３３】ところで、半導体装置に内蔵された抵抗素
子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）は、例えば隣接配置するな
どして、その抵抗値をほぼ等しく形成することが可能で
ある。
子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）は、例えば隣接配置するな
どして、その抵抗値をほぼ等しく形成することが可能で
ある。
【００３４】したがって、Ｒｓｅｔ（ｉ）＝Ｒｓｕｍ，
Ｍ（ｉ）＝１とすると、電流Ｉｓ（ｉ）＝（Ｖｒｅｆ／
Ｒｅｘｔ）・Ｍで表される。すなわち、内蔵の抵抗素子
Ｒｓｕｍおよび抵抗素子Ｒｓｅｔ（ｉ）の抵抗値が同一
値の場合、電流Ｉｓ（ｉ）は、これらの内蔵の抵抗素子
Ｒｓｕｍおよび抵抗素子Ｒｓｅｔ（ｉ）の抵抗値に係わ
らず、基準電圧Ｖｒｅｆおよび外付けの基準抵抗Ｒｅｘ
ｔの抵抗値により任意の値に設定することができる。
Ｍ（ｉ）＝１とすると、電流Ｉｓ（ｉ）＝（Ｖｒｅｆ／
Ｒｅｘｔ）・Ｍで表される。すなわち、内蔵の抵抗素子
Ｒｓｕｍおよび抵抗素子Ｒｓｅｔ（ｉ）の抵抗値が同一
値の場合、電流Ｉｓ（ｉ）は、これらの内蔵の抵抗素子
Ｒｓｕｍおよび抵抗素子Ｒｓｅｔ（ｉ）の抵抗値に係わ
らず、基準電圧Ｖｒｅｆおよび外付けの基準抵抗Ｒｅｘ
ｔの抵抗値により任意の値に設定することができる。
【００３５】なお、Ｍ（ｉ）の値を変更し、誤差補正部
１４の電流源２６と電流源２８（ｉ）との電流比を適宜
設定することにより、基準電圧Ｖｒｅｆや外付けの基準
抵抗Ｒｅｘｔおよび外付けの抵抗素子Ｒｏｕｔ（ｉ）の
抵抗値を変更することなく、ＤＡＣ部１６におけるフル
スケール電圧のレンジを自由に調整することが可能であ
る。
１４の電流源２６と電流源２８（ｉ）との電流比を適宜
設定することにより、基準電圧Ｖｒｅｆや外付けの基準
抵抗Ｒｅｘｔおよび外付けの抵抗素子Ｒｏｕｔ（ｉ）の
抵抗値を変更することなく、ＤＡＣ部１６におけるフル
スケール電圧のレンジを自由に調整することが可能であ
る。
【００３６】電流セル３４は、前述のように、電流源３
２と共にカレントミラー回路を構成する電流源を備えて
いる。したがって、それぞれの電流セル３４からは、電
流Ｉｓ（ｉ）に等しい電流Ｉｆｓ（ｉ）が供給され、ス
イッチ素子がオンされた電流セル３４から供給される全
ての電流が加算され、外付けの抵抗素子Ｒｏｕｔ（ｉ）
に供給される。その結果、端子Ａｏｕｔの電圧レベル
は、デジタル信号の入力コードに対応した電圧レベルの
アナログ信号に変換される。
２と共にカレントミラー回路を構成する電流源を備えて
いる。したがって、それぞれの電流セル３４からは、電
流Ｉｓ（ｉ）に等しい電流Ｉｆｓ（ｉ）が供給され、ス
イッチ素子がオンされた電流セル３４から供給される全
ての電流が加算され、外付けの抵抗素子Ｒｏｕｔ（ｉ）
に供給される。その結果、端子Ａｏｕｔの電圧レベル
は、デジタル信号の入力コードに対応した電圧レベルの
アナログ信号に変換される。
【００３７】図示例のＤＡＣ１０では、補正電流Ｉｃｏ
ｍｐ（ｉ）は、外付けの基準抵抗Ｒｅｘｔと内蔵の抵抗
素子Ｒｓｕｍとの抵抗値が等しい場合に電流源２６を介
して供給される規定電流に加えて、外付けの基準抵抗Ｒ
ｅｘｔと内蔵の抵抗素子Ｒｓｕｍとの抵抗値の差に対応
する誤差電流を含む。したがって、外付けの基準抵抗Ｒ
ｅｘｔよりも内蔵の抵抗素子Ｒｓｕｍの抵抗値の方が大
きい場合、補正電流Ｉｃｏｍｐ（ｉ）は減少し、小さい
場合には増加する。
ｍｐ（ｉ）は、外付けの基準抵抗Ｒｅｘｔと内蔵の抵抗
素子Ｒｓｕｍとの抵抗値が等しい場合に電流源２６を介
して供給される規定電流に加えて、外付けの基準抵抗Ｒ
ｅｘｔと内蔵の抵抗素子Ｒｓｕｍとの抵抗値の差に対応
する誤差電流を含む。したがって、外付けの基準抵抗Ｒ
ｅｘｔよりも内蔵の抵抗素子Ｒｓｕｍの抵抗値の方が大
きい場合、補正電流Ｉｃｏｍｐ（ｉ）は減少し、小さい
場合には増加する。
【００３８】例えば、Ｍ（ｉ）＝１の場合、ＤＡＣ部１
６の内蔵の抵抗素子Ｒｓｅｔ（ｉ）には、誤差補正部１
４から、それぞれ電流Ｉｃｏｍｐに等しい補正電流Ｉｃ
ｏｍｐ（ｉ）が供給される。前述のように、内蔵の抵抗
素子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）の抵抗値がほぼ等しい場
合、外付けの基準抵抗Ｒｅｘｔと内蔵抵抗Ｒｓｅｔ
（ｉ）との抵抗値の差に対応する誤差電流は、誤差補正
部１４の電流源２８（ｉ）から供給される補正電流Ｉｃ
ｏｍｐ（ｉ）に含まれていることになる。
６の内蔵の抵抗素子Ｒｓｅｔ（ｉ）には、誤差補正部１
４から、それぞれ電流Ｉｃｏｍｐに等しい補正電流Ｉｃ
ｏｍｐ（ｉ）が供給される。前述のように、内蔵の抵抗
素子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）の抵抗値がほぼ等しい場
合、外付けの基準抵抗Ｒｅｘｔと内蔵抵抗Ｒｓｅｔ
（ｉ）との抵抗値の差に対応する誤差電流は、誤差補正
部１４の電流源２８（ｉ）から供給される補正電流Ｉｃ
ｏｍｐ（ｉ）に含まれていることになる。
【００３９】したがって、ＤＡＣ部１６の電流源３２か
ら供給される電流Ｉｓ（ｉ）、すなわち、ＤＡＣ部１６
から出力される電流Ｉｆｓ（ｉ）は、外付けの基準抵抗
Ｒｅｘｔと内蔵の抵抗素子Ｒｓｅｔ（ｉ）との抵抗値の
差に対応する誤差電流が補正されたものとなる。
ら供給される電流Ｉｓ（ｉ）、すなわち、ＤＡＣ部１６
から出力される電流Ｉｆｓ（ｉ）は、外付けの基準抵抗
Ｒｅｘｔと内蔵の抵抗素子Ｒｓｅｔ（ｉ）との抵抗値の
差に対応する誤差電流が補正されたものとなる。
【００４０】本発明の半導体装置では、基準電流発生用
の外付けの抵抗素子を接続する端子が１つだけでよく、
端子数を削減できるという利点がある。また、本発明の
半導体装置では、外付けの基準抵抗Ｒｅｘｔと内蔵の抵
抗素子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）との抵抗値の差を補正
しているので、チャンネル間のフルスケール電圧の誤差
を低減することができ、チャンネル毎の絶対精度および
チャンネル間の相対精度を共に向上させることができ
る。
の外付けの抵抗素子を接続する端子が１つだけでよく、
端子数を削減できるという利点がある。また、本発明の
半導体装置では、外付けの基準抵抗Ｒｅｘｔと内蔵の抵
抗素子Ｒｓｕｍ，Ｒｓｅｔ（ｉ）との抵抗値の差を補正
しているので、チャンネル間のフルスケール電圧の誤差
を低減することができ、チャンネル毎の絶対精度および
チャンネル間の相対精度を共に向上させることができ
る。
【００４１】なお、電流源２０，２２，２６，２８，３
２，３４および電流セル３４を構成する電流源は、具体
的な構成は何ら限定されないが、図２に示すように、例
えばＰＭＯＳ等のトランジスタにより構成するのが好ま
しい。また、ＤＡＣ部１６（ｉ）は、２チャンネル分以
上であれば何ら限定はなく、何チャンネル分のＤＡＣ部
１６（ｉ）を搭載してもよい。
２，３４および電流セル３４を構成する電流源は、具体
的な構成は何ら限定されないが、図２に示すように、例
えばＰＭＯＳ等のトランジスタにより構成するのが好ま
しい。また、ＤＡＣ部１６（ｉ）は、２チャンネル分以
上であれば何ら限定はなく、何チャンネル分のＤＡＣ部
１６（ｉ）を搭載してもよい。
【００４２】また、誤差補正部１４として、抵抗素子Ｒ
ｓｕｍを内蔵した複数チャンネル分の別のＤＡＣを使用
してもよい。これにより、基準電圧Ｖｒｅｆおよび基準
電流Ｉｒｅｆに基づいて、この誤差補正部１４としての
ＤＡＣへのデジタル信号の入力コードに対応した補正電
流Ｉｃｏｍｐ（ｉ）を発生し、この補正電流ＩｃｏｍＰ
ＭＯＳ（ｉ）に応じて、各々対応するチャンネルのＤＡ
Ｃ部１６（ｉ）のフルスケール電圧を任意の値に設定可
能となる。
ｓｕｍを内蔵した複数チャンネル分の別のＤＡＣを使用
してもよい。これにより、基準電圧Ｖｒｅｆおよび基準
電流Ｉｒｅｆに基づいて、この誤差補正部１４としての
ＤＡＣへのデジタル信号の入力コードに対応した補正電
流Ｉｃｏｍｐ（ｉ）を発生し、この補正電流ＩｃｏｍＰ
ＭＯＳ（ｉ）に応じて、各々対応するチャンネルのＤＡ
Ｃ部１６（ｉ）のフルスケール電圧を任意の値に設定可
能となる。
【００４３】本発明の半導体装置は、基本的に以上のよ
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００４４】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、複数チャンネルのＤＡコンバータを搭載する
もので、外付けの基準抵抗および基準電圧に基づいて基
準電流を発生し、基準電圧および基準電流に基づいて、
外付けの基準抵抗と内蔵の第１の抵抗素子との抵抗値の
誤差を補正するための補正電流を発生し、基準電圧およ
び補正電流に基づいて、外付けの基準抵抗と内蔵の第２
の抵抗素子との抵抗値の誤差を補正し、アナログ信号に
変換すべきデジタル信号の入力コードに対応した総和電
流を発生して外付けの抵抗素子に供給し、デジタル信号
の入力コードに対応した電圧レベルのアナログ信号に変
換するようにしたものである。これにより、本発明の半
導体装置によれば、端子数を増加することなく、チャン
ネル間のフルスケール電圧の誤差を低減することがで
き、チャンネル毎の絶対精度およびチャンネル間の相対
精度を共に向上させることができる。
体装置は、複数チャンネルのＤＡコンバータを搭載する
もので、外付けの基準抵抗および基準電圧に基づいて基
準電流を発生し、基準電圧および基準電流に基づいて、
外付けの基準抵抗と内蔵の第１の抵抗素子との抵抗値の
誤差を補正するための補正電流を発生し、基準電圧およ
び補正電流に基づいて、外付けの基準抵抗と内蔵の第２
の抵抗素子との抵抗値の誤差を補正し、アナログ信号に
変換すべきデジタル信号の入力コードに対応した総和電
流を発生して外付けの抵抗素子に供給し、デジタル信号
の入力コードに対応した電圧レベルのアナログ信号に変
換するようにしたものである。これにより、本発明の半
導体装置によれば、端子数を増加することなく、チャン
ネル間のフルスケール電圧の誤差を低減することがで
き、チャンネル毎の絶対精度およびチャンネル間の相対
精度を共に向上させることができる。
【図１】 本発明の半導体装置の一実施例の構成概念図
である。
である。
【図２】 従来のＤＡコンバータの一例の構成概念図で
ある。
ある。
１０，４０ ＤＡコンバータ（ＤＡＣ） １２，４２ 主電流源部 １４ 誤差補正部 １６ ＤＡＣ部 １８，２４，３０，４６ オペアンプ ２０，２２，２６，２８，３２，３４ 電流源 ４４ 電流セル部 ４８，５０ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ） ５２ スイッチ素子 Ｒｅｘｔ，Ｒｓｕｍ，Ｒｓｅｔ，Ｒｏｕｔ 抵抗素子
Claims (3)
- 【請求項１】複数チャンネルのＤＡコンバータを搭載し
た半導体装置であって、 外付けの基準抵抗および基準電圧に基づいて基準電流を
発生する主電流源部と、第１の抵抗素子を内蔵し、前記
基準電圧および前記基準電流に基づいて、外付けの前記
基準抵抗と内蔵の前記第１の抵抗素子との抵抗値の誤差
を補正するための補正電流を発生する誤差補正部と、第
２の抵抗素子を内蔵し、前記基準電圧および前記補正電
流に基づいて、外付けの前記基準抵抗と内蔵の前記第２
の抵抗素子との抵抗値の誤差を補正し、アナログ信号に
変換すべきデジタル信号の入力コードに対応した総和電
流を発生して外付けの抵抗素子に供給し、前記デジタル
信号の入力コードに対応した電圧レベルのアナログ信号
に変換する複数チャンネル分のＤＡＣ部とを備えている
ことを特徴とする半導体装置。 - 【請求項２】前記誤差補正部は、オペアンプと、このオ
ペアンプの出力信号により制御される第１の電流源およ
びこの第１の電流源と共にカレントミラー回路を構成す
る複数チャンネル分の第２の電流源と、前記第１の電流
源とグランドとの間に接続された内蔵の前記第１の抵抗
素子とを備え、 前記オペアンプの第１の入力端子には前記基準電圧が入
力され、その第２の入力端子には、前記基準電流および
前記第１の電流源から供給される電流を内蔵の前記第１
の抵抗素子に供給して得られる電圧が入力され、 複数チャンネル分の前記第２の電流源の各々から、各々
対応するチャンネルの前記ＤＡＣ部に前記補正電流が供
給されることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記誤差補正部は、前記第１の抵抗素子を
内蔵した複数チャンネル分の第２のＤＡコンバータによ
り構成され、 前記基準電圧および前記基準電流に基づいて、前記第２
のＤＡコンバータへのデジタル信号の入力コードに対応
した前記補正電流を発生し、この補正電流に応じて、各
々対応するチャンネルの前記ＤＡＣ部のフルスケール電
圧を可変とすることを特徴とする請求項１に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390060A JP4500439B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002190739A true JP2002190739A (ja) | 2002-07-05 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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-
2000
- 2000-12-22 JP JP2000390060A patent/JP4500439B2/ja not_active Expired - Fee Related
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