JPH0261822B2 - - Google Patents
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- JPH0261822B2 JPH0261822B2 JP56120023A JP12002381A JPH0261822B2 JP H0261822 B2 JPH0261822 B2 JP H0261822B2 JP 56120023 A JP56120023 A JP 56120023A JP 12002381 A JP12002381 A JP 12002381A JP H0261822 B2 JPH0261822 B2 JP H0261822B2
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- 230000005284 excitation Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は２進重み付け電流を発生するＲ−2R
ラダー回路に接続された多数のトランジスタ電流
源を有するデジタル−アナログコンバータ（以下
Ｄ／Ａコンバータという）に関し、特にトランジ
スタ電流源のオフセツト電圧によるエラーを最小
にする出力をそなえたＤ／Ａコンバータに関する
ものである。
ラダー回路に接続された多数のトランジスタ電流
源を有するデジタル−アナログコンバータ（以下
Ｄ／Ａコンバータという）に関し、特にトランジ
スタ電流源のオフセツト電圧によるエラーを最小
にする出力をそなえたＤ／Ａコンバータに関する
ものである。
米国再発行特許第28633号に記載されたもので
あつて、一般に使用されているＤ／Ａコンバータ
は、ベース接地形の別々のトランジスタ電流源で
あつてエミツタが抵抗回路網に接続されたものを
有し、トランジスタを流れる２進電流を発生する
ようになつている。トランジスタのエミツタ領域
は対応ビツト電流に比例し、各トランジスタの電
流密度が等しいようになされているので、等しい
エミツタ電圧が発生され、このエミツタ電圧が温
度変化に追従するようになつている。基準トラン
ジスタフイードバツク構成により、ビツト電流は
すべて温度変化に対し安定化でき、従つて出力ア
ナログ電流の温度によるエラーを防止できるよう
になつている。
あつて、一般に使用されているＤ／Ａコンバータ
は、ベース接地形の別々のトランジスタ電流源で
あつてエミツタが抵抗回路網に接続されたものを
有し、トランジスタを流れる２進電流を発生する
ようになつている。トランジスタのエミツタ領域
は対応ビツト電流に比例し、各トランジスタの電
流密度が等しいようになされているので、等しい
エミツタ電圧が発生され、このエミツタ電圧が温
度変化に追従するようになつている。基準トラン
ジスタフイードバツク構成により、ビツト電流は
すべて温度変化に対し安定化でき、従つて出力ア
ナログ電流の温度によるエラーを防止できるよう
になつている。
このようにエミツタ領域を構成すれば、オフセ
ツト電圧によるエラーを防止することができる
が、比較的大きいICチツプ領域を必要とし、特
に高分解能のシングル・チツプ・コンバータに用
いた時にそうである。これを避けるために、別の
解決法が米国特許第3940760号に開示されている。
即ち、電流源は整合トランジスタ、即ち等しいエ
ミツタ領域を有するもので、VBEオフセツト電圧
は温度に追従しないようになつている。トランジ
スタ・ベースはそれぞれの抵抗により相互接続さ
れ、絶対温度（PTAT）に比例した電流がベー
ス間の直列抵抗すべてを流れるようになつてい
る。この電流が一連の電流源トランジスタ間の電
圧ΔVBEを整合する温度応答ベース間補償電圧を
発生する。従つて、全電流源トランジスタのエミ
ツタは等電位に維持され、従つてオフセツト電圧
変化による電流設定抵抗回路網を流れるビツト電
流には温度による変化はない。
ツト電圧によるエラーを防止することができる
が、比較的大きいICチツプ領域を必要とし、特
に高分解能のシングル・チツプ・コンバータに用
いた時にそうである。これを避けるために、別の
解決法が米国特許第3940760号に開示されている。
即ち、電流源は整合トランジスタ、即ち等しいエ
ミツタ領域を有するもので、VBEオフセツト電圧
は温度に追従しないようになつている。トランジ
スタ・ベースはそれぞれの抵抗により相互接続さ
れ、絶対温度（PTAT）に比例した電流がベー
ス間の直列抵抗すべてを流れるようになつてい
る。この電流が一連の電流源トランジスタ間の電
圧ΔVBEを整合する温度応答ベース間補償電圧を
発生する。従つて、全電流源トランジスタのエミ
ツタは等電位に維持され、従つてオフセツト電圧
変化による電流設定抵抗回路網を流れるビツト電
流には温度による変化はない。
以上説明したベース間抵抗構成は電流源VBEの
差によるエラーを最小にするのに有効であり、広
く一般に利用されている。しかし、この構成は充
分に整合した抵抗群と関連回路を提供とするの
で、更に効率の高いオフセツト電圧補償方法が望
まれている。
差によるエラーを最小にするのに有効であり、広
く一般に利用されている。しかし、この構成は充
分に整合した抵抗群と関連回路を提供とするの
で、更に効率の高いオフセツト電圧補償方法が望
まれている。
以下詳細に説明するように、本発明の好ましい
実施例によるＤ／ＡコンバータはＲ−2Rラダー
回路に接続した共通ベース構成の多数の別々のト
ランジスタ電流源をそなえたものである。ラダー
回路の終端抵抗（2R）は、コンバータの最終段
のエミツタより２（kT／ｑ）ln2正である終端電
圧を発生する電圧源に接続されている。この電圧
はラダーの直列抵抗を介して、連続段間の電圧
ΔVBEを整合する対応電圧成分を発生する補償電
流を発生し、従つてラダー回路の各並列抵抗の電
圧はオフセツト電圧の変化に影響されない。従つ
て、ビツト電流は温度によるVBEの変化にもかか
わらず一定に維持されるものである。
実施例によるＤ／ＡコンバータはＲ−2Rラダー
回路に接続した共通ベース構成の多数の別々のト
ランジスタ電流源をそなえたものである。ラダー
回路の終端抵抗（2R）は、コンバータの最終段
のエミツタより２（kT／ｑ）ln2正である終端電
圧を発生する電圧源に接続されている。この電圧
はラダーの直列抵抗を介して、連続段間の電圧
ΔVBEを整合する対応電圧成分を発生する補償電
流を発生し、従つてラダー回路の各並列抵抗の電
圧はオフセツト電圧の変化に影響されない。従つ
て、ビツト電流は温度によるVBEの変化にもかか
わらず一定に維持されるものである。
本発明の主目的は改良されたＤ／Ａコンバータ
を提供することである。本発明の他の目的はＤ／
Ａコンバータのトランジスタ電流源のオフセツト
電圧変化によるエラーを最小にするすぐれた手段
を提供することである。
を提供することである。本発明の他の目的はＤ／
Ａコンバータのトランジスタ電流源のオフセツト
電圧変化によるエラーを最小にするすぐれた手段
を提供することである。
以下、本発明を添付図面を参照して詳述する。
第１図は公知のＤ／Ａコンバータに基づく回路
の部分を簡単に示すものであり、このコンバータ
は電流源として接続された多数の同様なトランジ
スタ１０で構成され、そのベースは共通ライン１
２に接続され、またエミツタは、直列抵抗１８で
構成したＲ−2Rラダー１６の並列抵抗１４にそ
れぞれ接続されている。ベースライン１２は電圧
−VBに固定されており、演算増幅器２０が励起
電圧をラダー１６の入力端子２２に加えている。
トランジスタ１０のコレクタ電流は、例えば米国
特許第3961326号の回路による合計回路24で選択
的に合計され、印加したデジタル信号に対応した
求めるアナログ出力信号が発生される。
の部分を簡単に示すものであり、このコンバータ
は電流源として接続された多数の同様なトランジ
スタ１０で構成され、そのベースは共通ライン１
２に接続され、またエミツタは、直列抵抗１８で
構成したＲ−2Rラダー１６の並列抵抗１４にそ
れぞれ接続されている。ベースライン１２は電圧
−VBに固定されており、演算増幅器２０が励起
電圧をラダー１６の入力端子２２に加えている。
トランジスタ１０のコレクタ電流は、例えば米国
特許第3961326号の回路による合計回路24で選択
的に合計され、印加したデジタル信号に対応した
求めるアナログ出力信号が発生される。
ラダー回路の励起電圧は基準トランジスタ２６
で構成した帰還ループで制御される。このトラン
ジスタ２６のエミツタは、2R抵抗２８を介して
演算増幅器２０の出力に接続されている。このト
ランジスタのベースは共通ベースライン１２に接
続されており、コレクタは増幅器の一方の入力端
子に接続されている。この入力端子には、基準抵
抗３０と安定基準電圧源VREFで構成された定基準
電圧源が接続されている。増幅器２０は連続して
コレクタ電流を該基準と比較し、コレクタ電流が
基準電流に等しいように抵抗２８の下端の電圧を
設定する。この電圧はラダー入力端子２２に印加
されるので、増幅器２０による該電圧の制御は、
電流源トランジスタのコレクタ電流を安定化する
ことになる。
で構成した帰還ループで制御される。このトラン
ジスタ２６のエミツタは、2R抵抗２８を介して
演算増幅器２０の出力に接続されている。このト
ランジスタのベースは共通ベースライン１２に接
続されており、コレクタは増幅器の一方の入力端
子に接続されている。この入力端子には、基準抵
抗３０と安定基準電圧源VREFで構成された定基準
電圧源が接続されている。増幅器２０は連続して
コレクタ電流を該基準と比較し、コレクタ電流が
基準電流に等しいように抵抗２８の下端の電圧を
設定する。この電圧はラダー入力端子２２に印加
されるので、増幅器２０による該電圧の制御は、
電流源トランジスタのコレクタ電流を安定化する
ことになる。
このようなコンバータの問題点はトランジスタ
が別々の電流密度で動作することにより、各トラ
ンジスタ１０が異つたオフセツト電圧VBEを有す
ることである。更にこれらオフセツト電圧間の差
（ΔVBE）は温度に対応するので、抵抗回路値を補
償して段間の差を許容することは、簡単には行え
ない。
が別々の電流密度で動作することにより、各トラ
ンジスタ１０が異つたオフセツト電圧VBEを有す
ることである。更にこれらオフセツト電圧間の差
（ΔVBE）は温度に対応するので、抵抗回路値を補
償して段間の差を許容することは、簡単には行え
ない。
しかし、この問題はΔVBEの２倍の値、即ち２
（kT／ｑ）ln2だけ最後の電流源トランジスタの
エミツタより正である電圧に通常のラダー回路の
終端抵抗を接続すれば解決することがわかつた。
これにより、Ｒ−2Rラダー回路に電流源トラン
ジスタのVBEの変化に影響されない２進重み付け
電流が発生する。
（kT／ｑ）ln2だけ最後の電流源トランジスタの
エミツタより正である電圧に通常のラダー回路の
終端抵抗を接続すれば解決することがわかつた。
これにより、Ｒ−2Rラダー回路に電流源トラン
ジスタのVBEの変化に影響されない２進重み付け
電流が発生する。
これを証明するために、第２図を参照して説明
する。第２図は本発明の特定の態様を説明するた
めの概略図である。分路肢の各電圧Ｖがゼロであ
るとすれば、ラダー回路１６の各分路抵抗１４の
端は、前述した従来の補償回路と同様に、同一電
圧である。この場合、ラダー回路の左端に加えら
れる励起電圧Ｅが、最左端の2R分路抵抗に電流
を設定し、ラダー回路の後の部分は各ステージで
２：１の比で電流を分割するので、第２の2R抵
抗の電流は第１の2R抵抗の電流の半分となり、
以下同様である。
する。第２図は本発明の特定の態様を説明するた
めの概略図である。分路肢の各電圧Ｖがゼロであ
るとすれば、ラダー回路１６の各分路抵抗１４の
端は、前述した従来の補償回路と同様に、同一電
圧である。この場合、ラダー回路の左端に加えら
れる励起電圧Ｅが、最左端の2R分路抵抗に電流
を設定し、ラダー回路の後の部分は各ステージで
２：１の比で電流を分割するので、第２の2R抵
抗の電流は第１の2R抵抗の電流の半分となり、
以下同様である。
しかし、分路抵抗１４が（第１図のように）整
合ベース共通トランジスタの補償されていないエ
ミツタで終端されている場合、各分路肢の電圧が
変動する。第１のエミツタ電圧に対しＥが発生さ
れたとすれば、第２の分路肢を終端するエミツタ
は第１のエミツタより約（kT／ｑ）ln2だけ正で
ある電圧となる。その理由は第２のトランジスタ
が第１のトランジスタの電流密度の約半分で作動
するからである。第３の分路肢で終端するエミツ
タは同様に第２の脚部より約（kT／ｑ）ln2正で
あり、以下ラダー回路の段順に同様となる。
〔註：非補償エミツタのオフセツト電圧があるの
で理想的な２：１比から電流分割がわずかに変化
して、連続段間の電圧差は正確に（kT／ｑ）ln2
ではない。〕 ここで、第２図の第１の分路肢が（図示のよう
に）電圧Ｖにより影響され、第２の脚部が正確に
2Vである電圧に影響され、以下同様とする。更
に、ラダー回路の終端抵抗３２（抵抗値2R）が、
オフセツトnVの最後の能動脚部の電圧より2V大
きい電圧に戻るとする。これら分路肢の電流は２
重み付けされたものであり、この場合、整合トラ
ンジスタは段毎に正確に（kT／ｑ）ln2だけ異つ
たオフセツト値を発生する。
合ベース共通トランジスタの補償されていないエ
ミツタで終端されている場合、各分路肢の電圧が
変動する。第１のエミツタ電圧に対しＥが発生さ
れたとすれば、第２の分路肢を終端するエミツタ
は第１のエミツタより約（kT／ｑ）ln2だけ正で
ある電圧となる。その理由は第２のトランジスタ
が第１のトランジスタの電流密度の約半分で作動
するからである。第３の分路肢で終端するエミツ
タは同様に第２の脚部より約（kT／ｑ）ln2正で
あり、以下ラダー回路の段順に同様となる。
〔註：非補償エミツタのオフセツト電圧があるの
で理想的な２：１比から電流分割がわずかに変化
して、連続段間の電圧差は正確に（kT／ｑ）ln2
ではない。〕 ここで、第２図の第１の分路肢が（図示のよう
に）電圧Ｖにより影響され、第２の脚部が正確に
2Vである電圧に影響され、以下同様とする。更
に、ラダー回路の終端抵抗３２（抵抗値2R）が、
オフセツトnVの最後の能動脚部の電圧より2V大
きい電圧に戻るとする。これら分路肢の電流は２
重み付けされたものであり、この場合、整合トラ
ンジスタは段毎に正確に（kT／ｑ）ln2だけ異つ
たオフセツト値を発生する。
このような設定条件下で、分路肢の電流が正確
に２進重み付けされていることを説明するため
に、第３図を参照する。第３図は第２図のラダー
回路及び終端構成を簡単化した回路である。説明
を簡単にするために励起電圧Ｅはゼロとしてあ
る。ラダー回路の各2R分路肢を（右側の終端抵
抗３２を別にして）除去した場合、終端電圧（ｎ
＋２）Ｖの全抵抗は値Ｒのｎ個の直列抵抗１８と
2R終端抵抗３２の合計、即ち（ｎ＋２）Ｒであ
る。従つて結果としての電流は、丁度Ｖ／Ｒであ
る。この電流が値Ｒの直列抵抗１８を流れるの
で、それぞれに電圧Ｖが誘起される。
に２進重み付けされていることを説明するため
に、第３図を参照する。第３図は第２図のラダー
回路及び終端構成を簡単化した回路である。説明
を簡単にするために励起電圧Ｅはゼロとしてあ
る。ラダー回路の各2R分路肢を（右側の終端抵
抗３２を別にして）除去した場合、終端電圧（ｎ
＋２）Ｖの全抵抗は値Ｒのｎ個の直列抵抗１８と
2R終端抵抗３２の合計、即ち（ｎ＋２）Ｒであ
る。従つて結果としての電流は、丁度Ｖ／Ｒであ
る。この電流が値Ｒの直列抵抗１８を流れるの
で、それぞれに電圧Ｖが誘起される。
第３図の節点１の電圧がＶであるので、該回路
において第１の2R分路肢とそのオフセツト電圧
Ｖとが置換えられるとすれば、その分路肢には電
流が流れない。同様に第２の2R分路肢が置換え
られその2Vオフセツト電圧が節点２の2V電圧に
よりマツチングされ、従つてこの分路肢にも電流
は流れない。このようにしてすべての分路肢とそ
のオフセツト電圧発生要素とが置換えられ、各分
路肢には電流が流れない。この条件下では、分路
肢の電流はオフセツト電圧の導入により生じたエ
ラー電流なので、エラーはゼロであることは明白
である。
において第１の2R分路肢とそのオフセツト電圧
Ｖとが置換えられるとすれば、その分路肢には電
流が流れない。同様に第２の2R分路肢が置換え
られその2Vオフセツト電圧が節点２の2V電圧に
よりマツチングされ、従つてこの分路肢にも電流
は流れない。このようにしてすべての分路肢とそ
のオフセツト電圧発生要素とが置換えられ、各分
路肢には電流が流れない。この条件下では、分路
肢の電流はオフセツト電圧の導入により生じたエ
ラー電流なので、エラーはゼロであることは明白
である。
重畳の原理を適用すれば、与えられたエラー修
正を妨害せずに、ゼロでない励起電圧をここで再
設定することができる。各エラー電圧は一定であ
るとしたので、この設定によりラダーの分路肢に
２進重み付け電流が正確に得られる。これらの電
流が各トランジスタ１０のエミツタに正確に
（kT／ｑ）ln2の倍数だけ異つたオフセツト電圧
を発生し、はじめの原想定を満足する。
正を妨害せずに、ゼロでない励起電圧をここで再
設定することができる。各エラー電圧は一定であ
るとしたので、この設定によりラダーの分路肢に
２進重み付け電流が正確に得られる。これらの電
流が各トランジスタ１０のエミツタに正確に
（kT／ｑ）ln2の倍数だけ異つたオフセツト電圧
を発生し、はじめの原想定を満足する。
第４図は2R終端抵抗３２に電圧２（kT／ｑ）
ln2を発生させる温度応答電圧発生器の概略図で、
この回路は組込みオフセツト（kT／ｑ）ln4＝２
（kT／ｑ）ln2を有するホロアをそなえている。
ln2を発生させる温度応答電圧発生器の概略図で、
この回路は組込みオフセツト（kT／ｑ）ln4＝２
（kT／ｑ）ln2を有するホロアをそなえている。
性能が低いものでよい場合、コンバータの構成
はもつと簡単にできる。抵抗３２の電圧が２
（kT／ｑ）ln2に比較して大きい場合、その電流
は最後の能動段の電流とわずかに異つているのみ
である。この場合、第５図のように、エミツタ領
域が最後の段のものより４〜５倍大きく、且つベ
ースが他のベースと接続されたトランジスタを加
えれば、わずかなエラーで相応の修正ができる。
はもつと簡単にできる。抵抗３２の電圧が２
（kT／ｑ）ln2に比較して大きい場合、その電流
は最後の能動段の電流とわずかに異つているのみ
である。この場合、第５図のように、エミツタ領
域が最後の段のものより４〜５倍大きく、且つベ
ースが他のベースと接続されたトランジスタを加
えれば、わずかなエラーで相応の修正ができる。
第６図に示すように、本発明は電流源３６を用
いて実施することができる。この場合、電流源は
電流Io＝KT／qRln2をラダー回路の端部に供給する ように構成されたものである。従つて、ラダー回
路のシリーズ抵抗Ｒに適切な補償電流が流れる。
いて実施することができる。この場合、電流源は
電流Io＝KT／qRln2をラダー回路の端部に供給する ように構成されたものである。従つて、ラダー回
路のシリーズ抵抗Ｒに適切な補償電流が流れる。
本発明のその好ましい実施例により説明した
が、本発明はこれら実施例にのみ限定されるもの
でなく、種々の変形変化が本発明の要旨を変更し
ない範囲で実行できるものである。
が、本発明はこれら実施例にのみ限定されるもの
でなく、種々の変形変化が本発明の要旨を変更し
ない範囲で実行できるものである。
第１図はＲ−2Rラダー回路を有する従来の
Ｄ／Ａコンバータの部分を示す回路図、第２図は
ラダー回路を示すもので本発明の原理を説明する
ための回路図、第３図はラダー回路を簡単化して
示すもので、本発明の原理の説明するための回路
図、第４図は本発明によるラダー回路の終端部構
成を示す回路図、第５図は本発明による他のラダ
ー終端部構成を示す回路図、第６図は本発明によ
る更に他のラダー終端部構成を示す回路図であ
る。 なお図面に用いた符号において、１０……トラ
ンジスタ、１２……共通ライン、１４……並列抵
抗、１６……Ｒ−2Rラダー、１８……直列抵抗、
２０……演算増幅器、２２……入力端子、２８…
…2R抵抗、３０……基準抵抗、３２……2R終端
抵抗、３６……電流源である。
Ｄ／Ａコンバータの部分を示す回路図、第２図は
ラダー回路を示すもので本発明の原理を説明する
ための回路図、第３図はラダー回路を簡単化して
示すもので、本発明の原理の説明するための回路
図、第４図は本発明によるラダー回路の終端部構
成を示す回路図、第５図は本発明による他のラダ
ー終端部構成を示す回路図、第６図は本発明によ
る更に他のラダー終端部構成を示す回路図であ
る。 なお図面に用いた符号において、１０……トラ
ンジスタ、１２……共通ライン、１４……並列抵
抗、１６……Ｒ−2Rラダー、１８……直列抵抗、
２０……演算増幅器、２２……入力端子、２８…
…2R抵抗、３０……基準抵抗、３２……2R終端
抵抗、３６……電流源である。
Claims (1)
- 【特許請求の範囲】 １ 等しいエミツタ領域とベースを共通接続する
手段とを有する電流源としての複数のトランジス
タと、各分路抵抗がそれぞれのエミツタ電流源に
接続されて前記各トランジスタの電流の２進重み
付けをなすＲ−2Rラダー回路と、前記ラダー回
路に接続され前記トランジスタを介した前記２進
重み付け電流を発生する励起電圧源とを有する
Ｄ／Ａコンバータにおいて、 前記トランジスタのオフセツト電圧によるエラ
ーを最小にすべく、前記ラダー回路の各直列抵抗
を流れる補償電流を発生させるために、前記ラダ
ー回路の一端に接続された補償手段を備え、 前記補償電流は、一連の前記トランジスタ電流
源の各オフセツト電圧間の差に少なくともほぼ等
しい補償電圧成分を前記直列抵抗の各々に発生す
る大きさのものであることを特徴とするＤ／Ａコ
ンバータ。 ２ 前記ラダー回路はその一方の端部に値2Rの
終端抵抗を有し、前記補償手段が、隣接した前記
電流源トランジスタより２（kT／ｑ）ln2だけ大
きい電圧を前記終端抵抗に加えるために、前記終
端抵抗の端部に接続された電圧源を有することを
特徴とする特許請求の範囲第１項記載のＤ／Ａコ
ンバータ。 ３ 前記励起電圧源が前記ラダー回路の他方の端
部に接続されたことを特徴とする特許請求の範囲
第２項記載のＤ／Ａコンバータ。 ４ 前記補償手段が温度応答電圧発生器と、前記
ラダー回路の一端に設けた終端抵抗と、前記電圧
発生器を前記終端抵抗に接続する手段であつて前
記補償電流を前記終端抵抗を介して発生し前記直
列抵抗に送るものとを有することを特徴とする特
許請求の範囲１項記載のＤ／Ａコンバータ。 ５ 前記補償手段が２（kT／ｑ）ln2のオフセツ
ト電圧を発生する電圧発生手段を有し、前記電圧
発生手段が最後のコンバータ段のエミツタと値
2Rの終端抵抗間に接続され前記直列抵抗を流れ
る補償電流を生ずることを特徴とする特許請求の
範囲第１項記載のＤ／Ａコンバータ。 ６ 前記補償手段が、そのベースを前記電流源ト
ランジスタのベースラインに接続し、そのエミツ
タを抵抗を介して前記ラダー回路の一端に接続し
前記直列抵抗に電流を流す付加トランジスタをそ
なえ、該付加トランジスタは前記電流源トランジ
スタのエミツタ領域より実質的に大きいエミツタ
領域を有することを特徴とする特許請求の範囲第
１項記載のＤ／Ａコンバータ。 ７ 前記付加トランジスタのエミツタ領域が前記
電流源トランジスタのエミツタ領域より少なくと
も４倍大きく、この付加トランジスタに接続され
た前記抵抗が値2Rを有し、前記ラダー回路に適
切な終端を与えるものであることを特徴とする特
許請求の範囲第６項記載のＤ／Ａコンバータ。 ８ 前記補償手段が、前記ラダー回路の一端に送
られる温度応答出力電流を発生する電流源を有す
ることを特徴とする特許請求の範囲第１項記載の
Ｄ／Ａコンバータ。
Applications Claiming Priority (1)
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|---|---|---|---|
| US06/173,450 US4349811A (en) | 1980-07-30 | 1980-07-30 | Digital-to-analog converter with improved compensation arrangement for offset voltage variations |
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| JPS57107630A JPS57107630A (en) | 1982-07-05 |
| JPH0261822B2 true JPH0261822B2 (ja) | 1990-12-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP56120023A Granted JPS57107630A (en) | 1980-07-30 | 1981-07-30 | D/a converter |
Country Status (7)
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