JPH0645939A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH0645939A JPH0645939A JP6162592A JP6162592A JPH0645939A JP H0645939 A JPH0645939 A JP H0645939A JP 6162592 A JP6162592 A JP 6162592A JP 6162592 A JP6162592 A JP 6162592A JP H0645939 A JPH0645939 A JP H0645939A
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Abstract
(57)【要約】
【目的】はしご型抵抗と定電流源によるＤ／Ａ変換方式
を採用するＤ／Ａ変換装置のＤ／Ａ変換精度の向上を目
的とする。 【構成】Ｄ／Ａ変換装置はｎビットのディジタル信号を
入力とし、かつ、記憶回路３４を含む入力部５９とこの
入力部の出力を使ってＤ／Ａ変換を行う主Ｄ／Ａ変換部
５３と上記記憶回路の出力データをもとに上述の主Ｄ／
Ａ変換部の変換誤差を補償する補助Ｄ／Ａ変換部５４に
より構成されている。補助Ｄ／Ａ変換部をはしご型抵抗
と定電流源により構成するため、補正電流値が精度よく
とれ、チップ面積を大きくせず、補正電流値を小さくす
ることができる。
を採用するＤ／Ａ変換装置のＤ／Ａ変換精度の向上を目
的とする。 【構成】Ｄ／Ａ変換装置はｎビットのディジタル信号を
入力とし、かつ、記憶回路３４を含む入力部５９とこの
入力部の出力を使ってＤ／Ａ変換を行う主Ｄ／Ａ変換部
５３と上記記憶回路の出力データをもとに上述の主Ｄ／
Ａ変換部の変換誤差を補償する補助Ｄ／Ａ変換部５４に
より構成されている。補助Ｄ／Ａ変換部をはしご型抵抗
と定電流源により構成するため、補正電流値が精度よく
とれ、チップ面積を大きくせず、補正電流値を小さくす
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はラダー抵抗型Ｄ／Ａ変換
装置に関し、特に記憶回路を含む補正機能を有するラダ
ー抵抗型Ｄ／Ａ変換装置に関する。
装置に関し、特に記憶回路を含む補正機能を有するラダ
ー抵抗型Ｄ／Ａ変換装置に関する。
【０００２】
【従来の技術】記憶回路を含む補正機能を有するラダー
抵抗型Ｄ／Ａ変換装置は、ディジタル入力信号をアナロ
グ出力信号に変換するときに発生するＤ／Ａ変換誤差を
記憶回路に蓄積されているデータをもとに補正する機能
を有しており、高精度のディジタルアナログ変換が行え
る。ここでは簡単化のためディジタル入力信号が６ビッ
トで上記ディジタル入力信号の上位２ビットが記憶回路
の入力信号となる構成とし以下の説明に不必要な部分は
省略する。
抵抗型Ｄ／Ａ変換装置は、ディジタル入力信号をアナロ
グ出力信号に変換するときに発生するＤ／Ａ変換誤差を
記憶回路に蓄積されているデータをもとに補正する機能
を有しており、高精度のディジタルアナログ変換が行え
る。ここでは簡単化のためディジタル入力信号が６ビッ
トで上記ディジタル入力信号の上位２ビットが記憶回路
の入力信号となる構成とし以下の説明に不必要な部分は
省略する。
【０００３】従来技術のＤ／Ａ変換装置を示す図４およ
び図５を併せて参照すると、６ビットのディジタル信号
をアナログ出力信号に変換する従来例のＤ／Ａ変換装置
３００は、電圧ＶＣＣの電源に接続される電源端子３２
と、接地電源に接続される第２の電源端子１０２と、６
ビットのディジタル入力信号（Ｄ０〜Ｄ５）の供給を受
けるディジタル入力端子４７〜５２と、上記アナログ出
力信号を出力するアナログ出力端子３３と、ディジタル
入力信号（Ｄ０〜Ｄ５）のうち上位２ビットの信号Ｄ４
およびＤ５を入力するデュータ３５と、上記デュータ３
５の出力信号を入力信号とするラッチ回路３６〜３８か
らなる第１のラッチ回路群７１と、前記ディジタル入力
信号のうち下位４ビットの信号（Ｄ０〜Ｄ３）をそれぞ
れ入力信号とするラッチ回路３９〜４２からなる第２の
ラッチ回路群７２と、前記ディジタル入力信号の上位２
ビットの信号Ｄ４およびＤ５をアドレス入力信号とする
記憶回路３４と、この記憶回路の出力信号を入力信号と
するラッチ回路４３〜４６よりなる第３のラッチ回路群
７３と、上記第１および第２のラッチ回路群７１および
７２の出力信号により制御され上記６ビットのディジタ
ル信号をアナログ出力に変換する主Ｄ／Ａ変換部３５３
と、上記第３のラッチ回路群７３の出力信号により制御
され前記主Ｄ／Ａ変換部３５３で出力されたアナログ出
力信号と所望アナログ出力信号との差を補正する補助Ｄ
／Ａ変換部３５４とで構成される。
び図５を併せて参照すると、６ビットのディジタル信号
をアナログ出力信号に変換する従来例のＤ／Ａ変換装置
３００は、電圧ＶＣＣの電源に接続される電源端子３２
と、接地電源に接続される第２の電源端子１０２と、６
ビットのディジタル入力信号（Ｄ０〜Ｄ５）の供給を受
けるディジタル入力端子４７〜５２と、上記アナログ出
力信号を出力するアナログ出力端子３３と、ディジタル
入力信号（Ｄ０〜Ｄ５）のうち上位２ビットの信号Ｄ４
およびＤ５を入力するデュータ３５と、上記デュータ３
５の出力信号を入力信号とするラッチ回路３６〜３８か
らなる第１のラッチ回路群７１と、前記ディジタル入力
信号のうち下位４ビットの信号（Ｄ０〜Ｄ３）をそれぞ
れ入力信号とするラッチ回路３９〜４２からなる第２の
ラッチ回路群７２と、前記ディジタル入力信号の上位２
ビットの信号Ｄ４およびＤ５をアドレス入力信号とする
記憶回路３４と、この記憶回路の出力信号を入力信号と
するラッチ回路４３〜４６よりなる第３のラッチ回路群
７３と、上記第１および第２のラッチ回路群７１および
７２の出力信号により制御され上記６ビットのディジタ
ル信号をアナログ出力に変換する主Ｄ／Ａ変換部３５３
と、上記第３のラッチ回路群７３の出力信号により制御
され前記主Ｄ／Ａ変換部３５３で出力されたアナログ出
力信号と所望アナログ出力信号との差を補正する補助Ｄ
／Ａ変換部３５４とで構成される。
【０００４】さらに図３を参照すると、主Ｄ／Ａ変換部
３５３は抵抗値Ｒをそれぞれもつ抵抗２３，２４，２
６，２８，３０および３３１と抵抗値２Ｒをそれぞれも
つ抵抗２５，２７および２９とをはしご状に接続しこれ
ら抵抗のうち抵抗２３，２５，２７，２９および３３１
の各々の一方の端部を電源電圧ＶＣＣの電源端子３２に
接続した抵抗回路３７４と、上記第１および第２のラッ
チ回路群７１および７２からの各ビットと出力にオン／
オフ制御されるとともに一方の端部は電流値Ｉの定電流
源１乃至７にそれぞれ接続され他方の端部の片方は電源
端子３２にもう一方は抵抗回路３７４の上記抵抗の接続
点にそれぞれ接続したスイッチセル１２乃至１８とを備
える。一方、補助Ｄ／Ａ変換部３５４は、上記第３のラ
ッチ回路群７３の各ビットの出力に応答してオン／オフ
制御されるとともに一方の端部は電流値Ｉの定電流源８
および９ならびに電流値Ｉ／２およびＩ／４の定電流源
３１０および３１１にそれぞれ接続され、他方の端部の
片方は電源端子３２にもう一方は抵抗回路３７４の接点
にそれぞれ接続されたスイッチセル１９乃至２２とを備
える。
３５３は抵抗値Ｒをそれぞれもつ抵抗２３，２４，２
６，２８，３０および３３１と抵抗値２Ｒをそれぞれも
つ抵抗２５，２７および２９とをはしご状に接続しこれ
ら抵抗のうち抵抗２３，２５，２７，２９および３３１
の各々の一方の端部を電源電圧ＶＣＣの電源端子３２に
接続した抵抗回路３７４と、上記第１および第２のラッ
チ回路群７１および７２からの各ビットと出力にオン／
オフ制御されるとともに一方の端部は電流値Ｉの定電流
源１乃至７にそれぞれ接続され他方の端部の片方は電源
端子３２にもう一方は抵抗回路３７４の上記抵抗の接続
点にそれぞれ接続したスイッチセル１２乃至１８とを備
える。一方、補助Ｄ／Ａ変換部３５４は、上記第３のラ
ッチ回路群７３の各ビットの出力に応答してオン／オフ
制御されるとともに一方の端部は電流値Ｉの定電流源８
および９ならびに電流値Ｉ／２およびＩ／４の定電流源
３１０および３１１にそれぞれ接続され、他方の端部の
片方は電源端子３２にもう一方は抵抗回路３７４の接点
にそれぞれ接続されたスイッチセル１９乃至２２とを備
える。
【０００５】次に、従来例のＤ／Ａ変換装置３００の回
路動作を説明する。
路動作を説明する。
【０００６】スイッチセル１２乃至スイッチセル２２
は、第１，第２および第３のラッチ回路群より出力され
る制御信号がハイレベル電位（以下“１”とする）の時
に、定電流源１乃至定電流源９ならびに定電流源３１０
および３１１は電源端子３２に接続され電流を引くよう
に動作する。図３ではスイッチセル１２乃至スイッチセ
ル２２中のスイッチが右側へ倒れたことに相当する。逆
に制御信号がロウレベル電位（以下“０”とする）の時
は、抵抗回路３７４に接続され、その抵抗回路３７４を
介して定電流源１乃至定電流源９ならびに定電流源３１
０および３１１は電流を引くように動作する。図３で
は、スイッチセル１２乃至スイッチセル２２中のスイッ
チが左側へ倒れたことに相当する。
は、第１，第２および第３のラッチ回路群より出力され
る制御信号がハイレベル電位（以下“１”とする）の時
に、定電流源１乃至定電流源９ならびに定電流源３１０
および３１１は電源端子３２に接続され電流を引くよう
に動作する。図３ではスイッチセル１２乃至スイッチセ
ル２２中のスイッチが右側へ倒れたことに相当する。逆
に制御信号がロウレベル電位（以下“０”とする）の時
は、抵抗回路３７４に接続され、その抵抗回路３７４を
介して定電流源１乃至定電流源９ならびに定電流源３１
０および３１１は電流を引くように動作する。図３で
は、スイッチセル１２乃至スイッチセル２２中のスイッ
チが左側へ倒れたことに相当する。
【０００７】デコーダ３５は、入力信号となるディジタ
ル入力信号Ｄ５およびＤ４が（Ｄ５，Ｄ４）＝（０，
０）の時ラッチ回路３６〜３８の入力信号としてそれぞ
れ（０，０，０）の信号を出力する。（Ｄ５，Ｄ４）＝
（０，１）の時はラッチ回路３６，３７および３８へ入
力される信号はそれぞれ（０，０，１）となる。（Ｄ
５，Ｄ４）＝（１，０）の時は同様に（０，１，１）と
なる。（Ｄ５，Ｄ４）＝（１，１）の時も同様に（１，
１，１）となる。
ル入力信号Ｄ５およびＤ４が（Ｄ５，Ｄ４）＝（０，
０）の時ラッチ回路３６〜３８の入力信号としてそれぞ
れ（０，０，０）の信号を出力する。（Ｄ５，Ｄ４）＝
（０，１）の時はラッチ回路３６，３７および３８へ入
力される信号はそれぞれ（０，０，１）となる。（Ｄ
５，Ｄ４）＝（１，０）の時は同様に（０，１，１）と
なる。（Ｄ５，Ｄ４）＝（１，１）の時も同様に（１，
１，１）となる。
【０００８】記憶回路３４についてはアドレス入力信号
となるディジタル入力信号上位２ビットＤ５およびＤ４
の値（０，０），（０，１），（１，０）の３種類のデ
ィジタル信号に対し、重みの大きい定電流源１，２およ
び３の誤差を補正するため、定電流源８および９ならび
に定電流源３１０および３１１に接続されるスイッチセ
ル１９乃至スイッチセル２２を制御する４ビットの信号
を出力している。この４ビットの信号は、予め、定電流
源１乃至定電流源３の誤差をアナログ出力端子３３に現
れるアナログ出力の誤差測定によりアナログ量の誤差と
して求め、この誤差の相殺に必要な４ビットの制御信号
を算出し、この信号を記憶させてある。そして、、ディ
ジタル入力信号Ｄ５およびＤ４が入力されることによっ
て、この記憶させてある信号を随時呼び出す機能になっ
ている。
となるディジタル入力信号上位２ビットＤ５およびＤ４
の値（０，０），（０，１），（１，０）の３種類のデ
ィジタル信号に対し、重みの大きい定電流源１，２およ
び３の誤差を補正するため、定電流源８および９ならび
に定電流源３１０および３１１に接続されるスイッチセ
ル１９乃至スイッチセル２２を制御する４ビットの信号
を出力している。この４ビットの信号は、予め、定電流
源１乃至定電流源３の誤差をアナログ出力端子３３に現
れるアナログ出力の誤差測定によりアナログ量の誤差と
して求め、この誤差の相殺に必要な４ビットの制御信号
を算出し、この信号を記憶させてある。そして、、ディ
ジタル入力信号Ｄ５およびＤ４が入力されることによっ
て、この記憶させてある信号を随時呼び出す機能になっ
ている。
【０００９】一方、各スイッチセル１２乃至スイッチセ
ル２２のうちの１つについて、制御信号が“０”とな
り、電源端子３２より抵抗回路３７４を介して定電流源
１乃至定電流源９のうちのある定電流源１つのみが電流
を引いた場合に、定電流源の電流をＩとした理想状態で
のアナログ出力端子３３と電源端子３２間にあらわれる
アナログ出力Ｖｏｕｔを求める。
ル２２のうちの１つについて、制御信号が“０”とな
り、電源端子３２より抵抗回路３７４を介して定電流源
１乃至定電流源９のうちのある定電流源１つのみが電流
を引いた場合に、定電流源の電流をＩとした理想状態で
のアナログ出力端子３３と電源端子３２間にあらわれる
アナログ出力Ｖｏｕｔを求める。
【００１０】このアナログ出力Ｖｏｕｔは抵抗２３に流
れる電流Ｉ０（Ｒ２３）を基準に考える。まず、スイッ
チセル１２の制御信号が“０”となり抵抗回路３７４を
介して定電流源１が電流値Ｉを引き、他のスイッチセル
１３乃至スイッチセル２２の制御信号が“１”となり定
電流源２乃至定電流源９と定電流源３１０および３１１
がそれぞれ電流値Ｉ，（１／２）・Ｉおよび（１／４）
・Ｉで電源端子３２より電流を引いた場合のアナログ出
力Ｖｏｕｔは、 Ｖｏｕｔ＝Ｒ・Ｉ０（Ｒ２３） ……（１） となる。抵抗２４乃至抵抗３０および抵抗３３１の合成
抵抗は２Ｒとなるので、抵抗比より抵抗２３に流れる電
流Ｉ０（Ｒ２３）は、（２／３）・Ｉとなり，アナログ
出力Ｖｏｕｔは Ｖｏｕｔ＝（２／３）・Ｉ・Ｒ ………（２） となる。以下、スイッチセル１２乃至スイッチセル２２
の制御信号において、制御信号が“０”の時スイッチが
左に倒れるとし、“１”の時スイッチが右に倒れると呼
ぶことにする。
れる電流Ｉ０（Ｒ２３）を基準に考える。まず、スイッ
チセル１２の制御信号が“０”となり抵抗回路３７４を
介して定電流源１が電流値Ｉを引き、他のスイッチセル
１３乃至スイッチセル２２の制御信号が“１”となり定
電流源２乃至定電流源９と定電流源３１０および３１１
がそれぞれ電流値Ｉ，（１／２）・Ｉおよび（１／４）
・Ｉで電源端子３２より電流を引いた場合のアナログ出
力Ｖｏｕｔは、 Ｖｏｕｔ＝Ｒ・Ｉ０（Ｒ２３） ……（１） となる。抵抗２４乃至抵抗３０および抵抗３３１の合成
抵抗は２Ｒとなるので、抵抗比より抵抗２３に流れる電
流Ｉ０（Ｒ２３）は、（２／３）・Ｉとなり，アナログ
出力Ｖｏｕｔは Ｖｏｕｔ＝（２／３）・Ｉ・Ｒ ………（２） となる。以下、スイッチセル１２乃至スイッチセル２２
の制御信号において、制御信号が“０”の時スイッチが
左に倒れるとし、“１”の時スイッチが右に倒れると呼
ぶことにする。
【００１１】スイッチセル１３のスイッチが左に倒れ、
他のスイッチセルはスイッチが右へ倒れている場合、前
述のスイッチセル１２と同様なのでアナログ出力Ｖｏｕ
ｔは（２／３）・Ｉ・Ｒとなる。
他のスイッチセルはスイッチが右へ倒れている場合、前
述のスイッチセル１２と同様なのでアナログ出力Ｖｏｕ
ｔは（２／３）・Ｉ・Ｒとなる。
【００１２】スイッチセル１４のみが左に倒れた場合も
同様にアナログ出力Ｖｏｕｔは（２／３）・Ｉ・Ｒとな
る。
同様にアナログ出力Ｖｏｕｔは（２／３）・Ｉ・Ｒとな
る。
【００１３】スイッチセル１５のみが左に倒れた場合
は、抵抗回路の、分流比が変化するためＩ０（Ｒ２３）
は（１／３）・Ｉとなり、アナログ出力Ｖｏｕｔは（１
／２）・（２／３）Ｉ・Ｒとなる。
は、抵抗回路の、分流比が変化するためＩ０（Ｒ２３）
は（１／３）・Ｉとなり、アナログ出力Ｖｏｕｔは（１
／２）・（２／３）Ｉ・Ｒとなる。
【００１４】スイッチセル１６のみのスイッチが左側へ
倒れた場合、分流比の違いによりＩ０（Ｒ２３）＝（１
／２）2 ・（２／３）・Ｉとなり、アナログ出力Ｖｏｕ
ｔは（１／２）2 ・（２／３）・Ｉ・Ｒ、スイッチセル
１７のみのスイッチが左側へ倒れた場合、同様に合成抵
抗を計算することにより、アナログ出力Ｖｏｕｔは（１
／２）3 ・（２／３）・Ｉ・Ｒとなる。スイッチセル１
８のみのスイッチが左側へ倒れた場合のアナログ出力Ｖ
ｏｕｔは（１／２）4 ・（２／３）・Ｉ・Ｒとなる。
倒れた場合、分流比の違いによりＩ０（Ｒ２３）＝（１
／２）2 ・（２／３）・Ｉとなり、アナログ出力Ｖｏｕ
ｔは（１／２）2 ・（２／３）・Ｉ・Ｒ、スイッチセル
１７のみのスイッチが左側へ倒れた場合、同様に合成抵
抗を計算することにより、アナログ出力Ｖｏｕｔは（１
／２）3 ・（２／３）・Ｉ・Ｒとなる。スイッチセル１
８のみのスイッチが左側へ倒れた場合のアナログ出力Ｖ
ｏｕｔは（１／２）4 ・（２／３）・Ｉ・Ｒとなる。
【００１５】これらの値よりディジタル入力端子（４７
〜５２）に入力されるディジタル信号（Ｄ０〜Ｄ５）に
応じてスイッチセル１２乃至スイッチセル１８を制御す
ることにより、抵抗２３に流れる電流Ｉ０（Ｒ２３）は
前述したそれぞれの値を重ね合わせの原理より加算する
ことによって、最小０から最大（６３／１６）・（２／
３）・Ｉである。また抵抗２３に流れる最小電流巾は
（１／１６）・（２／３）・Ｉとなる。
〜５２）に入力されるディジタル信号（Ｄ０〜Ｄ５）に
応じてスイッチセル１２乃至スイッチセル１８を制御す
ることにより、抵抗２３に流れる電流Ｉ０（Ｒ２３）は
前述したそれぞれの値を重ね合わせの原理より加算する
ことによって、最小０から最大（６３／１６）・（２／
３）・Ｉである。また抵抗２３に流れる最小電流巾は
（１／１６）・（２／３）・Ｉとなる。
【００１６】次に再度図３および図４を参照して、この
従来例のＤ／Ａ変換装置の主Ｄ／Ａ変換部３５３の動
作、すなわち、これらスイッチセル１２乃至スイッチセ
ル１８のＤ／Ａ変換に関係する回路の動作を入力端子
（４７〜５２）に入力されるディジタル信号（Ｄ５，Ｄ
４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）が（０，１，０，１，
０，１）の場合を例に説明する。
従来例のＤ／Ａ変換装置の主Ｄ／Ａ変換部３５３の動
作、すなわち、これらスイッチセル１２乃至スイッチセ
ル１８のＤ／Ａ変換に関係する回路の動作を入力端子
（４７〜５２）に入力されるディジタル信号（Ｄ５，Ｄ
４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）が（０，１，０，１，
０，１）の場合を例に説明する。
【００１７】ディジタル入力信号（Ｄ５，Ｄ４，Ｄ３，
Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）が入
力されると、（Ｄ５，Ｄ４）の上位２ビットはデコーダ
３５に入力される。デコーダ３５は入力（Ｄ５，Ｄ４）
＝（０，１）となることによってラッチ回路３６，３７
および３８へそれぞれ０，０および１の信号を出力す
る。この信号をラッチ回路（３６〜３８）がラッチし
て、スイッチセル１２，１３および１４の制御信号入力
へそれぞれ０，０および１の信号を出力する。
Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）が入
力されると、（Ｄ５，Ｄ４）の上位２ビットはデコーダ
３５に入力される。デコーダ３５は入力（Ｄ５，Ｄ４）
＝（０，１）となることによってラッチ回路３６，３７
および３８へそれぞれ０，０および１の信号を出力す
る。この信号をラッチ回路（３６〜３８）がラッチし
て、スイッチセル１２，１３および１４の制御信号入力
へそれぞれ０，０および１の信号を出力する。
【００１８】Ｄ３，Ｄ２，Ｄ１およびＤ０の下位４ビッ
トのディジタル信号は、そのままラッチ回路３９乃至ラ
ッチ回路４２によりラッチされて、スイッチセル１５乃
至スイッチセル１８のそれぞれの制御信号として（０，
１，０，１）が入力される。
トのディジタル信号は、そのままラッチ回路３９乃至ラ
ッチ回路４２によりラッチされて、スイッチセル１５乃
至スイッチセル１８のそれぞれの制御信号として（０，
１，０，１）が入力される。
【００１９】この制御信号により、スイッチセル１２，
１３，１５および１７のそれぞれのスイッチが左側へ倒
れ、スイッチセル１４，１６および１８のそれぞれのス
イッチは右側に倒れる。
１３，１５および１７のそれぞれのスイッチが左側へ倒
れ、スイッチセル１４，１６および１８のそれぞれのス
イッチは右側に倒れる。
【００２０】定電流源１乃至定電流源７の電流値Ｉ及び
抵抗２３，２４，２６，２８，３０および３３１の抵抗
値がＲ，抵抗２５，２７および２９の抵抗値がそれぞれ
２Ｒであれば定電流源１，２，５および７はスイッチセ
ル１２，１３，１５および１７のスイッチ動作により、
抵抗回路３７４を介して電源端子３２よりそれぞれ電流
値Ｉを引く。この結果アナログ出力端子３３と電源端子
３２の間には、抵抗２３に流れる電流について、前述し
たＩ０（Ｒ２３）の電流を重ね合わせの原理によって求
めることによってアナログ出力Ｖｏｕｔを算出すること
ができる。スイッチセル１２，１３，１５および１７に
ついて、それぞれのセル１つのみのスイッチが左側へ倒
れた場合に抵抗２３に流れる電流は、スイッチセル１２
の場合Ｉ０（Ｒ２３）＝（２／３）・Ｉ，スイッチセル
１３の場合Ｉ０（Ｒ２３）＝（２／３）・Ｉ、スイッチ
セル１５の場合Ｉ０（Ｒ２３）＝（１／２）・（２／
３）・Ｉ，スイッチセル１７の場合Ｉ０（Ｒ２３）＝
（１／２）3 ・（２／３）・Ｉとなることにより、この
電流の総和は（２１／８）・（２／３）・Ｉでアナログ
出力Ｖｏｕｔは（２１／８）・（２／３）・Ｉ・Ｒとな
る。
抵抗２３，２４，２６，２８，３０および３３１の抵抗
値がＲ，抵抗２５，２７および２９の抵抗値がそれぞれ
２Ｒであれば定電流源１，２，５および７はスイッチセ
ル１２，１３，１５および１７のスイッチ動作により、
抵抗回路３７４を介して電源端子３２よりそれぞれ電流
値Ｉを引く。この結果アナログ出力端子３３と電源端子
３２の間には、抵抗２３に流れる電流について、前述し
たＩ０（Ｒ２３）の電流を重ね合わせの原理によって求
めることによってアナログ出力Ｖｏｕｔを算出すること
ができる。スイッチセル１２，１３，１５および１７に
ついて、それぞれのセル１つのみのスイッチが左側へ倒
れた場合に抵抗２３に流れる電流は、スイッチセル１２
の場合Ｉ０（Ｒ２３）＝（２／３）・Ｉ，スイッチセル
１３の場合Ｉ０（Ｒ２３）＝（２／３）・Ｉ、スイッチ
セル１５の場合Ｉ０（Ｒ２３）＝（１／２）・（２／
３）・Ｉ，スイッチセル１７の場合Ｉ０（Ｒ２３）＝
（１／２）3 ・（２／３）・Ｉとなることにより、この
電流の総和は（２１／８）・（２／３）・Ｉでアナログ
出力Ｖｏｕｔは（２１／８）・（２／３）・Ｉ・Ｒとな
る。
【００２１】従って、６ビットのディジタル信号に対し
て、アナログ出力Ｖｏｕｔを出力するＤ／Ａ変換が出来
る。
て、アナログ出力Ｖｏｕｔを出力するＤ／Ａ変換が出来
る。
【００２２】次に、このアナログ出力の補助Ｄ／Ａ変換
部３５４のスイッチセル１９乃至スイッチセル２２の動
作を述べる。
部３５４のスイッチセル１９乃至スイッチセル２２の動
作を述べる。
【００２３】補助Ｄ／Ａ変換部３５４は、抵抗回路３７
４の抵抗の比精度もしくは定電流源１乃至定電流源７の
電流値の比精度により決まるＤ／Ａ変換精度を、より精
度の高いＤ／Ａ変換装置を実現するための一つの手段で
ある。
４の抵抗の比精度もしくは定電流源１乃至定電流源７の
電流値の比精度により決まるＤ／Ａ変換精度を、より精
度の高いＤ／Ａ変換装置を実現するための一つの手段で
ある。
【００２４】まず、定電流源８および９ならびに定電流
源３１０および３１１に接続されているスイッチセル１
９乃至スイッチセル２２のうちの１つのスイッチのみが
左側へ倒れた場合に、抵抗２３に流れる電流Ｉ０（Ｒ２
３）とアナログ出力Ｖｏｕｔを前記のスイッチセル１２
乃至スイッチセル１８の時と同様に求める。
源３１０および３１１に接続されているスイッチセル１
９乃至スイッチセル２２のうちの１つのスイッチのみが
左側へ倒れた場合に、抵抗２３に流れる電流Ｉ０（Ｒ２
３）とアナログ出力Ｖｏｕｔを前記のスイッチセル１２
乃至スイッチセル１８の時と同様に求める。
【００２５】スイッチセル１９のスイッチが左側へ倒れ
て、残りのスイッチセル２０乃至スイッチセル２２はス
イッチがすべて右側へ倒れた場合は，スイッチセル１７
と同一点の抵抗回路３７４より電流を引くため、Ｉ０
（Ｒ２３）＝（１／２）3 ・（２／３）・Ｉ，Ｖｏｕｔ
＝（１／２）3 ・（２／３）・Ｉ・Ｒとなる。スイッチ
セル２０のみのスイッチが左側へ倒れた場合は、スイッ
チセル１８と同一点の抵抗回路３７４より電流を引くた
め、Ｉ０（Ｒ２３）＝（１／２）4 ・（２／３）・Ｉ，
Ｖｏｕｔ＝（１／２）4 ・（２／３）・Ｉ・Ｒとなる。
て、残りのスイッチセル２０乃至スイッチセル２２はス
イッチがすべて右側へ倒れた場合は，スイッチセル１７
と同一点の抵抗回路３７４より電流を引くため、Ｉ０
（Ｒ２３）＝（１／２）3 ・（２／３）・Ｉ，Ｖｏｕｔ
＝（１／２）3 ・（２／３）・Ｉ・Ｒとなる。スイッチ
セル２０のみのスイッチが左側へ倒れた場合は、スイッ
チセル１８と同一点の抵抗回路３７４より電流を引くた
め、Ｉ０（Ｒ２３）＝（１／２）4 ・（２／３）・Ｉ，
Ｖｏｕｔ＝（１／２）4 ・（２／３）・Ｉ・Ｒとなる。
【００２６】スイッチセル２１のスイッチのみが左側へ
倒れた場合は、前記のスイッチセル２０と同一の点より
電流を引くが、定電流源３１０の電流値が（１／２）・
Ｉとなるため、Ｉ０（Ｒ２３）＝（１／２）5 ・（２／
３）・Ｉ，Ｖｏｕｔ＝（１／２）5 ・（２／３）・Ｉ・
Ｒ，スイッチセル２２のスイッチのみが左側へ倒れた場
合もスイッチセル２１と同様に、定電流源３１１の電流
値が（１／４）・ＩとなることによりＩ０（Ｒ２３）＝
（１／２）6 ・（２／３）・Ｉ，Ｖｏｕｔ＝（１／２）
6 ・（２／３）・Ｉ・Ｒとなる。
倒れた場合は、前記のスイッチセル２０と同一の点より
電流を引くが、定電流源３１０の電流値が（１／２）・
Ｉとなるため、Ｉ０（Ｒ２３）＝（１／２）5 ・（２／
３）・Ｉ，Ｖｏｕｔ＝（１／２）5 ・（２／３）・Ｉ・
Ｒ，スイッチセル２２のスイッチのみが左側へ倒れた場
合もスイッチセル２１と同様に、定電流源３１１の電流
値が（１／４）・ＩとなることによりＩ０（Ｒ２３）＝
（１／２）6 ・（２／３）・Ｉ，Ｖｏｕｔ＝（１／２）
6 ・（２／３）・Ｉ・Ｒとなる。
【００２７】従って、これらの定電流源８および９なら
びに定電流源３１０および３１１に接続されるスイッチ
セル１９乃至スイッチセル２２へ記憶回路３４より出力
される４ビットの信号を制御信号とすることによって、
ディジタル信号（Ｄ５〜Ｄ０）のうちの上位２ビット
（Ｄ５，Ｄ４）のＤ／Ａ変換に関係する定電流源の誤差
を補正することが出来る。
びに定電流源３１０および３１１に接続されるスイッチ
セル１９乃至スイッチセル２２へ記憶回路３４より出力
される４ビットの信号を制御信号とすることによって、
ディジタル信号（Ｄ５〜Ｄ０）のうちの上位２ビット
（Ｄ５，Ｄ４）のＤ／Ａ変換に関係する定電流源の誤差
を補正することが出来る。
【００２８】尚、定電流源１，２および３の電流値の誤
差が最も顕著にアナログ出力Ｖｏｕｔへ現れるため図３
において補正の対象は定電流源１，２および３のみとす
る。今回は、この最も重みのある定電流源のみが目標と
するＤ／Ａ変換精度を満足する範囲外にあるものとし
て、補正を行うことにする。また、定電流源４乃至定電
流源７ならびに補助Ｄ／Ａ変換部３５４に含まれる定電
流源８および９ならびに定電流源３１０および３１１
は、定電流源４乃至定電流源９ならびに定電流源３１０
および３１１の電流値の誤差がアナログ出力Ｖｏｕｔに
定電流源１，２および３ほど顕著な影響を及ぼさない。
このため、目標とするＤ／Ａ変換精度を満足させる範囲
内に、定電流源４乃至定電流源９ならびに定電流源３１
０および３１１の電流値は収まっているものとする。
差が最も顕著にアナログ出力Ｖｏｕｔへ現れるため図３
において補正の対象は定電流源１，２および３のみとす
る。今回は、この最も重みのある定電流源のみが目標と
するＤ／Ａ変換精度を満足する範囲外にあるものとし
て、補正を行うことにする。また、定電流源４乃至定電
流源７ならびに補助Ｄ／Ａ変換部３５４に含まれる定電
流源８および９ならびに定電流源３１０および３１１
は、定電流源４乃至定電流源９ならびに定電流源３１０
および３１１の電流値の誤差がアナログ出力Ｖｏｕｔに
定電流源１，２および３ほど顕著な影響を及ぼさない。
このため、目標とするＤ／Ａ変換精度を満足させる範囲
内に、定電流源４乃至定電流源９ならびに定電流源３１
０および３１１の電流値は収まっているものとする。
【００２９】補正量については、抵抗２３に流れる電流
に着目して、０より最大（１５／６４）・（２／３）・
Ｉの電流値が補正でき補正できる最小電流幅は（１／６
４）・（２／３）・Ｉとなる。
に着目して、０より最大（１５／６４）・（２／３）・
Ｉの電流値が補正でき補正できる最小電流幅は（１／６
４）・（２／３）・Ｉとなる。
【００３０】次に、ディジタル信号（Ｄ５，Ｄ４，Ｄ
３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）
が入力された場合の動作を述べる。
３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）
が入力された場合の動作を述べる。
【００３１】上述のとうり、このディジタル信号をアナ
ログ出力Ｖｏｕｔに変換した場合の理想的な出力は、
（２１／８）・（２／３）・Ｉ・Ｒである。しかし、実
際は定電流源１，２および３に起因するＤ／Ａ変換誤差
を免れない。具体的に測定されたこのＤ／Ａ変換誤差が
（３／６４）・（２／３）・Ｉ・Ｒであったとするなら
ば、記憶回路３４に、入力データ（Ｄ５，Ｄ４）＝
（０，１）の時に、ラッチ回路４３，４４，４５および
４６へ（１，１，０，０）を出力するようなデータを記
憶させておけば、電流の補正量は、（３／６４）・（２
／３）・Ｉとなる。したがって、アナログ出力端子３３
のアナログ出力Ｖｏｕｔは（２１／８）・（２／３）・
Ｉ・Ｒが出力され、理想的なＤ／Ａ変換を行ったことと
同様になり、Ｄ／Ａ変換精度を向上させることが可能と
なる。
ログ出力Ｖｏｕｔに変換した場合の理想的な出力は、
（２１／８）・（２／３）・Ｉ・Ｒである。しかし、実
際は定電流源１，２および３に起因するＤ／Ａ変換誤差
を免れない。具体的に測定されたこのＤ／Ａ変換誤差が
（３／６４）・（２／３）・Ｉ・Ｒであったとするなら
ば、記憶回路３４に、入力データ（Ｄ５，Ｄ４）＝
（０，１）の時に、ラッチ回路４３，４４，４５および
４６へ（１，１，０，０）を出力するようなデータを記
憶させておけば、電流の補正量は、（３／６４）・（２
／３）・Ｉとなる。したがって、アナログ出力端子３３
のアナログ出力Ｖｏｕｔは（２１／８）・（２／３）・
Ｉ・Ｒが出力され、理想的なＤ／Ａ変換を行ったことと
同様になり、Ｄ／Ａ変換精度を向上させることが可能と
なる。
【００３２】補助Ｄ／Ａ変換部３５４の定電流源３１０
および３１１の電流値はそれぞれ（１／２）・Ｉおよび
（１／４）・Ｉとなっている。つまり、従来技術では、
アナログ出力補正のための微小量を作りだすために、定
電流源の電流値の小さいものを使用して対応していた。
例えばこれらの定電流源をバイポーラトランジスタおよ
び抵抗によって構成した場合、電流値が（１／２）・Ｉ
および（１／４）・Ｉである定電流源は電流値がＩであ
る定電流源に対してエミッタ面積と抵抗の抵抗値をそれ
ぞれ１／２および１／４にしなければならなかった。
および３１１の電流値はそれぞれ（１／２）・Ｉおよび
（１／４）・Ｉとなっている。つまり、従来技術では、
アナログ出力補正のための微小量を作りだすために、定
電流源の電流値の小さいものを使用して対応していた。
例えばこれらの定電流源をバイポーラトランジスタおよ
び抵抗によって構成した場合、電流値が（１／２）・Ｉ
および（１／４）・Ｉである定電流源は電流値がＩであ
る定電流源に対してエミッタ面積と抵抗の抵抗値をそれ
ぞれ１／２および１／４にしなければならなかった。
【００３３】又、定電流源をＭＯＳトランジスタで構成
した場合もそのゲート幅を１／２および１／４の大きさ
にすることにより補正用の電流値を得ていた。
した場合もそのゲート幅を１／２および１／４の大きさ
にすることにより補正用の電流値を得ていた。
【００３４】
【発明が解決しようとする課題】従来の技術に基づくＤ
／Ａ変換装置では精度向上のため、補正用の定電流源と
スイッチセルを付け加えて、これらを、記憶回路に記憶
されているデータを使用して、動作させることによって
アナログ出力を補正していた。
／Ａ変換装置では精度向上のため、補正用の定電流源と
スイッチセルを付け加えて、これらを、記憶回路に記憶
されているデータを使用して、動作させることによって
アナログ出力を補正していた。
【００３５】上記に示されているアナログ出力の補正を
目的とする補助Ｄ／Ａ変換部の調整量はディジタル入力
値の最小位ビットが示す変化よりも小さなものを必要と
する。このため補正用の定電流源トランジスターの面
積，更にバイポーラトランジスターでは、エミッタ抵抗
値などをかえることで、補正用の定電流源の電流値を調
節し、結果として最小位ビットの電流値よりも小さい補
正を行えるようにしていた。
目的とする補助Ｄ／Ａ変換部の調整量はディジタル入力
値の最小位ビットが示す変化よりも小さなものを必要と
する。このため補正用の定電流源トランジスターの面
積，更にバイポーラトランジスターでは、エミッタ抵抗
値などをかえることで、補正用の定電流源の電流値を調
節し、結果として最小位ビットの電流値よりも小さい補
正を行えるようにしていた。
【００３６】ところが、補正する定電流源のトランジス
ターの面積は小さくなるほど電流精度がとれなくなるこ
とにより、補正する電流値を小さくできない。従って、
高精度の補正ができなくなるという不具合があった。
ターの面積は小さくなるほど電流精度がとれなくなるこ
とにより、補正する電流値を小さくできない。従って、
高精度の補正ができなくなるという不具合があった。
【００３７】一方、補正用の定電流源の電流値を精度よ
くとるために補正用の電流源のトランジスターを大きく
した場合は、最小位ビット以上の定電流源のトランジス
ター面積も同様に大きくなるため、チップ面積の増大を
もたらすと言う不具合も生じていた。
くとるために補正用の電流源のトランジスターを大きく
した場合は、最小位ビット以上の定電流源のトランジス
ター面積も同様に大きくなるため、チップ面積の増大を
もたらすと言う不具合も生じていた。
【００３８】すなわち、補正用の定電流源３１１の電流
値の精度をとるために、定電流源１乃至定電流源７のト
ランジスタおよび補正用の定電流源３１０のトランジス
ターのそれぞれは、上記補正用の定電流源３１１のトラ
ンジスターの大きさの４倍および２倍にしなければなら
ない。ここで定電流源回路がＤ／Ａ変換装置全体の大き
さの１／５程度であったとしてもそのほぼ４倍となるた
め定電流源回路の大きさは従来の４／５倍になるためＤ
／Ａ変換装置全体の大きさは４／５＋４／５＝８／５で
ほぼ１．６倍となってしまう。
値の精度をとるために、定電流源１乃至定電流源７のト
ランジスタおよび補正用の定電流源３１０のトランジス
ターのそれぞれは、上記補正用の定電流源３１１のトラ
ンジスターの大きさの４倍および２倍にしなければなら
ない。ここで定電流源回路がＤ／Ａ変換装置全体の大き
さの１／５程度であったとしてもそのほぼ４倍となるた
め定電流源回路の大きさは従来の４／５倍になるためＤ
／Ａ変換装置全体の大きさは４／５＋４／５＝８／５で
ほぼ１．６倍となってしまう。
【００３９】
【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、一連のコードワード列として供給される入力ディジ
タル信号のＤ／Ａ変換を行い出力アナログ信号を生ずる
主Ｄ／Ａ変換部と、前記出力アナログ信号と所望するア
ナログ信号との間に現われるＤ／Ａ変換誤差に対応する
前記コードワードごとの誤差補正情報に応答して前記Ｄ
／Ａ変換誤差を前記コードワードごとに最小にする補助
Ｄ／Ａ変換部と、前記誤差補正情報を蓄積し前記コード
ワードごとに前記補助Ｄ／Ａ変換部に供給する記憶回路
と、前記一連のコードワード列がビットパラレルに供給
され、それに対応して複数のディジタル信号入力端子と
これら入力端子に供給される前記コードワードの各ビッ
トをそれぞれ一時保持し前記主Ｄ／Ａ変換部に供給する
とともに前記上位ビットを前記記憶回路に供給する入力
部とを含むＤ／Ａ変換誤差補正機能付のＤ／Ａ変換装置
において、前記主Ｄ／Ａ変換部は、電流値の等しいｍ個
の第１の定電源と、第１の抵抗と抵抗値が前記第１の抵
抗の２倍である第２の抵抗とをはしご状に接続した第１
のラダー抵抗回路と、前記第１の定電流源に接続する第
１の接続端子と高電位側の第１の電源端子に接続する第
２の接続端子と前記第１のラダー抵抗回路に接続する第
３の接続端子を有するｍ個の第１のスイッチセルとから
成り、前記補助Ｄ／Ａ変換部は、前記第１の定電流源に
電流値が等しいｌ個の第２の定電流源と、前記第１の抵
抗と抵抗値の等しい第３の抵抗と前記第２の抵抗と抵抗
値が等しい第４の抵抗とをはしご状に接続しさらに前記
第１のラダー抵抗回路に直列接続する第２のラダー抵抗
回路と、前記第２の定電流源に接続する第１の接続端子
と前記高電位側の前記第１の電源端子に接続する第２の
接続端子と前記第２のラダー抵抗回路または前記第１の
ラダー抵抗回路に接続する第３の接続端子を有するｌ個
の第２のスイッチセルとから構成されている。
は、一連のコードワード列として供給される入力ディジ
タル信号のＤ／Ａ変換を行い出力アナログ信号を生ずる
主Ｄ／Ａ変換部と、前記出力アナログ信号と所望するア
ナログ信号との間に現われるＤ／Ａ変換誤差に対応する
前記コードワードごとの誤差補正情報に応答して前記Ｄ
／Ａ変換誤差を前記コードワードごとに最小にする補助
Ｄ／Ａ変換部と、前記誤差補正情報を蓄積し前記コード
ワードごとに前記補助Ｄ／Ａ変換部に供給する記憶回路
と、前記一連のコードワード列がビットパラレルに供給
され、それに対応して複数のディジタル信号入力端子と
これら入力端子に供給される前記コードワードの各ビッ
トをそれぞれ一時保持し前記主Ｄ／Ａ変換部に供給する
とともに前記上位ビットを前記記憶回路に供給する入力
部とを含むＤ／Ａ変換誤差補正機能付のＤ／Ａ変換装置
において、前記主Ｄ／Ａ変換部は、電流値の等しいｍ個
の第１の定電源と、第１の抵抗と抵抗値が前記第１の抵
抗の２倍である第２の抵抗とをはしご状に接続した第１
のラダー抵抗回路と、前記第１の定電流源に接続する第
１の接続端子と高電位側の第１の電源端子に接続する第
２の接続端子と前記第１のラダー抵抗回路に接続する第
３の接続端子を有するｍ個の第１のスイッチセルとから
成り、前記補助Ｄ／Ａ変換部は、前記第１の定電流源に
電流値が等しいｌ個の第２の定電流源と、前記第１の抵
抗と抵抗値の等しい第３の抵抗と前記第２の抵抗と抵抗
値が等しい第４の抵抗とをはしご状に接続しさらに前記
第１のラダー抵抗回路に直列接続する第２のラダー抵抗
回路と、前記第２の定電流源に接続する第１の接続端子
と前記高電位側の前記第１の電源端子に接続する第２の
接続端子と前記第２のラダー抵抗回路または前記第１の
ラダー抵抗回路に接続する第３の接続端子を有するｌ個
の第２のスイッチセルとから構成されている。
【００４０】
【実施例】次に本発明の第１の実施例のＤ／Ａ変換装置
１００を従来例に示したＤ／Ａ変換装置３００と同様に
６ビットＤ／Ａ変換装置を例に図１および図２を参照し
て説明する。
１００を従来例に示したＤ／Ａ変換装置３００と同様に
６ビットＤ／Ａ変換装置を例に図１および図２を参照し
て説明する。
【００４１】本発明の第１の実施例のＤ／Ａ変換装置１
００は、従来例のＤ／Ａ変換装置３００の抵抗回路３７
４の抵抗３３１を抵抗値２Ｒをもつ抵抗３１に置きかえ
て第１の抵抗回路７４および主Ｄ／Ａ変換部５３を構成
し、抵抗値Ｒをそれぞれもつ抵抗５５，５７および５８
と抵抗値２Ｒをもつ抵抗５６とをはしご状に接続しこれ
ら抵抗のうち抵抗５６および５８の各々の一方の端部を
電源端子３２に接続し抵抗５５の一方の端部は上記抵抗
回路７４の抵抗３１および３０の接続点に接続した第２
の抵抗回路７５とを有し、さらに抵抗回路３７４の抵抗
３３１および３０の接続点に接続されたスイッチセル２
１および２２の端部を上記接続点から切離し、それぞれ
を抵抗５５および５６ならびに抵抗５７および５８のそ
れぞれの接続点に再接続し、定電流源３１０および３１
１を定電流値Ｉをもつ定電流源１０およびおよび１１に
置きかえて補助Ｄ／Ａ変換部５４を構成する。それ以外
は従来例のＤ／Ａ変換装置３００と同一なので、同じ構
成部分には同一の参照番号および参照符号が付してあ
る。
００は、従来例のＤ／Ａ変換装置３００の抵抗回路３７
４の抵抗３３１を抵抗値２Ｒをもつ抵抗３１に置きかえ
て第１の抵抗回路７４および主Ｄ／Ａ変換部５３を構成
し、抵抗値Ｒをそれぞれもつ抵抗５５，５７および５８
と抵抗値２Ｒをもつ抵抗５６とをはしご状に接続しこれ
ら抵抗のうち抵抗５６および５８の各々の一方の端部を
電源端子３２に接続し抵抗５５の一方の端部は上記抵抗
回路７４の抵抗３１および３０の接続点に接続した第２
の抵抗回路７５とを有し、さらに抵抗回路３７４の抵抗
３３１および３０の接続点に接続されたスイッチセル２
１および２２の端部を上記接続点から切離し、それぞれ
を抵抗５５および５６ならびに抵抗５７および５８のそ
れぞれの接続点に再接続し、定電流源３１０および３１
１を定電流値Ｉをもつ定電流源１０およびおよび１１に
置きかえて補助Ｄ／Ａ変換部５４を構成する。それ以外
は従来例のＤ／Ａ変換装置３００と同一なので、同じ構
成部分には同一の参照番号および参照符号が付してあ
る。
【００４２】次に、本発明の第１の実施例のＤ／Ａ変換
装置１００の動作を説明する。ここで、スイッチセル１
２乃至スイッチセル２２、デコーダ３５、記憶回路３
４、入力部５９および主Ｄ／Ａ変換部５３のそれぞれの
動作は、従来例に基づく動作と同一であるため、動作説
明は省略する。本実施例の補正の対象は、従来例と同様
で定電流源１乃至定電流源３である。従って、補助Ｄ／
Ａ変換部５４の動作のみについて説明する。
装置１００の動作を説明する。ここで、スイッチセル１
２乃至スイッチセル２２、デコーダ３５、記憶回路３
４、入力部５９および主Ｄ／Ａ変換部５３のそれぞれの
動作は、従来例に基づく動作と同一であるため、動作説
明は省略する。本実施例の補正の対象は、従来例と同様
で定電流源１乃至定電流源３である。従って、補助Ｄ／
Ａ変換部５４の動作のみについて説明する。
【００４３】６ビットのディジタル信号（Ｄ５〜Ｄ０）
が入力部５９のディジタル入力端子（４７〜５２）へ入
力されると、このうちの上位２ビットのディジタル信号
Ｄ５およびＤ４が記憶回路３４のアドレス信号となる。
記憶回路３４はアドレス入力に対応した４ビットの信号
を出力させる。この４ビット信号は、一端、第３のラッ
チ回路群７３で一時的に保持させてから、アナログ出力
の補正を目的とする補助Ｄ／Ａ変換部５４のスイッチセ
ル１９乃至スイッチセル２２で構成される第２のスイッ
チセル群７７の制御信号として入力される。
が入力部５９のディジタル入力端子（４７〜５２）へ入
力されると、このうちの上位２ビットのディジタル信号
Ｄ５およびＤ４が記憶回路３４のアドレス信号となる。
記憶回路３４はアドレス入力に対応した４ビットの信号
を出力させる。この４ビット信号は、一端、第３のラッ
チ回路群７３で一時的に保持させてから、アナログ出力
の補正を目的とする補助Ｄ／Ａ変換部５４のスイッチセ
ル１９乃至スイッチセル２２で構成される第２のスイッ
チセル群７７の制御信号として入力される。
【００４４】第２のスイッチセル群７７は第３のラッチ
回路群７３の出力信号により、第２のスイッチセル群７
７のスイッチセル１９乃至スイッチセル２２のそれぞれ
のスイッチを右へ倒すか、左へ倒すかを決定している。
これらのスイッチが左へ倒れた場合は、抵抗値Ｒおよび
２Ｒで構成する第１および第２の抵抗回路７４および７
５を介して電源端子３２より電流を引くため、抵抗２３
には電位差が現れる。この結果アナログ出力端子３３の
アナログ出力が補正される。
回路群７３の出力信号により、第２のスイッチセル群７
７のスイッチセル１９乃至スイッチセル２２のそれぞれ
のスイッチを右へ倒すか、左へ倒すかを決定している。
これらのスイッチが左へ倒れた場合は、抵抗値Ｒおよび
２Ｒで構成する第１および第２の抵抗回路７４および７
５を介して電源端子３２より電流を引くため、抵抗２３
には電位差が現れる。この結果アナログ出力端子３３の
アナログ出力が補正される。
【００４５】ここで、スイッチセル１９乃至スイッチセ
ル２２のスイッチがそれぞれ左側へ倒れて、定電流源８
乃至定電流源１１がそれぞれＩの電流値を引いた場合の
抵抗２３に流れる電流を抵抗や定電流源に誤差のない理
想的な状態において述べる。まず、スイッチセル１９の
みのスイッチが左側へ倒れた場合は、スイッチセル１７
のスイッチが左側へ倒れた場合と同様である。かつ、第
１および第２の抵抗回路７４および７５のはしご形抵抗
接続による合成抵抗の値は従来例の場合と同一であるた
め、抵抗２３には（１／２）3 ・（２／３）・Ｉの電流
が流れる。
ル２２のスイッチがそれぞれ左側へ倒れて、定電流源８
乃至定電流源１１がそれぞれＩの電流値を引いた場合の
抵抗２３に流れる電流を抵抗や定電流源に誤差のない理
想的な状態において述べる。まず、スイッチセル１９の
みのスイッチが左側へ倒れた場合は、スイッチセル１７
のスイッチが左側へ倒れた場合と同様である。かつ、第
１および第２の抵抗回路７４および７５のはしご形抵抗
接続による合成抵抗の値は従来例の場合と同一であるた
め、抵抗２３には（１／２）3 ・（２／３）・Ｉの電流
が流れる。
【００４６】スイッチセル２０のスイッチのみが左側へ
倒れた場合もスイッチセル１８が左側へ倒れた場合と同
様に抵抗２３に（１／２）4 ・（２／３）・Ｉの電流が
流れる。スイッチセル２１のスイッチのみが左側へ例れ
た場合は、はしご形抵抗の特徴として、定電流源７によ
って抵抗２３に流れる電流値の半分が抵抗２３に流れ
る。つまり、（１／２）5 ・（２／３）・Ｉの電流が抵
抗２３に流れる。スイッチセル２２のスイッチのみが左
側へ倒れた場合も同様にして、（１／２）6 ・（２／
３）・Ｉの電流が流れる。
倒れた場合もスイッチセル１８が左側へ倒れた場合と同
様に抵抗２３に（１／２）4 ・（２／３）・Ｉの電流が
流れる。スイッチセル２１のスイッチのみが左側へ例れ
た場合は、はしご形抵抗の特徴として、定電流源７によ
って抵抗２３に流れる電流値の半分が抵抗２３に流れ
る。つまり、（１／２）5 ・（２／３）・Ｉの電流が抵
抗２３に流れる。スイッチセル２２のスイッチのみが左
側へ倒れた場合も同様にして、（１／２）6 ・（２／
３）・Ｉの電流が流れる。
【００４７】以上より、第２のスイッチセル群７７の中
のスイッチセル１９乃至スイッチセル２２のそれぞれの
スイッチが右又は左へ倒れることによってアナログ出力
端子３３と、電源端子３２間に現れる電位差は、上記の
抵抗２３に流れる電流の総和と抵抗値Ｒの積より求まる
最大値は（１５／６４）・（２／３）Ｉ・Ｒとなる。又
最小ステップ幅は（１／２）6 ・（２／３）・Ｉ・Ｒと
なる。
のスイッチセル１９乃至スイッチセル２２のそれぞれの
スイッチが右又は左へ倒れることによってアナログ出力
端子３３と、電源端子３２間に現れる電位差は、上記の
抵抗２３に流れる電流の総和と抵抗値Ｒの積より求まる
最大値は（１５／６４）・（２／３）Ｉ・Ｒとなる。又
最小ステップ幅は（１／２）6 ・（２／３）・Ｉ・Ｒと
なる。
【００４８】これは従来例に基づくアナログ出力の補正
量と同量のものを本発明によって実現している。
量と同量のものを本発明によって実現している。
【００４９】従来例で説明したことと同様に、ディジタ
ル入力端子（４７〜５２）へ６ビットのディジタル信号
（Ｄ５〜Ｄ０）を（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ
０）＝（０，１，０，１，０，１）として供給した場合
のアナログ出力端子３３と電源端子３２間のアナログ出
力Ｖｏｕｔは、定電流源１乃至定電流源７と抵抗２３乃
至抵抗３１の精度が完全に取れた理想状態でＶｏｕｔ＝
（２１／８）・（２／３）・Ｉ・Ｒとなり、従来例と全
く同一となる。又、アナログ出力Ｖｏｕｔが誤差を含ん
で｛（２１／８）・（２／３）・Ｉ・Ｒ｝−｛（３／６
４）・（２／３）・Ｉ・Ｒ｝と出力された場合も、記憶
回路３４へディジタル信号（Ｄ５，Ｄ４）＝（０，１）
の時ラッチ回路４３、４４、４５および４６へ０，０，
１および１を出力させるようにデータを記憶させれば、
アナログ出力Ｖｏｕｔは補助Ｄ／Ａ変換部５４によって
（３／６４）・（２／３）・Ｉ・Ｒの量だけ補正され
て、理想的なアナログ出力Ｖｏｕｔ（２１／８）・（２
／３）・Ｉ・Ｒを得る。つまり、従来例と全く同一の補
正を行うことができる。
ル入力端子（４７〜５２）へ６ビットのディジタル信号
（Ｄ５〜Ｄ０）を（Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ
０）＝（０，１，０，１，０，１）として供給した場合
のアナログ出力端子３３と電源端子３２間のアナログ出
力Ｖｏｕｔは、定電流源１乃至定電流源７と抵抗２３乃
至抵抗３１の精度が完全に取れた理想状態でＶｏｕｔ＝
（２１／８）・（２／３）・Ｉ・Ｒとなり、従来例と全
く同一となる。又、アナログ出力Ｖｏｕｔが誤差を含ん
で｛（２１／８）・（２／３）・Ｉ・Ｒ｝−｛（３／６
４）・（２／３）・Ｉ・Ｒ｝と出力された場合も、記憶
回路３４へディジタル信号（Ｄ５，Ｄ４）＝（０，１）
の時ラッチ回路４３、４４、４５および４６へ０，０，
１および１を出力させるようにデータを記憶させれば、
アナログ出力Ｖｏｕｔは補助Ｄ／Ａ変換部５４によって
（３／６４）・（２／３）・Ｉ・Ｒの量だけ補正され
て、理想的なアナログ出力Ｖｏｕｔ（２１／８）・（２
／３）・Ｉ・Ｒを得る。つまり、従来例と全く同一の補
正を行うことができる。
【００５０】さらにこの場合、増加する素子は抵抗が４
本ふえるだけなので従来例に示したようにチップ面積増
大することはない。
本ふえるだけなので従来例に示したようにチップ面積増
大することはない。
【００５１】次に、図６を参照すると、本発明の第２の
実施例のＤ／Ａ変換装置は、第２の抵抗回路７５の抵抗
５８を抵抗値が２Ｒの抵抗６０に置き換え第５の抵抗回
路５７５を構成し、抵抗値がＲの抵抗６１，６３および
６４と抵抗値が２Ｒの抵抗６２とをはしご状に接続した
第３の抵抗回路２７５を第５の抵抗回路５７５に直列に
接続した第４の抵抗回路１７５を備え、抵抗６１，６２
および６３の接続点に一端が接続されたスイッチセル６
５と抵抗６３および６４の接続点に一端が接続されたス
イッチセル６６を追加して第３のスイッチセル群１７７
を構成し、上述のスイッチセル６５および６６のそれぞ
れの他端に接続された電流値Ｉの定電流源６７および６
８とを備え、さらに記憶回路３４の出力を６ビットに変
更した記憶回路１３４と、第３のラッチ回路群７３に記
憶回路３４の出力数が増加したことに対応してラッチ回
路６９および７０を追加してラッチ回路群１７３を構成
し、ラッチ回路６９および７０の出力のそれぞれは上記
スイッチセル６５および６６のそれぞれの入力とする構
成以外は第１の実施例のＤ／Ａ変換装置１００と同一の
構成である。図６において、図１と同じ構成部分には同
じ参照番号および符号が付してある。
実施例のＤ／Ａ変換装置は、第２の抵抗回路７５の抵抗
５８を抵抗値が２Ｒの抵抗６０に置き換え第５の抵抗回
路５７５を構成し、抵抗値がＲの抵抗６１，６３および
６４と抵抗値が２Ｒの抵抗６２とをはしご状に接続した
第３の抵抗回路２７５を第５の抵抗回路５７５に直列に
接続した第４の抵抗回路１７５を備え、抵抗６１，６２
および６３の接続点に一端が接続されたスイッチセル６
５と抵抗６３および６４の接続点に一端が接続されたス
イッチセル６６を追加して第３のスイッチセル群１７７
を構成し、上述のスイッチセル６５および６６のそれぞ
れの他端に接続された電流値Ｉの定電流源６７および６
８とを備え、さらに記憶回路３４の出力を６ビットに変
更した記憶回路１３４と、第３のラッチ回路群７３に記
憶回路３４の出力数が増加したことに対応してラッチ回
路６９および７０を追加してラッチ回路群１７３を構成
し、ラッチ回路６９および７０の出力のそれぞれは上記
スイッチセル６５および６６のそれぞれの入力とする構
成以外は第１の実施例のＤ／Ａ変換装置１００と同一の
構成である。図６において、図１と同じ構成部分には同
じ参照番号および符号が付してある。
【００５２】したがって、本発明の第２の実施例のＤ／
Ａ変換装置のデコーダ３５、第１および第２のラッチ回
路群７１および７２、記憶回路１３４、ラッチ回路群１
７３ならびに主Ｄ／Ａ変換部５３の動作は、従来例およ
び第１の実施例と同じなので説明は省略する。
Ａ変換装置のデコーダ３５、第１および第２のラッチ回
路群７１および７２、記憶回路１３４、ラッチ回路群１
７３ならびに主Ｄ／Ａ変換部５３の動作は、従来例およ
び第１の実施例と同じなので説明は省略する。
【００５３】したがって、この第２の実施例のＤ／Ａ変
換装置のアナログ出力端子３３に現われる補正量を決定
する補助Ｄ／Ａ変換部１５４の動作について説明する。
定電流源８乃至定電流源１１は、スイッチセル１９乃至
スイッチセル２２のスイッチ動作によってそれぞれ第１
の抵抗回路７４および第４の抵抗回路１７５を介して電
流Ｉを引くのは第１の実施例の場合と同一である。一
方、定電流源６７および６８が第３のスイッチセル群１
７７のスイッチセル６５および６６のそれぞれのスイッ
チを左側に倒すことによって抵抗２３を介して引く電流
を考える。はしご型抵抗を形成する第１および第４の抵
抗回路７４および１７５の特徴より、スイッチセル６５
のスイッチのみが左側へ倒れた場合、抵抗２３に流れる
電流Ｉ０（Ｒ２３）はスイッチセル２２のスイッチのみ
が左側へ倒れた場合の半分、すなわち、（１／２）7 ・
（２／３）・Ｉとなる。同様に、スイッチセル６６のス
イッチのみが左側に倒れた場合は、上記スイッチセル６
５のスイッチが左側に倒れた場合の半分となり、抵抗２
３に流れる電流Ｉ０（Ｒ２３）は（１／２）8 ・（２／
３）・Ｉとなる。したがって、アナログ出力端子３３に
現われるアナログ出力Ｖｏｕｔの補正量は０より最大
（６３／２５６）・（２／３）・Ｉ・Ｒの補正ができ最
小ステップ巾は（１／２５６）・（２／３）・Ｉ・Ｒと
なる。
換装置のアナログ出力端子３３に現われる補正量を決定
する補助Ｄ／Ａ変換部１５４の動作について説明する。
定電流源８乃至定電流源１１は、スイッチセル１９乃至
スイッチセル２２のスイッチ動作によってそれぞれ第１
の抵抗回路７４および第４の抵抗回路１７５を介して電
流Ｉを引くのは第１の実施例の場合と同一である。一
方、定電流源６７および６８が第３のスイッチセル群１
７７のスイッチセル６５および６６のそれぞれのスイッ
チを左側に倒すことによって抵抗２３を介して引く電流
を考える。はしご型抵抗を形成する第１および第４の抵
抗回路７４および１７５の特徴より、スイッチセル６５
のスイッチのみが左側へ倒れた場合、抵抗２３に流れる
電流Ｉ０（Ｒ２３）はスイッチセル２２のスイッチのみ
が左側へ倒れた場合の半分、すなわち、（１／２）7 ・
（２／３）・Ｉとなる。同様に、スイッチセル６６のス
イッチのみが左側に倒れた場合は、上記スイッチセル６
５のスイッチが左側に倒れた場合の半分となり、抵抗２
３に流れる電流Ｉ０（Ｒ２３）は（１／２）8 ・（２／
３）・Ｉとなる。したがって、アナログ出力端子３３に
現われるアナログ出力Ｖｏｕｔの補正量は０より最大
（６３／２５６）・（２／３）・Ｉ・Ｒの補正ができ最
小ステップ巾は（１／２５６）・（２／３）・Ｉ・Ｒと
なる。
【００５４】このことより、この第２の実施例は上述の
第１の実施例よりも、アナログ端子３３にあらわれるア
ナログ量について小さい補正が、定電流源と抵抗網の単
純な追加により、可能となる。
第１の実施例よりも、アナログ端子３３にあらわれるア
ナログ量について小さい補正が、定電流源と抵抗網の単
純な追加により、可能となる。
【００５５】ここでディジタル入力信号（Ｄ５〜Ｄ０）
へ従来例及び第１の実施例と同様（Ｄ５，Ｄ４，Ｄ３，
Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）が入
った場合スイッチセル１２，１３，１４，１５，１６，
１７および１８に入る制御信号はそれぞれ０，０，１，
０，１，０および１となる。第１のスイッチセル群７６
の動作により示されるアナログ出力Ｖｏｕｔは理想値で
は（２１／８）・（２／３）・Ｉ・Ｒとなる。しかし、
実際に、ディジタル信号（Ｄ５〜Ｄ０）の上位２ビット
を示す定電流源の誤差により、｛（２１／８）・（２／
３）・Ｉ・Ｒ｝−｛（３／２５６）・（２／３）・Ｉ・
Ｒ｝が出力されたとする。第１の実施例では（３／２５
６）・（２／３）・Ｉ・Ｒの誤差補正は最小ステップ量
が（１／６４）・（２／３）・Ｉ・Ｒ未満となるため不
可能であった。この第２の実施例においては、第３のス
イッチセル群１７７のうちかのスイッチセル１９，２
０，２１，２２，６５および６６の制御信号入力とし
て、記憶回路１３４へそれぞれ、１，１，１，１，０お
よび０を記憶させておいたならば、補助Ｄ／Ａ変換部１
５４がアナログ出力Ｖｏｕｔを＋（３／２５６）・（２
／３）・Ｉ・Ｒと補正することになり、結果として、
（２１／８）・（２／３）・Ｉ・Ｒのアナログ出力Ｖｏ
ｕｔが出力され理想的なＤ／Ａ変換を行うことができ
る。
へ従来例及び第１の実施例と同様（Ｄ５，Ｄ４，Ｄ３，
Ｄ２，Ｄ１，Ｄ０）＝（０，１，０，１，０，１）が入
った場合スイッチセル１２，１３，１４，１５，１６，
１７および１８に入る制御信号はそれぞれ０，０，１，
０，１，０および１となる。第１のスイッチセル群７６
の動作により示されるアナログ出力Ｖｏｕｔは理想値で
は（２１／８）・（２／３）・Ｉ・Ｒとなる。しかし、
実際に、ディジタル信号（Ｄ５〜Ｄ０）の上位２ビット
を示す定電流源の誤差により、｛（２１／８）・（２／
３）・Ｉ・Ｒ｝−｛（３／２５６）・（２／３）・Ｉ・
Ｒ｝が出力されたとする。第１の実施例では（３／２５
６）・（２／３）・Ｉ・Ｒの誤差補正は最小ステップ量
が（１／６４）・（２／３）・Ｉ・Ｒ未満となるため不
可能であった。この第２の実施例においては、第３のス
イッチセル群１７７のうちかのスイッチセル１９，２
０，２１，２２，６５および６６の制御信号入力とし
て、記憶回路１３４へそれぞれ、１，１，１，１，０お
よび０を記憶させておいたならば、補助Ｄ／Ａ変換部１
５４がアナログ出力Ｖｏｕｔを＋（３／２５６）・（２
／３）・Ｉ・Ｒと補正することになり、結果として、
（２１／８）・（２／３）・Ｉ・Ｒのアナログ出力Ｖｏ
ｕｔが出力され理想的なＤ／Ａ変換を行うことができ
る。
【００５６】
【発明の効果】以上、説明したように、本発明のＤ／Ａ
変換装置は精度向上のための補助Ｄ／Ａ変換部をはしご
型のラダー抵抗と電流値が等しい定電流源で構成するの
で補正する電流値が小さくともチップ面積を増大させ
ず、かつ、精度のよい補正用の定電流源を実現できる。
従って、より精度の高いＤ／Ａ変換装置を実現できる。
変換装置は精度向上のための補助Ｄ／Ａ変換部をはしご
型のラダー抵抗と電流値が等しい定電流源で構成するの
で補正する電流値が小さくともチップ面積を増大させ
ず、かつ、精度のよい補正用の定電流源を実現できる。
従って、より精度の高いＤ／Ａ変換装置を実現できる。
【００５７】更に、本発明のＤ／Ａ変換装置の変換精度
は抵抗値Ｒ、２Ｒのはしご型抵抗の相対比精度と電流値
Ｉの定電流源の相対比精度にのみ依存するため、モノリ
シック化を考慮した場合、非常に実現しやすいと言う利
点もある。
は抵抗値Ｒ、２Ｒのはしご型抵抗の相対比精度と電流値
Ｉの定電流源の相対比精度にのみ依存するため、モノリ
シック化を考慮した場合、非常に実現しやすいと言う利
点もある。
【図１】本発明の第１の実施例のＤ／Ａ変換装置の一部
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施例のＤ／Ａ変換装置のブロ
ック図である。
ック図である。
【図３】従来技術のＤ／Ａ変換装置の一部を示す回路図
である。
である。
【図４】従来技術のＤ／Ａ変換装置の他の一部を示す回
路図である。
路図である。
【図５】従来技術のＤ／Ａ変換装置のブロック図であ
る。
る。
【図６】本発明の第２の実施例のＤ／Ａ変換装置の一部
を示す回路図である。
を示す回路図である。
【図７】本発明の第２の実施例のＤ／Ａ変換装置の他の
一部を示す回路図である。
一部を示す回路図である。
１，２，３，４，５，６，７，８，９，１０，１１，６
７，６８ 定電流源 １２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，６５，６６ スイッチセル ２３，２４，２５，２６，２７，２８，２９，３０，３
１，５５，５６，５７，５８，６０，６１，６２，６
３，６４ 抵抗 ３２，１０２ 電源端子 ３３ アナログ出力端子 ３４，１３４ 記憶回路 ３５ デコーダ ３６，３７，３８，３９，４０，４１，４２，４３，４
４，４５，４６，６９，７０ ラッチ回路 ４７，４８，４９，５０，５１，５２ 入力端子 ５３，１５３，３５３ 主Ｄ／Ａ変換部 ５４，１５４，３５４ 補助Ｄ／Ａ変換部 ５９ 入力部 ７１ 第１のラッチ回路群 ７２ 第２のラッチ回路群 ７３，１７３ 第３のラッチ回路群 ７４，３７４ 第１の抵抗回路 ７５ 第２の抵抗回路 ７６，３７６ 第１のスイッチセル群 ７７，３７７ 第２のスイッチセル群 １７７ 第３のスイッチセル群 １００，３００ Ｄ／Ａ変換装置 １７５ 第４の抵抗回路 ２７５ 第３の抵抗回路 ５７５ 第５の抵抗回路 Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ ディジタル入
力信号 Ｉ 定電流値 Ｉ０（Ｒ２３） 抵抗２３を流れる電流値 Ｒ 抵抗値 Ｖｏｕｔ アナログ出力
７，６８ 定電流源 １２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，６５，６６ スイッチセル ２３，２４，２５，２６，２７，２８，２９，３０，３
１，５５，５６，５７，５８，６０，６１，６２，６
３，６４ 抵抗 ３２，１０２ 電源端子 ３３ アナログ出力端子 ３４，１３４ 記憶回路 ３５ デコーダ ３６，３７，３８，３９，４０，４１，４２，４３，４
４，４５，４６，６９，７０ ラッチ回路 ４７，４８，４９，５０，５１，５２ 入力端子 ５３，１５３，３５３ 主Ｄ／Ａ変換部 ５４，１５４，３５４ 補助Ｄ／Ａ変換部 ５９ 入力部 ７１ 第１のラッチ回路群 ７２ 第２のラッチ回路群 ７３，１７３ 第３のラッチ回路群 ７４，３７４ 第１の抵抗回路 ７５ 第２の抵抗回路 ７６，３７６ 第１のスイッチセル群 ７７，３７７ 第２のスイッチセル群 １７７ 第３のスイッチセル群 １００，３００ Ｄ／Ａ変換装置 １７５ 第４の抵抗回路 ２７５ 第３の抵抗回路 ５７５ 第５の抵抗回路 Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ ディジタル入
力信号 Ｉ 定電流値 Ｉ０（Ｒ２３） 抵抗２３を流れる電流値 Ｒ 抵抗値 Ｖｏｕｔ アナログ出力
Claims (1)
- 【請求項１】 一連のコードワード列として供給される
入力ディジタル信号のＤ／Ａ変換を行い出力アナログ信
号を生ずる主Ｄ／Ａ変換部と、前記出力アナログ信号と
所望するアナログ信号との間に現われるＤ／Ａ変換誤差
に対応する前記コードワードごとの誤差補正情報に応答
して前記Ｄ／Ａ変換誤差を前記コードワードごとに最小
にする補助Ｄ／Ａ変換部と、前記誤差補正情報を蓄積し
前記コードワードごとに前記補助Ｄ／Ａ変換部に供給す
る記憶回路と、前記一連のコードワード列がビットパラ
レルに供給され、それに対応して複数のディジタル信号
入力端子とこれら入力端子に供給される前記コードワー
ドの各ビットをそれぞれ一時保持し前記主Ｄ／Ａ変換部
に供給するとともに前記上位ビットを前記記憶回路に供
給する入力部とを含むＤ／Ａ変換誤差補正機能付のＤ／
Ａ変換装置において、前記主Ｄ／Ａ変換部は、電流値の
等しいｍ個の第１の定電源と、第１の抵抗と抵抗値が前
記第１の抵抗の２倍である第２の抵抗とをはしご状に接
続した第１のラダー抵抗回路と、前記第１の定電流源に
接続する第１の接続端子と高電位側の第１の電源端子に
接続する第２の接続端子と前記第１のラダー抵抗回路に
接続する第３の接続端子を有するｍ個の第１のスイッチ
セルとから成り、前記補助Ｄ／Ａ変換部は、前記第１の
定電流源に電流値が等しいｌ個の第２の定電流源と、前
記第１の抵抗と抵抗値の等しい第３の抵抗と前記第２の
抵抗と抵抗値が等しい第４の抵抗とをはしご状に接続し
さらに前記第１のラダー抵抗回路に直列接続する第２の
ラダー抵抗回路と、前記第２の定電流源に接続する第１
の接続端子と前記高電位側の前記第１の電源端子に接続
する第２の接続端子と前記第２のラダー抵抗回路または
前記第１のラダー抵抗回路に接続する第３の接続端子を
有するｌ個の第２のスイッチセルとから成ることを特徴
とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162592A JPH0645939A (ja) | 1992-03-18 | 1992-03-18 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162592A JPH0645939A (ja) | 1992-03-18 | 1992-03-18 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645939A true JPH0645939A (ja) | 1994-02-18 |
Family
ID=13176553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162592A Withdrawn JPH0645939A (ja) | 1992-03-18 | 1992-03-18 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100649236B1 (ko) * | 2005-08-29 | 2006-11-24 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용하는 표시 장치 |
| KR100649237B1 (ko) * | 2005-08-29 | 2006-11-24 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용하는 표시 장치 |
| KR100681685B1 (ko) * | 2004-12-30 | 2007-02-09 | 동부일렉트로닉스 주식회사 | 재생 가능한 디지털 아날로그 변환기 |
-
1992
- 1992-03-18 JP JP6162592A patent/JPH0645939A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681685B1 (ko) * | 2004-12-30 | 2007-02-09 | 동부일렉트로닉스 주식회사 | 재생 가능한 디지털 아날로그 변환기 |
| KR100649236B1 (ko) * | 2005-08-29 | 2006-11-24 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용하는 표시 장치 |
| KR100649237B1 (ko) * | 2005-08-29 | 2006-11-24 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용하는 표시 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |