JPH0824264B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH0824264B2 JPH0824264B2 JP61056851A JP5685186A JPH0824264B2 JP H0824264 B2 JPH0824264 B2 JP H0824264B2 JP 61056851 A JP61056851 A JP 61056851A JP 5685186 A JP5685186 A JP 5685186A JP H0824264 B2 JPH0824264 B2 JP H0824264B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、D/A（デジタル−アナログ）変換技術、
さらには電流加算型のD/A変換IC（半導体集積回路装
置）に適用して有効な技術に関するもので、たとえば、
ラダー抵抗を用いたD/A変換器に利用して有効な技術に
関するものである。
さらには電流加算型のD/A変換IC（半導体集積回路装
置）に適用して有効な技術に関するもので、たとえば、
ラダー抵抗を用いたD/A変換器に利用して有効な技術に
関するものである。
［従来の技術］ D/A変換器については、たとえば米国特許4,092,639号
明細書に記載されたような電流加算型のものがある。
明細書に記載されたような電流加算型のものがある。
ここで、本発明者は、その電流加算型D/A変換器の構
成について検討した。以下は、公知とされた技術ではな
いが、本発明者によって検討された技術であり、その概
要は次のとおりである。
成について検討した。以下は、公知とされた技術ではな
いが、本発明者によって検討された技術であり、その概
要は次のとおりである。
第４図は本発明者によって検討されたD/A変換器の構
成を示す。
成を示す。
同図に示すD/A変換器は電流加算型のものであって、
先ず、複数のバイポーラ・トランジスタQ1〜Q8,Q8、抵
抗ラダー１、およびスイッチ回路２などを有する。
先ず、複数のバイポーラ・トランジスタQ1〜Q8,Q8、抵
抗ラダー１、およびスイッチ回路２などを有する。
複数のバイポーラ・トランジスタQ1〜Q8,Q8はそれぞ
れ、共通の基準電圧源Vrefからベース電圧が与えられる
とともに、そのエミッタ面積の大きさ（×128,×64,×3
2,×16,×8,×4,×2,×1,×１）が1/2のベキ級数にした
がって重み付けされている。これによって、その複数の
バイポーラ・トランジスタQ1〜Q8,Q8は、その重み付け
されたエミッタ面積の比すなわち1/2のベキ級数にした
がってそれぞれに重み付けされた電流（I/2,I/4,I/8,I/
16,I/32,I/64,I/128,I/256,I/256）を流す。このとき、
各バイポーラ・トランジスタQ1〜Q8,Q8のベース・エミ
ッタ間電圧VBEは、そのエミッタ面積が重み付けされて
いることにより互いに同一値に揃えられ、これによって
各バイポーラ・トランジスタQ1〜Q8,Q8のエミッタ電位
が同一に揃えられるようになっている。
れ、共通の基準電圧源Vrefからベース電圧が与えられる
とともに、そのエミッタ面積の大きさ（×128,×64,×3
2,×16,×8,×4,×2,×1,×１）が1/2のベキ級数にした
がって重み付けされている。これによって、その複数の
バイポーラ・トランジスタQ1〜Q8,Q8は、その重み付け
されたエミッタ面積の比すなわち1/2のベキ級数にした
がってそれぞれに重み付けされた電流（I/2,I/4,I/8,I/
16,I/32,I/64,I/128,I/256,I/256）を流す。このとき、
各バイポーラ・トランジスタQ1〜Q8,Q8のベース・エミ
ッタ間電圧VBEは、そのエミッタ面積が重み付けされて
いることにより互いに同一値に揃えられ、これによって
各バイポーラ・トランジスタQ1〜Q8,Q8のエミッタ電位
が同一に揃えられるようになっている。
抵抗ラダー１は、１対２の抵抗比をもつ２種類の抵抗
Ｒと2Rを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタQ1〜Q8,Q8にそれぞれ1/2ベキ級数
にしたがって重み付けされた電流I/2〜I/256を分流す
る。抵抗ラダー１の一端には、各バイポーラ・トランジ
スタQ1〜Q8をそれぞれに流れる分流電流I/2〜I/256の合
計電流Ｉ（Ｉ＝I/2＋I/4＋I/8＋I/16＋I/32＋I/64＋I/1
28＋I/256＋I/256）を引くための定電流回路３が接続さ
れている。
Ｒと2Rを直並列にラダー接続したものであって、各バイ
ポーラ・トランジスタQ1〜Q8,Q8にそれぞれ1/2ベキ級数
にしたがって重み付けされた電流I/2〜I/256を分流す
る。抵抗ラダー１の一端には、各バイポーラ・トランジ
スタQ1〜Q8をそれぞれに流れる分流電流I/2〜I/256の合
計電流Ｉ（Ｉ＝I/2＋I/4＋I/8＋I/16＋I/32＋I/64＋I/1
28＋I/256＋I/256）を引くための定電流回路３が接続さ
れている。
スイッチ回路２は並列デジタル入力信号Dinのビット
数（８ビット）に対応する数（８個）の選択切換スイッ
チ回路を有する。各選択切換スイッチ回路の選択状態は
デジタル入力信号DinのビットデータB7〜Boに基づいて
個々に制御される。各選択切換スイッチ回路はそれぞ
れ、詳細な図示は省略するが、バイポーラ・トランジス
タなどの能動素子によって構成され、１つの選択端子と
２つの被選択端子を等価的に有する。この場合、各選択
端子はそれぞれ対応するバイポーラ・トランジスタQ1〜
Q8に接続される。また、２つの被選択端子は、その一方
が出力ラインに共通接続され、その他方が電源電位Ｖ＋
に共通接続されている。これにより、その出力ラインか
ら、デジタル入力信号Dinのデータ値に対応する大きさ
の出力電流Ioが取り出されるようになっている。この出
力電流Ioは、要すれば、電流−電圧変換回路（Ｉ−Ｖ）
５によって電圧出力Voutに変換される。
数（８ビット）に対応する数（８個）の選択切換スイッ
チ回路を有する。各選択切換スイッチ回路の選択状態は
デジタル入力信号DinのビットデータB7〜Boに基づいて
個々に制御される。各選択切換スイッチ回路はそれぞ
れ、詳細な図示は省略するが、バイポーラ・トランジス
タなどの能動素子によって構成され、１つの選択端子と
２つの被選択端子を等価的に有する。この場合、各選択
端子はそれぞれ対応するバイポーラ・トランジスタQ1〜
Q8に接続される。また、２つの被選択端子は、その一方
が出力ラインに共通接続され、その他方が電源電位Ｖ＋
に共通接続されている。これにより、その出力ラインか
ら、デジタル入力信号Dinのデータ値に対応する大きさ
の出力電流Ioが取り出されるようになっている。この出
力電流Ioは、要すれば、電流−電圧変換回路（Ｉ−Ｖ）
５によって電圧出力Voutに変換される。
なお、図中の最右端側のバイポーラ・トランジスタQ8
はI/256の分流を得るためのものであって、電源Ｖ＋か
ら直接I/256の電流を流す。
はI/256の分流を得るためのものであって、電源Ｖ＋か
ら直接I/256の電流を流す。
以上のようにして、電流加算型のD/A変換器が構成さ
れている。
れている。
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点
のあることが本発明者によってあきらかとされた。
のあることが本発明者によってあきらかとされた。
すなわち、上述したD/A変換器では、複数のバイポー
ラ・トランジスタQ1〜Q8にそれぞれに流れる電流I/2〜I
/256を重み付けするために、各バイポーラ・トランジス
タQ1〜Q8のエミッタ面積の大きさ（×128〜×１）にそ
れぞれ重み付けを行っていた。ところが、そのエミッタ
面積に重み付けを行うと、たとえば８ビットの変換能力
をもつためには、最大で２の（８−１）乗すなわち128
倍も大きさが異なる８種類ものバイポーラ・トランジス
タQ1〜Q8をそれぞれに非常に高い比精度をもって形成し
なければならない。このため、たとえば製造工程などに
おいて、個々のバイポーラ・トランジスタに対する寸法
の管理が非常に面倒になってしまう。また、面積比の大
きな多種類のバイポーラ・トランジスタを形成するため
に、全体のレイアウト形状はどうしても不整形とならざ
るを得ず、このため、スペース効率の良いレイアウトに
すること、つまりレイアウト設計の最適化が非常に難し
くなる、といったような問題点のあることが本発明者ら
によって明らかとされた。
ラ・トランジスタQ1〜Q8にそれぞれに流れる電流I/2〜I
/256を重み付けするために、各バイポーラ・トランジス
タQ1〜Q8のエミッタ面積の大きさ（×128〜×１）にそ
れぞれ重み付けを行っていた。ところが、そのエミッタ
面積に重み付けを行うと、たとえば８ビットの変換能力
をもつためには、最大で２の（８−１）乗すなわち128
倍も大きさが異なる８種類ものバイポーラ・トランジス
タQ1〜Q8をそれぞれに非常に高い比精度をもって形成し
なければならない。このため、たとえば製造工程などに
おいて、個々のバイポーラ・トランジスタに対する寸法
の管理が非常に面倒になってしまう。また、面積比の大
きな多種類のバイポーラ・トランジスタを形成するため
に、全体のレイアウト形状はどうしても不整形とならざ
るを得ず、このため、スペース効率の良いレイアウトに
すること、つまりレイアウト設計の最適化が非常に難し
くなる、といったような問題点のあることが本発明者ら
によって明らかとされた。
本発明の目的は、D/A変換器などを構成する素子、と
くに、重み付けされた電流を流す複数のバイポーラ・ト
ランジスタの寸法種類を少なくできるようにし、これに
より、高精度を維持しつつ、たとえば製造工程などにお
ける寸法の管理あるいはレイアウト設計の最適化などを
行いやすくする、という技術を提供するものである。
くに、重み付けされた電流を流す複数のバイポーラ・ト
ランジスタの寸法種類を少なくできるようにし、これに
より、高精度を維持しつつ、たとえば製造工程などにお
ける寸法の管理あるいはレイアウト設計の最適化などを
行いやすくする、という技術を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
［問題点を解決するための手段］ 本願において開示される本発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、ｎ＋１（ｎは任意の整数）個の電流分岐を
有する抵抗ラダーによってそれぞれに重み付けされる分
流電流をｎ＋１個のバイポーラ・トランジスタによって
流すとともに、ｎ番目までのバイポーラ・トランジスタ
がそれぞれ対応する電流分岐に流す電流をｎビットのデ
ジタル入力信号のビットデータに基づいて加算する電流
加算型のD/A変換器にあって、ｎ番目までのバイポーラ
・トランジスタのエミッタ面積を１種類に揃える一方、
各々のバイポーラ・トランジスタのエミッタ電位の変動
によって生ずる抵抗ラダー回路の電流の誤差を補正する
補正電流源を備え、さらにこの補正電流源をｎ＋１番目
の電流分岐に接続されたバイポーラ・トランジスタを用
いて構成する、というものである。
有する抵抗ラダーによってそれぞれに重み付けされる分
流電流をｎ＋１個のバイポーラ・トランジスタによって
流すとともに、ｎ番目までのバイポーラ・トランジスタ
がそれぞれ対応する電流分岐に流す電流をｎビットのデ
ジタル入力信号のビットデータに基づいて加算する電流
加算型のD/A変換器にあって、ｎ番目までのバイポーラ
・トランジスタのエミッタ面積を１種類に揃える一方、
各々のバイポーラ・トランジスタのエミッタ電位の変動
によって生ずる抵抗ラダー回路の電流の誤差を補正する
補正電流源を備え、さらにこの補正電流源をｎ＋１番目
の電流分岐に接続されたバイポーラ・トランジスタを用
いて構成する、というものである。
［作用］ 上記した手段によれば、それぞれに重み付けされた電
流を流すｎ番目までのバイポーラ・トランジスタの寸法
種類が１種類に揃えられるので、高精度を維持しつつ、
たとえば製造工程などにおける寸法の管理あるいはレイ
アウト設計の最適化などを行いやすくする、という目的
が達成される。
流を流すｎ番目までのバイポーラ・トランジスタの寸法
種類が１種類に揃えられるので、高精度を維持しつつ、
たとえば製造工程などにおける寸法の管理あるいはレイ
アウト設計の最適化などを行いやすくする、という目的
が達成される。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図はこの発明が適用されたD/A変換器の一実施例
を示す。
を示す。
先ず、同図に示すD/A変換器は電流加算型のものであ
って、抵抗ラダー１、ｎ＋１（ｎは２以上の任意の整
数）個のバイポーラ・トランジスタQ1〜Qn＋１、および
スイッチ回路２などからなる。
って、抵抗ラダー１、ｎ＋１（ｎは２以上の任意の整
数）個のバイポーラ・トランジスタQ1〜Qn＋１、および
スイッチ回路２などからなる。
抵抗ラダー１は、ｎ＋１個の電流分岐にそれぞれ所定
の電流（I/2,I/4,I/8,・・・,I/2n,1/2n＋Ix）を分流す
る。この場合、ｎ番目までの電流分流には1/2のベキ級
数にしたがって重み付けされた電流（I/2〜I/2n）が流
される。また、ｎ＋１番目の電流分岐には、ｎ番目の電
流分岐に分流される電流I1（I1＝I/2n）に後述する補正
電流Ixを加えた電流I2（I2＝I1＋Ix＝I/2n＋Ix）が流さ
れる。
の電流（I/2,I/4,I/8,・・・,I/2n,1/2n＋Ix）を分流す
る。この場合、ｎ番目までの電流分流には1/2のベキ級
数にしたがって重み付けされた電流（I/2〜I/2n）が流
される。また、ｎ＋１番目の電流分岐には、ｎ番目の電
流分岐に分流される電流I1（I1＝I/2n）に後述する補正
電流Ixを加えた電流I2（I2＝I1＋Ix＝I/2n＋Ix）が流さ
れる。
ｎ＋１個のバイポーラ・トランジスタQ1〜Qn＋１は、
上記ｎ＋１個の電流分岐に対応して設けられたものであ
って、共通の基準電圧源Vrefからベース電圧が与えられ
るとともに、対応する電流分岐にそれぞれ所定の分流電
流（I/2〜I/2n,I/2n＋Ix）を流す。
上記ｎ＋１個の電流分岐に対応して設けられたものであ
って、共通の基準電圧源Vrefからベース電圧が与えられ
るとともに、対応する電流分岐にそれぞれ所定の分流電
流（I/2〜I/2n,I/2n＋Ix）を流す。
スイッチ回路２は、ｎ番目までのバイポーラ・トラン
ジスタQ1〜Qnがｎ番目までの対応する電流分岐にそれぞ
れに流す電流（I/2〜I/2n）をｎビットのデジタル入力
信号Dinのビットデータに基づいて加算する。そして、
その加算された電流が変換出力電流Ioとして取り出され
る。
ジスタQ1〜Qnがｎ番目までの対応する電流分岐にそれぞ
れに流す電流（I/2〜I/2n）をｎビットのデジタル入力
信号Dinのビットデータに基づいて加算する。そして、
その加算された電流が変換出力電流Ioとして取り出され
る。
なお、ｎ＋１番目のバイポーラ・トランジスタQn＋１
に流れる電流I2（I2＝I/2n＋Ix）は、スイッチ回路２を
経ずに電源Ｖ＋から直接供給される。
に流れる電流I2（I2＝I/2n＋Ix）は、スイッチ回路２を
経ずに電源Ｖ＋から直接供給される。
ここで、ｎ番目までのバイポーラ・トランジスタQ1〜
Qnのエミッタ面積は同じに揃えられている。このｎ番目
のバイポーラ・トランジスタQ1〜Qnは、１対２の抵抗比
をもつ２種類の抵抗Ｒと2Rを直並列してなる抵抗ラダー
部に接続されている。これにより、ｎ番目までのバイポ
ーラ・トランジスタQ1〜Qnはそれぞれ、1/2のベキ級数
にしたがって順次重み付けされた分流電流（I/2〜I/
2n）を対応する電流分岐に流す。
Qnのエミッタ面積は同じに揃えられている。このｎ番目
のバイポーラ・トランジスタQ1〜Qnは、１対２の抵抗比
をもつ２種類の抵抗Ｒと2Rを直並列してなる抵抗ラダー
部に接続されている。これにより、ｎ番目までのバイポ
ーラ・トランジスタQ1〜Qnはそれぞれ、1/2のベキ級数
にしたがって順次重み付けされた分流電流（I/2〜I/
2n）を対応する電流分岐に流す。
一方、残りのｎ＋１番目のバイポーラ・トランジスタ
Qn＋１は、そのエミッタ面積（×Ｎ）がｎ番目までのバ
イポーラ・トランジスタQ1〜Qnのエミッタ面積（×１）
の２倍の大きさ（Ｎ＝２）に設定されている。このｎ＋
１番目のバイポーラ・トランジスタQn＋１は、そのエミ
ッタが抵抗Rxを介して抵抗ラダー１のｎ番目の電流分岐
に接続されている。このｎ番目の電流分岐に接続された
抵抗Rxはｎ＋１番目の電流分岐をなす。
Qn＋１は、そのエミッタ面積（×Ｎ）がｎ番目までのバ
イポーラ・トランジスタQ1〜Qnのエミッタ面積（×１）
の２倍の大きさ（Ｎ＝２）に設定されている。このｎ＋
１番目のバイポーラ・トランジスタQn＋１は、そのエミ
ッタが抵抗Rxを介して抵抗ラダー１のｎ番目の電流分岐
に接続されている。このｎ番目の電流分岐に接続された
抵抗Rxはｎ＋１番目の電流分岐をなす。
このように、ｎ＋１番目のバイポーラ・トランジスタ
Qn＋１のエミッタ面積（×Ｎ）をｎ番目までのバイポー
ラ・トランジスタQ1〜Qnのエミッタ面積（×１）よりも
大きくすることにより、そのｎ＋１番目のバイポーラ・
トランジスタQn＋１がｎ＋１番目の電流分岐に流す分岐
電流I2は、ｎ番目のバイポーラ・トランジスタQnがｎ番
目の電流分岐に流す電流I1（I1＝1/2n）よりもIxだけ増
大させられるようになっている。そして、この増大分す
なわち補正電流IxがI1に重畳して加算されることによ
り、ｎ番目までのバイポーラ・トランジスタQ1〜Qnの各
々にI/2〜1/2nの比率にしたがった電流が正確に流れる
ような補正が行われるようになる。
Qn＋１のエミッタ面積（×Ｎ）をｎ番目までのバイポー
ラ・トランジスタQ1〜Qnのエミッタ面積（×１）よりも
大きくすることにより、そのｎ＋１番目のバイポーラ・
トランジスタQn＋１がｎ＋１番目の電流分岐に流す分岐
電流I2は、ｎ番目のバイポーラ・トランジスタQnがｎ番
目の電流分岐に流す電流I1（I1＝1/2n）よりもIxだけ増
大させられるようになっている。そして、この増大分す
なわち補正電流IxがI1に重畳して加算されることによ
り、ｎ番目までのバイポーラ・トランジスタQ1〜Qnの各
々にI/2〜1/2nの比率にしたがった電流が正確に流れる
ような補正が行われるようになる。
この場合、ｎ番目までのバイポーラ・トランジスタQ1
〜Qnのエミッタ面積に対するｎ＋１番目のバイポーラ・
トランジスタQn＋１のエミッタ面積の比（Ｎ）は、その
ｎ＋１番目の電流分岐に流される分流電流I2（I2＝I1＋
Ix＝1/2n＋Ix）の温度特性が最小とするような値に設定
される。具体的には、上記抵抗ラダー１が1/2のベキ級
数にしたがって重み付けされた電流（1/2〜1/2n）を分
流する場合は、ｎ番目までのバイポーラ・トランジスタ
Q1〜Qnのエミッタ面積（×１）に対するｎ＋１番目のバ
イポーラ・トランジスタQn＋１のエミッタ面積（×Ｎ）
の比が２倍（Ｎ＝２）のときに、上記温度特性が最小に
なることが本発明者らによって明らかにされている。
〜Qnのエミッタ面積に対するｎ＋１番目のバイポーラ・
トランジスタQn＋１のエミッタ面積の比（Ｎ）は、その
ｎ＋１番目の電流分岐に流される分流電流I2（I2＝I1＋
Ix＝1/2n＋Ix）の温度特性が最小とするような値に設定
される。具体的には、上記抵抗ラダー１が1/2のベキ級
数にしたがって重み付けされた電流（1/2〜1/2n）を分
流する場合は、ｎ番目までのバイポーラ・トランジスタ
Q1〜Qnのエミッタ面積（×１）に対するｎ＋１番目のバ
イポーラ・トランジスタQn＋１のエミッタ面積（×Ｎ）
の比が２倍（Ｎ＝２）のときに、上記温度特性が最小に
なることが本発明者らによって明らかにされている。
以下、上述したD/A変換器の動作を数式を用いてさら
に具体的に示す。
に具体的に示す。
先ず、バイポーラ・トランジスタのベース・エミッタ
間電圧VBEは、次の式（１）によって与えられる。
間電圧VBEは、次の式（１）によって与えられる。
k:ボルツマン定数（1.38×10-23 J/K）、T:絶対温度
（Ｋ）、 IE:エミッタ電流、Is:飽和電流、q:素電荷（1.6×10-19
C） 室温25℃は絶対温度298（Ｋ）であるため、kT/qは約26m
Vとなる。飽和電流ISはトランジスタ面積に依存する
が、同じ面積のトランジスタでは一定である。式（１）
はトランジスタのベースエミッタ間電圧VBEがエミッタ
電流IEの違いに応じて変化することを現している。
（Ｋ）、 IE:エミッタ電流、Is:飽和電流、q:素電荷（1.6×10-19
C） 室温25℃は絶対温度298（Ｋ）であるため、kT/qは約26m
Vとなる。飽和電流ISはトランジスタ面積に依存する
が、同じ面積のトランジスタでは一定である。式（１）
はトランジスタのベースエミッタ間電圧VBEがエミッタ
電流IEの違いに応じて変化することを現している。
ここで、第１図に示すように、同じエミッタ面積をも
つｎ個のバイポーラトランジスタQ1〜Qnに1/2のベキ級
数にしたがって重み付けされた電流（I/2、I/4、I/8、
・・・・I/2n）が流れるようにすると、各々のトランジ
スタのベースエミッタ間電圧VBEがエミッタ電流IEの違
いに応じて変化してしまう。これに応じてＲ−2R型の抵
抗ラダー回路では各2Rで示される抵抗の一端、すなわち
トランジスタQ1〜Qnのエミッタに接続された一端の電位
が互いに異なることとなる。しかるに、Ｒ−2R型の抵抗
ラダー回路は、各2R抵抗の一端の電位が等しいことによ
り1/2のベキ級数にしたがった正確な重みづけの電流が
流れるものである。上記のようにトランジスタQ1〜Qnの
エミッタ電位が互いに異なる場合には、各2R抵抗の各一
端の電位に違いが生じ、正確な重みづけの電流が流せな
くなる。トランジスタQ1〜Qnのベースエミッタ間電圧V
BEがエミッタ電流により変化してしまっても1/2のベキ
級数にしたがった正確な電流を得るためには第１図でQn
＋１のトランジスタから補正電流を流してやればよい。
つｎ個のバイポーラトランジスタQ1〜Qnに1/2のベキ級
数にしたがって重み付けされた電流（I/2、I/4、I/8、
・・・・I/2n）が流れるようにすると、各々のトランジ
スタのベースエミッタ間電圧VBEがエミッタ電流IEの違
いに応じて変化してしまう。これに応じてＲ−2R型の抵
抗ラダー回路では各2Rで示される抵抗の一端、すなわち
トランジスタQ1〜Qnのエミッタに接続された一端の電位
が互いに異なることとなる。しかるに、Ｒ−2R型の抵抗
ラダー回路は、各2R抵抗の一端の電位が等しいことによ
り1/2のベキ級数にしたがった正確な重みづけの電流が
流れるものである。上記のようにトランジスタQ1〜Qnの
エミッタ電位が互いに異なる場合には、各2R抵抗の各一
端の電位に違いが生じ、正確な重みづけの電流が流せな
くなる。トランジスタQ1〜Qnのベースエミッタ間電圧V
BEがエミッタ電流により変化してしまっても1/2のベキ
級数にしたがった正確な電流を得るためには第１図でQn
＋１のトランジスタから補正電流を流してやればよい。
補正電流を求めるために、隣接する２個のトランジス
タのベースエミッタ間電圧の差ΔＶを考える。隣接する
２個のトランジスタのベースエミッタ間電圧をそれぞれ
VBE1、VBE2とすると、その２個のトランジスタのベース
エミッタ間電圧の差ΔＶは、 ΔＶ＝VBE1−VBE2 ＝(kT/q)1n(IE1/IS1)−(kT/q)1n(IE2/IS2) ＝(kT/q)1n(IE1/IS1)−(kT/q)1n(IE2/2IS2) ＝（kT/q）1n（２） 18mV となる。ここで第１トランジスタに隣接する第２のトラ
ンジスタのエミッタ電流IE2は第１のトランジスタのエ
ミッタ電流IE1の半分であることから、IE2＝IE1/2とし
た。またkT/qは先に示したように26mVとした。
タのベースエミッタ間電圧の差ΔＶを考える。隣接する
２個のトランジスタのベースエミッタ間電圧をそれぞれ
VBE1、VBE2とすると、その２個のトランジスタのベース
エミッタ間電圧の差ΔＶは、 ΔＶ＝VBE1−VBE2 ＝(kT/q)1n(IE1/IS1)−(kT/q)1n(IE2/IS2) ＝(kT/q)1n(IE1/IS1)−(kT/q)1n(IE2/2IS2) ＝（kT/q）1n（２） 18mV となる。ここで第１トランジスタに隣接する第２のトラ
ンジスタのエミッタ電流IE2は第１のトランジスタのエ
ミッタ電流IE1の半分であることから、IE2＝IE1/2とし
た。またkT/qは先に示したように26mVとした。
以上の計算例から、上記補正電流Ixは、各バイポーラ
・トランジスタQ1〜Qnのエミッタ電位VEが18mVずつ順次
高くなるような分圧を抵抗ラダー１の各直列抵抗Ｒにそ
れぞれに生じさせるような大きさであればよい。
・トランジスタQ1〜Qnのエミッタ電位VEが18mVずつ順次
高くなるような分圧を抵抗ラダー１の各直列抵抗Ｒにそ
れぞれに生じさせるような大きさであればよい。
つまり、上記補正電流Ixは、 となればよい。そして、このような補正電流Ixがｎ＋１
番目の電流分岐に加算されるように抵抗Rxの値が定めら
れる。この抵抗Rxの値は、次のようにして求められる。
番目の電流分岐に加算されるように抵抗Rxの値が定めら
れる。この抵抗Rxの値は、次のようにして求められる。
先ず、上述したように、ｎ番目のバイポーラ・トラン
ジスタQnに流れる電流I1とｎ＋１番目のバイポーラ・ト
ランジスタQn＋１に流れる電流I2の関係は、 I2＝I1＋Ix I1＝I/2nである。
ジスタQnに流れる電流I1とｎ＋１番目のバイポーラ・ト
ランジスタQn＋１に流れる電流I2の関係は、 I2＝I1＋Ix I1＝I/2nである。
また、第１図において、Ａ−Ｂ間の電位差とＣ−Ｄ間
の電位差が同じなので、 ここで、 とおく。
の電位差が同じなので、 ここで、 とおく。
以上のようにして、Rxを求めることができる。
この式は温度Ｔを含むので、RXは温度依存性を持つこ
とになる。RXの温度依存性を小さくするにはＮ＝２とす
ればよい。すなわち、この式の分母と分子はともに温度
に無関係な第１項と、温度に依存する第２項との和で表
されている。したがって、分母と分子の温度に関係する
第２項を等しくすれば、温度Ｔに対する分母と分子の変
化分がともに等しくなり、Rxの変動が小さくなると考え
られる。分母と分子の温度に関係する第２項を等しくた
めにはＮ＝２となる。
とになる。RXの温度依存性を小さくするにはＮ＝２とす
ればよい。すなわち、この式の分母と分子はともに温度
に無関係な第１項と、温度に依存する第２項との和で表
されている。したがって、分母と分子の温度に関係する
第２項を等しくすれば、温度Ｔに対する分母と分子の変
化分がともに等しくなり、Rxの変動が小さくなると考え
られる。分母と分子の温度に関係する第２項を等しくた
めにはＮ＝２となる。
そこで、Ｎ＝２として、例えば、Ｒ＝1kΩ、ｎ＝５ビ
ット、Ｉ＝2.56mA、Ｔ＝25℃（kT/q＝26mV）の場合のRx
の値は、上記の式からRx＝1.816Rとなる。また同様にし
て温度をＴ＝０℃（kT/q＝23.5mV）とＴ＝60℃（kT/q＝
28.7mV）にすると、それぞれRx＝1.831R、Rx＝1.801Rと
なる。Ｔ＝25℃の時に比べてＴ＝０℃やＴ＝60℃になっ
てもRxの変動は１％以下であり、温度変動は小さい。
ット、Ｉ＝2.56mA、Ｔ＝25℃（kT/q＝26mV）の場合のRx
の値は、上記の式からRx＝1.816Rとなる。また同様にし
て温度をＴ＝０℃（kT/q＝23.5mV）とＴ＝60℃（kT/q＝
28.7mV）にすると、それぞれRx＝1.831R、Rx＝1.801Rと
なる。Ｔ＝25℃の時に比べてＴ＝０℃やＴ＝60℃になっ
てもRxの変動は１％以下であり、温度変動は小さい。
このＮ＝２を実現するには、前記バイポーラトランジ
スタQn＋１のエミッタ面積比（Ｎ）をトランジスタQ1〜
Qnのそれぞれに対し２倍すればよい。
スタQn＋１のエミッタ面積比（Ｎ）をトランジスタQ1〜
Qnのそれぞれに対し２倍すればよい。
以上のようにして、D/A変換器を構成する素子、とく
に、重み付けられた電流（I/2,I/4,I/8,・・・,I/2n）
を流す複数のバイポーラ・トランジスタQ1〜Qnの寸法種
類を少なくすることができるようになり、これにより、
高精度を維持しつつ、たとえば製造工程などにおける寸
法の管理あるいはレイアウト設計の最適化などを行いや
すくすることができるようになる。
に、重み付けられた電流（I/2,I/4,I/8,・・・,I/2n）
を流す複数のバイポーラ・トランジスタQ1〜Qnの寸法種
類を少なくすることができるようになり、これにより、
高精度を維持しつつ、たとえば製造工程などにおける寸
法の管理あるいはレイアウト設計の最適化などを行いや
すくすることができるようになる。
第２図は前記スイッチ回路２の具体的な構成例を示
す。
す。
また、第３図は第２図に示したスイッチ回路２の等価
回路を示す。
回路を示す。
第２図および第３図に示すように、スイッチ回路２は
並列デジタル入力信号Dinのビット数（ｎビット）に対
応する数（ｎ個）の選択切換スイッチ回路を有する。各
選択切換スイッチ回路の選択状態はデジタル入力信号Di
nの各ビットデータに基づいて個々に制御される。各選
択切換スイッチ回路はそれぞれ、バイポーラ・トランジ
スタQ31〜Q35および抵抗REによる２段カスケード接続型
のカレントスイッチによって構成され、１つの選択端子
と２つの被選択端子を等価的に有する。この場合、各選
択端子はそれぞれ対応するバイポーラ・トランジスタQ1
〜Qnのコレクタに接続される。また、２つの被選択端子
はそれぞれに共通接続される。そして、その一方の共通
接続側から、デジタル入力信号Dinのデータ値に対応す
る大きさの出力電流Ioが加算されて取り出されるように
なっている。
並列デジタル入力信号Dinのビット数（ｎビット）に対
応する数（ｎ個）の選択切換スイッチ回路を有する。各
選択切換スイッチ回路の選択状態はデジタル入力信号Di
nの各ビットデータに基づいて個々に制御される。各選
択切換スイッチ回路はそれぞれ、バイポーラ・トランジ
スタQ31〜Q35および抵抗REによる２段カスケード接続型
のカレントスイッチによって構成され、１つの選択端子
と２つの被選択端子を等価的に有する。この場合、各選
択端子はそれぞれ対応するバイポーラ・トランジスタQ1
〜Qnのコレクタに接続される。また、２つの被選択端子
はそれぞれに共通接続される。そして、その一方の共通
接続側から、デジタル入力信号Dinのデータ値に対応す
る大きさの出力電流Ioが加算されて取り出されるように
なっている。
なお、第２図において、Vs1,Vs2,Vs3はそれぞれ一定
の基準電圧を示す。
の基準電圧を示す。
以上、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、抵抗ラ
ダー１は1/2のベキ級数以外の電流分岐をもつものであ
ってもよい。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、抵抗ラ
ダー１は1/2のベキ級数以外の電流分岐をもつものであ
ってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるD/A変換器に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、A/D変換器などにも適用できる。
明をその背景となった利用分野であるD/A変換器に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、A/D変換器などにも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、D/A変換器などにあって、重み付けされた
電流を流す複数のバイポーラ・トランジスタの寸法種類
を少なくすることができ、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できる、という効果がある。
電流を流す複数のバイポーラ・トランジスタの寸法種類
を少なくすることができ、これにより、高精度を維持し
つつ、たとえば製造工程などにおける寸法の管理あるい
はレイアウト設計の最適化などを行いやすくすることが
できる、という効果がある。
第１図はこの発明による技術が適用されたD/A変換器の
一実施例を示す回路図、 第２図はこの発明に係るD/A変換器にて使用されるスイ
ッチ回路の構成例を部分的に示す回路図、 第３図は第２図に示したスイッチ回路の等価回路図、 第４図はこの発明に先立って検討されたD/A変換器の構
成例を示す回路図である。 １……抵抗ラダー、２……スイッチ回路、３……定電流
回路、Q1〜Qn……重み付けされた電流を流すバイポーラ
・トランジスタ、Qn＋１……エミッタ面積の大きなバイ
ポーラ・トランジスタ、Ix……Q1〜Qnのエミッタ電位を
揃えるために抵抗ラダーに重畳、・加算される補正電
流。
一実施例を示す回路図、 第２図はこの発明に係るD/A変換器にて使用されるスイ
ッチ回路の構成例を部分的に示す回路図、 第３図は第２図に示したスイッチ回路の等価回路図、 第４図はこの発明に先立って検討されたD/A変換器の構
成例を示す回路図である。 １……抵抗ラダー、２……スイッチ回路、３……定電流
回路、Q1〜Qn……重み付けされた電流を流すバイポーラ
・トランジスタ、Qn＋１……エミッタ面積の大きなバイ
ポーラ・トランジスタ、Ix……Q1〜Qnのエミッタ電位を
揃えるために抵抗ラダーに重畳、・加算される補正電
流。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−107630（ＪＰ，Ａ) 特開 昭51−120160（ＪＰ，Ａ) 特開 昭60−79766（ＪＰ，Ａ) 実公 昭57−12603（ＪＰ，Ｙ２)
Claims (1)
- 【請求項１】複数ビツトからなるデイジタル入力信号に
対応して設けられエミツタ面積が互いに同じく揃えられ
てなる複数の第１バイポーラトランジスタと、 かかる複数の第１バイポーラトランジスタのベースに共
通に基準電圧を供給する基準電圧源と、 第１接続点と第２接続点との間に直列接続されてなる互
いに等しい抵抗値にされてなる複数の第１抵抗およびそ
れぞれ一端が上記複数の第１バイポーラトランジスタの
内の対応されるべきトランジスタのエミツタに接続され
他端が上記複数の第１抵抗の内の対応されるべき抵抗の
一端に接続されてなりそれぞれ上記第１抵抗の抵抗値に
対して２倍の抵抗値を持つようにされた複数の第２抵抗
からなる抵抗ラダーと、 上記第１接続点と回路の基準電位点との間に設けられた
第１定電流源と、 上記複数の第１バイポーラトランジスタにおいて２のべ
き数に従つた重み付けにされた電流を流させるベースエ
ミツタ間電圧を発生せしめる補正電流を上記第２接続点
に流入せしめる補正電流源と、 上記デイジタル入力信号により対応する第１バイポーラ
トランジスタのコレクタ電流を電源側又は出力端子側に
切り換えるスイツチ回路と、 を備えてなり、 上記補正電流源が、エミツタ面積が上記第１トランジス
タのエミツタ面積の２倍の面積にされベースが上記基準
電圧源に接続されコレクタが電源端子に接続された第２
トランジスタと、上記第２トランジスタのエミツタと上
記第２接続点との間に接続され上記補正電流を決めるよ
うにその抵抗値が設定されてなる補正用抵抗とから構成
されてなることを特徴とするD/A変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056851A JPH0824264B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056851A JPH0824264B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214729A JPS62214729A (ja) | 1987-09-21 |
| JPH0824264B2 true JPH0824264B2 (ja) | 1996-03-06 |
Family
ID=13038915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056851A Expired - Fee Related JPH0824264B2 (ja) | 1986-03-17 | 1986-03-17 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824264B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141421A (ja) * | 1987-11-27 | 1989-06-02 | Nec Corp | デジタルアナログ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940760A (en) * | 1975-03-21 | 1976-02-24 | Analog Devices, Inc. | Digital-to-analog converter with current source transistors operated accurately at different current densities |
| US4349811A (en) * | 1980-07-30 | 1982-09-14 | Analog Devices, Incorporated | Digital-to-analog converter with improved compensation arrangement for offset voltage variations |
-
1986
- 1986-03-17 JP JP61056851A patent/JPH0824264B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214729A (ja) | 1987-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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