JPH01277027A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPH01277027A JPH01277027A JP63106534A JP10653488A JPH01277027A JP H01277027 A JPH01277027 A JP H01277027A JP 63106534 A JP63106534 A JP 63106534A JP 10653488 A JP10653488 A JP 10653488A JP H01277027 A JPH01277027 A JP H01277027A
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- Japan
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- 230000000694 effects Effects 0.000 abstract description 6
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- 101000766332 Homo sapiens Tribbles homolog 1 Proteins 0.000 abstract 1
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- 102100026387 Tribbles homolog 1 Human genes 0.000 abstract 1
- 229920005994 diacetyl cellulose Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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-
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- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はデジタル・アナログ変換回路（ＤＡコンバータ
）に関するもので、特にＣＲＴの画像処理などに使用さ
れるものである。
）に関するもので、特にＣＲＴの画像処理などに使用さ
れるものである。
（従来の技術）
従来の電流方式のＤＡコンバータの原理を第３図に示す
、このＤＡコンバータは、スイッチＡ２の一方の端子を
基準電流源Ａ１に接続した基本回路Ａ３を複数個用い、
スイッチＡ２の他方の端子それぞれをまとめて接続し、
出力ＯＵＴとしたもので、基本回路各々のスイッチＡ２
のオン・オフの組合せつまりデジタル入力（第４図のＤ
ＡＴＡ）により、基準電流源Ａ１によるある一定電流値
の和を出力し、負荷抵抗Ｒｏｕｔに発生する電圧、つま
りアナログ出力としてとりだすものである。
、このＤＡコンバータは、スイッチＡ２の一方の端子を
基準電流源Ａ１に接続した基本回路Ａ３を複数個用い、
スイッチＡ２の他方の端子それぞれをまとめて接続し、
出力ＯＵＴとしたもので、基本回路各々のスイッチＡ２
のオン・オフの組合せつまりデジタル入力（第４図のＤ
ＡＴＡ）により、基準電流源Ａ１によるある一定電流値
の和を出力し、負荷抵抗Ｒｏｕｔに発生する電圧、つま
りアナログ出力としてとりだすものである。
上記の原理をもとに、第４図により従来技術によるＤＡ
コンバータを、基準電圧発生回路及びＰチャネルＭＯ３
型トランジスタで構成した回路例をもとに説明する。第
４図において、Ｂ１がＤＡコンバータ基本回路内の基準
電流を発生させるための電流源、Ｂ２が基準電流の出力
端子ＯＵＴへの出力選択スイッチ動作をそれぞれ行うト
ランジスタ群である。またＣ１は基準電圧発生用Ｐチャ
ネルＭ ＯＳ トランジスタ、Ｃ２はオペアンプ、ＲＣ
は抵抗、ＲＥＦはカレントミラー回路用基準電圧発生回
路、ＤＡＣ１〜ＤＡＣ３は各列（ブロック）のＤＡコン
バータ、ＶＲＥＦはカレントミラー回路に用いられる基
準電圧、Ｅはソース供給電源、Ｒ１１，Ｃ１ｌ〜Ｒ２３
，Ｃ２３は配線抵抗・容量、ＤＡＴＡはデジタル入力、
ＯＵＴはアナログ出力であ゛る。トランジスタＣ１と各
トランジスタＢ１とでカレントミラー回路を構成し、こ
のＣ１はカレントミラー回路の入力素子、各８１はそれ
ぞれ出力素子である。
コンバータを、基準電圧発生回路及びＰチャネルＭＯ３
型トランジスタで構成した回路例をもとに説明する。第
４図において、Ｂ１がＤＡコンバータ基本回路内の基準
電流を発生させるための電流源、Ｂ２が基準電流の出力
端子ＯＵＴへの出力選択スイッチ動作をそれぞれ行うト
ランジスタ群である。またＣ１は基準電圧発生用Ｐチャ
ネルＭ ＯＳ トランジスタ、Ｃ２はオペアンプ、ＲＣ
は抵抗、ＲＥＦはカレントミラー回路用基準電圧発生回
路、ＤＡＣ１〜ＤＡＣ３は各列（ブロック）のＤＡコン
バータ、ＶＲＥＦはカレントミラー回路に用いられる基
準電圧、Ｅはソース供給電源、Ｒ１１，Ｃ１ｌ〜Ｒ２３
，Ｃ２３は配線抵抗・容量、ＤＡＴＡはデジタル入力、
ＯＵＴはアナログ出力であ゛る。トランジスタＣ１と各
トランジスタＢ１とでカレントミラー回路を構成し、こ
のＣ１はカレントミラー回路の入力素子、各８１はそれ
ぞれ出力素子である。
（発明が解決しようとする課ｉ！り
上記従来技術によるカレントミラー回路では、例えばＣ
Ｒ７画像処理に用いられる場合、ＲＧＢ用個別に計３個
のＤＡコンバータつまりＤＡＣ１〜ＤＡＣ３が必要であ
るが、これらに対する基準電流源用ゲート電圧ＶＲＥＦ
を発生する側、すなわち基準電圧発生回路ＲＥＦのＣ１
にあたるトランジスタは１個で共用している。このよう
に基準電圧発生用トランジスタＣ１を１個で複数のＤＡ
コンバータＤＡＣ１〜ＤＡＣ３すべての基準電流ａＢ１
を補おうとすると、以下の問題が起こる。
Ｒ７画像処理に用いられる場合、ＲＧＢ用個別に計３個
のＤＡコンバータつまりＤＡＣ１〜ＤＡＣ３が必要であ
るが、これらに対する基準電流源用ゲート電圧ＶＲＥＦ
を発生する側、すなわち基準電圧発生回路ＲＥＦのＣ１
にあたるトランジスタは１個で共用している。このよう
に基準電圧発生用トランジスタＣ１を１個で複数のＤＡ
コンバータＤＡＣ１〜ＤＡＣ３すべての基準電流ａＢ１
を補おうとすると、以下の問題が起こる。
従来例である第４図の回路をパターン・レイアウト化し
た場合、基２Ｉ！電圧発生回路ＲＥＦブロックとＤＡＣ
１〜３のブロックは通常独立してレイアウトするため、
基準電圧発生回路ＲＥＦで用いる基準電圧発生用トラン
ジスタＣ１と各ＤＡＣＩ〜３内基準電流源用トランジス
タＢｌも分離され、それぞれ異なった電源ラインから電
源Ｅを供給することになる。したがってトランジスタＣ
１用と各ＤＡＣＩ〜３のトランジスタＣ１用それぞれの
電源ラインに寄生ず配線抵抗値の違いからトランジスタ
ＣＩ、Ｂｌのソース供給電位に互に差が生じる。ソース
電位が異なれば、双方のゲート・ソース間電圧ＶＧＳも
異なり、第５図から、ＭＯＳトランジスタＣ１と８１の
カレン′トミラーで同じ電流値であるはずの０１と８１
のドレイン電流ＩＤＳに差が生じ、ＤＡＣＩ〜３中の各
々の基本電流値に誤差を生むことになり、第６図の如く
ＤＡＣ１〜３の出力レベルのりニアリティ特性悪化をま
ねく、第６図においてＢ２はこのりニアリティ特性悪化
をまねいたものを示し、Ｅｌは理想リニアリティ特性を
示す。
た場合、基２Ｉ！電圧発生回路ＲＥＦブロックとＤＡＣ
１〜３のブロックは通常独立してレイアウトするため、
基準電圧発生回路ＲＥＦで用いる基準電圧発生用トラン
ジスタＣ１と各ＤＡＣＩ〜３内基準電流源用トランジス
タＢｌも分離され、それぞれ異なった電源ラインから電
源Ｅを供給することになる。したがってトランジスタＣ
１用と各ＤＡＣＩ〜３のトランジスタＣ１用それぞれの
電源ラインに寄生ず配線抵抗値の違いからトランジスタ
ＣＩ、Ｂｌのソース供給電位に互に差が生じる。ソース
電位が異なれば、双方のゲート・ソース間電圧ＶＧＳも
異なり、第５図から、ＭＯＳトランジスタＣ１と８１の
カレン′トミラーで同じ電流値であるはずの０１と８１
のドレイン電流ＩＤＳに差が生じ、ＤＡＣＩ〜３中の各
々の基本電流値に誤差を生むことになり、第６図の如く
ＤＡＣ１〜３の出力レベルのりニアリティ特性悪化をま
ねく、第６図においてＢ２はこのりニアリティ特性悪化
をまねいたものを示し、Ｅｌは理想リニアリティ特性を
示す。
本発明は、従来技術によるカレントミラー回路の双方の
供給電流電位差によるリニアリティ精度の劣化を考慮し
、電源電位差を抑えたカレントミラー回路を構築するこ
とにより、リニアリティ精度の良いＤＡコンバータを実
現することを目的とする。
供給電流電位差によるリニアリティ精度の劣化を考慮し
、電源電位差を抑えたカレントミラー回路を構築するこ
とにより、リニアリティ精度の良いＤＡコンバータを実
現することを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、基準電流電流す為の基４！電圧発生手段を設
け、その出力により基準電流を入力素子に流し、複数の
他の電流源からなる出力素子を有したカレントミラー回
路を設け、前記複数の電流源と出力端子との接続を入力
データに応じてオン・オフさせるスイッチ手段を設けて
なる電流方式のＤＡコンバータにおいて、前記基準電流
となる電流源用入力素子を前記複数の他の電流源よりな
るブロック内に構成したことを特徴とするデジタル・ア
ナログ変換回路である。
け、その出力により基準電流を入力素子に流し、複数の
他の電流源からなる出力素子を有したカレントミラー回
路を設け、前記複数の電流源と出力端子との接続を入力
データに応じてオン・オフさせるスイッチ手段を設けて
なる電流方式のＤＡコンバータにおいて、前記基準電流
となる電流源用入力素子を前記複数の他の電流源よりな
るブロック内に構成したことを特徴とするデジタル・ア
ナログ変換回路である。
即ち、本発明は、ある設定された基準電流電流すため、
基２１！電圧発生回路により発生した基準電圧を、カレ
ントミラー回路を用いて複数の基準電流源用トランジス
タに印加することによりそれぞれ一定電流電流し、出力
にスイッチ回路を設けて外部より入力された選択信号の
組合せによるスイッチングで求められた一定電流の和を
総出力とするＤＡコンバータで、カレントミラー回路の
互いのトランジスタのソース供給電源電圧条件を等しく
し、カレントミラー回路の入力素子と各出力素子との間
のゲート・ソース間電圧（ＶＧＳ）の差をなくすことで
リニアリティ精度の劣化を最小限に抑えることを特徴と
する。
基２１！電圧発生回路により発生した基準電圧を、カレ
ントミラー回路を用いて複数の基準電流源用トランジス
タに印加することによりそれぞれ一定電流電流し、出力
にスイッチ回路を設けて外部より入力された選択信号の
組合せによるスイッチングで求められた一定電流の和を
総出力とするＤＡコンバータで、カレントミラー回路の
互いのトランジスタのソース供給電源電圧条件を等しく
し、カレントミラー回路の入力素子と各出力素子との間
のゲート・ソース間電圧（ＶＧＳ）の差をなくすことで
リニアリティ精度の劣化を最小限に抑えることを特徴と
する。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは前記従来例と対
応させた場合の例であるから、対応個所には同一符号を
付して説明を省略し一特徴とする個所を説明する９即ち
本実施例では、従来技術による不具合に対し、第４図で
示すカレントミラー用基準電圧発生回路ＲＥＦ内の入力
素子側トランジスタＣ１を分離し、各ＤＡＣ列つまりＤ
ＡＣ１〜ＤＡＣ３の中に各々トランジスタＣ１を設けて
トランジスタＣ１と８１のソース端子を同一電源ライン
に接続することによりソース供給電源電位条件を等しく
し、また、ＤＡＣをＤＡＣ１〜３と複数列用いた場合も
各ＤＡＣ列に専用の基準電圧発生用トランジスタＣ１を
設ける。
図は同実施例の回路図であるが、これは前記従来例と対
応させた場合の例であるから、対応個所には同一符号を
付して説明を省略し一特徴とする個所を説明する９即ち
本実施例では、従来技術による不具合に対し、第４図で
示すカレントミラー用基準電圧発生回路ＲＥＦ内の入力
素子側トランジスタＣ１を分離し、各ＤＡＣ列つまりＤ
ＡＣ１〜ＤＡＣ３の中に各々トランジスタＣ１を設けて
トランジスタＣ１と８１のソース端子を同一電源ライン
に接続することによりソース供給電源電位条件を等しく
し、また、ＤＡＣをＤＡＣ１〜３と複数列用いた場合も
各ＤＡＣ列に専用の基準電圧発生用トランジスタＣ１を
設ける。
したがって、トランジスタＣ１と８１によるカレトミラ
ー回路で、各々のソース端子を各列で同じ電源ラインに
接続し、ソース電圧条件を等しくすれば、ゲート・ソー
ス間電圧ＶＧＳも等しくなり、同じ値の電流値（ＩＤＳ
）を得られる誤差の少ないカレントミラー回路を構築す
ることができる。第６図のＢ３の特性はこのカレントミ
ラー回路を用いて得られた特性で、従来のＢ２の特性よ
り改善されている。
ー回路で、各々のソース端子を各列で同じ電源ラインに
接続し、ソース電圧条件を等しくすれば、ゲート・ソー
ス間電圧ＶＧＳも等しくなり、同じ値の電流値（ＩＤＳ
）を得られる誤差の少ないカレントミラー回路を構築す
ることができる。第６図のＢ３の特性はこのカレントミ
ラー回路を用いて得られた特性で、従来のＢ２の特性よ
り改善されている。
また、第１図の様に複数のＤＡコンバータＤＡＣＩ〜３
を用いた場合、本発明に基づいて複数のＤＡＣ列分それ
ぞれ専用の入力側トランジスタＣ１をＤＡＣ列内に設け
、出力直後から分岐し、各ＤＡＣ列のトランジスタＣ１
ゲート端子に接続することにより、各々の基準電圧ＶＲ
ＥＦ信号ラインに寄生する配線抵抗・容量Ｒ１１，ＣＩ
ｌ〜Ｒ３３，Ｃ３３によるノイズフィルタ効果を得られ
る。したがって、ある一つのＤＡＣ列が動作し、発生す
る電源ノイズが、そのＤＡＣ列にあるトランジスタＣ１
のノイズインジェクション（ＮｏｉｓｅＩｎｊｅｃｔｉ
ｏｎ ）により動作したＤＡＣの基準電圧ＶＲＥＦを変
動させたとしても、他のＤＡＣ列に印加する基準電圧Ｖ
ＲＥＦへの影響を低減することができる。さらにこのノ
イズフィルタ効果は、オペアンプのＰ Ｓ ＲＲ（Ｐｏ
ｗｅｒ ５ＵＩ）Ｉ）ＩａＶ Ｒｆ３ｊｅＣｔｉＯｎＲ
ｅｔｉｏ ）による出力の変動をも抑えることができる
。
を用いた場合、本発明に基づいて複数のＤＡＣ列分それ
ぞれ専用の入力側トランジスタＣ１をＤＡＣ列内に設け
、出力直後から分岐し、各ＤＡＣ列のトランジスタＣ１
ゲート端子に接続することにより、各々の基準電圧ＶＲ
ＥＦ信号ラインに寄生する配線抵抗・容量Ｒ１１，ＣＩ
ｌ〜Ｒ３３，Ｃ３３によるノイズフィルタ効果を得られ
る。したがって、ある一つのＤＡＣ列が動作し、発生す
る電源ノイズが、そのＤＡＣ列にあるトランジスタＣ１
のノイズインジェクション（ＮｏｉｓｅＩｎｊｅｃｔｉ
ｏｎ ）により動作したＤＡＣの基準電圧ＶＲＥＦを変
動させたとしても、他のＤＡＣ列に印加する基準電圧Ｖ
ＲＥＦへの影響を低減することができる。さらにこのノ
イズフィルタ効果は、オペアンプのＰ Ｓ ＲＲ（Ｐｏ
ｗｅｒ ５ＵＩ）Ｉ）ＩａＶ Ｒｆ３ｊｅＣｔｉＯｎＲ
ｅｔｉｏ ）による出力の変動をも抑えることができる
。
第１図で基準電圧ＶＲＥＦはトランジスタＢ１のソース
・ドレイン間電流（ＩＤＳ）が設定基準電流値になる様
動作する電圧を、複数の基本回路Ａ３中のトランジスタ
Ｂ１ゲート端子へ印加するものである。
・ドレイン間電流（ＩＤＳ）が設定基準電流値になる様
動作する電圧を、複数の基本回路Ａ３中のトランジスタ
Ｂ１ゲート端子へ印加するものである。
第２図は、ゲート基準電圧ＶＲＥＦを発生する基準電圧
発生回路ＲＥＦである。即ちオペアンプＣ２の仮想接地
の原理を用いて、（−）端子にある設定した電圧を印加
し、オペアンプの出力とＰチャネルＭＯ３型トランジス
タＣ１及びオペアンプＣ２の（＋）端子で構成した閉ル
ープと、トランジスタＣ１のドレインと接地の間にトラ
ンジスタＣ１が設定した基準電流電流す様な抵抗ＲＣを
設けた回路により発生する。したがって、トランジスタ
Ｃ１とＤＡコンバータ内各々のトランジスタＢ１とをカ
レントミラー回路にすることで、基準電圧ＲＥＦで発生
されたゲート基準電圧ＶＲＥＦを各トランジスタＢ１ゲ
ート端子に印加し、それより求まるゲート・ソース間電
圧ＶＧＳから各々のトランジスタＢ１に基準電流−！（
Ｂｌのドレイン電流ＩＤ５）を得ることができる。
発生回路ＲＥＦである。即ちオペアンプＣ２の仮想接地
の原理を用いて、（−）端子にある設定した電圧を印加
し、オペアンプの出力とＰチャネルＭＯ３型トランジス
タＣ１及びオペアンプＣ２の（＋）端子で構成した閉ル
ープと、トランジスタＣ１のドレインと接地の間にトラ
ンジスタＣ１が設定した基準電流電流す様な抵抗ＲＣを
設けた回路により発生する。したがって、トランジスタ
Ｃ１とＤＡコンバータ内各々のトランジスタＢ１とをカ
レントミラー回路にすることで、基準電圧ＲＥＦで発生
されたゲート基準電圧ＶＲＥＦを各トランジスタＢ１ゲ
ート端子に印加し、それより求まるゲート・ソース間電
圧ＶＧＳから各々のトランジスタＢ１に基準電流−！（
Ｂｌのドレイン電流ＩＤ５）を得ることができる。
［発明の効果コ
以上説明した如く本発明によれば、ＤＡコンバータを構
成するために必要な基準電圧発生手段とＤＡコンバータ
内の基準電流源とのカレントミラー回路で、配線抵抗を
要因とするソース共通電源電圧の相違に基づくリニアリ
ティ特性の劣化を抑える回路構成となり、特性誤差が少
なく、またノイズフィルタ効果が得られる等の利点を有
したアナログ・デジタル変換回路を提供できる。
成するために必要な基準電圧発生手段とＤＡコンバータ
内の基準電流源とのカレントミラー回路で、配線抵抗を
要因とするソース共通電源電圧の相違に基づくリニアリ
ティ特性の劣化を抑える回路構成となり、特性誤差が少
なく、またノイズフィルタ効果が得られる等の利点を有
したアナログ・デジタル変換回路を提供できる。
第１図は本発明の一実施例の回路図、第２図は同回路の
一部回路図、第３図はＤＡコンバータの原理回路図、第
４図はその従来回路図、第５図はＰチャネルＭＯ３）ラ
ンジスタの電圧・電流静特性図、第６図はＤＡコンバー
タの出力レベルリニアリティ特性図である。 Ｃ１・・・基準電圧発生用ＭＯＳトランジスタ、Ｃ２・
・・オペアンプ、Ｂ１・・・基準電流源用ＭＯ３）−ラ
ンジスタ、Ｂ２・・・スイッチ用ＭＯＳトランジスタ、
Ａ３・・・基本回路、ＤＡＣＩ〜ＤＡＣ３・・・ＤＡコ
ンバータ列（ブロック）、Ｒ１１，Ｃ１１〜Ｒ３３，Ｃ
３３・・・配線抵抗、容量、Ｅ・・・ソース供給電源。 出願人代理人 弁理士 鈴江武彦 第 ２ 図 打 ３ 図
一部回路図、第３図はＤＡコンバータの原理回路図、第
４図はその従来回路図、第５図はＰチャネルＭＯ３）ラ
ンジスタの電圧・電流静特性図、第６図はＤＡコンバー
タの出力レベルリニアリティ特性図である。 Ｃ１・・・基準電圧発生用ＭＯＳトランジスタ、Ｃ２・
・・オペアンプ、Ｂ１・・・基準電流源用ＭＯ３）−ラ
ンジスタ、Ｂ２・・・スイッチ用ＭＯＳトランジスタ、
Ａ３・・・基本回路、ＤＡＣＩ〜ＤＡＣ３・・・ＤＡコ
ンバータ列（ブロック）、Ｒ１１，Ｃ１１〜Ｒ３３，Ｃ
３３・・・配線抵抗、容量、Ｅ・・・ソース供給電源。 出願人代理人 弁理士 鈴江武彦 第 ２ 図 打 ３ 図
Claims (2)
- （１）基準電流を流す為の基準電圧発生手段を設け、そ
の出力により基準電流を入力素子に流し、複数の他の電
流源からなる出力素子を有したカレントミラー回路を設
け、前記複数の電流源と出力端子との接続を入力データ
に応じてオン・オフさせるスイッチ手段を設けてなる電
流方式のＤＡコンバータにおいて、前記基準電流となる
電流源用入力素子を前記複数の他の電流源よりなるブロ
ック内に構成したことを特徴とするデジタル・アナログ
変換回路。 - （２）前記基準電圧発生手段に対し、前記ブロックを複
数並列配置したことを特徴とする請求項１に記載のデジ
タル・アナログ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106534A JPH01277027A (ja) | 1988-04-28 | 1988-04-28 | デジタル・アナログ変換回路 |
| US07/343,639 US5055844A (en) | 1988-04-28 | 1989-04-27 | Digital to analog converter |
| KR1019890005654A KR920003452B1 (ko) | 1988-04-28 | 1989-04-28 | 디지탈·아날로그 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106534A JPH01277027A (ja) | 1988-04-28 | 1988-04-28 | デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277027A true JPH01277027A (ja) | 1989-11-07 |
Family
ID=14436058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106534A Pending JPH01277027A (ja) | 1988-04-28 | 1988-04-28 | デジタル・アナログ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5055844A (ja) |
| JP (1) | JPH01277027A (ja) |
| KR (1) | KR920003452B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458659A2 (en) * | 1990-02-22 | 1991-11-27 | Fujitsu Limited | Semiconductor integrated circuit device for supplying a bias current to DA converters |
| US5745064A (en) * | 1994-10-25 | 1998-04-28 | Matsushita Electric Industrial Co., Ltd. | D/A conversion device having multiple D/A converters with substantially equal voltages supplied thereto |
| JP2002190739A (ja) * | 2000-12-22 | 2002-07-05 | Kawasaki Microelectronics Kk | 半導体装置 |
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
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