JPH0470215A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH0470215A JPH0470215A JP2181653A JP18165390A JPH0470215A JP H0470215 A JPH0470215 A JP H0470215A JP 2181653 A JP2181653 A JP 2181653A JP 18165390 A JP18165390 A JP 18165390A JP H0470215 A JPH0470215 A JP H0470215A
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- Japan
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- bias
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- resistor
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
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- H03M1/66—Digital/analogue converters
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- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、Ｄ／Ａ変換器に関し、特に出力信号の最大振
幅値（フルスケール値）を正確に設定できるようにした
デジタル機器に用いて好適なり／Ａ変換器に関する。
幅値（フルスケール値）を正確に設定できるようにした
デジタル機器に用いて好適なり／Ａ変換器に関する。
〔発明の概要］
本発明のＤ／Ａ変換器は、バイアス用ＦＥＴのドレイン
・ソース間とバイアス用抵抗器を電源端子と基準電位点
との間に直列接続した直列回路及び同相入力端子に基準
電圧が供給されると共に逆相入力端子が前記バイアス用
ＦＥＴのソースと前記バイアス用抵抗器の接続点に接続
され、出力端子が前記バイアス用ＦＥＴのゲートに接続
された負帰還増幅器から成るバイアス回路と、前記バイ
アス回路のバイアス用ＦＥＴの電流値に略等しい電流値
を有する複数の定電流源用ＦＥＴ及び前記複数の定電流
源用ＦＥＴの電流をデジタル入力信号に応じて選択的に
出力端子に供給する複数の電流スイッチから成るＤ／Ａ
変換部とを具備し、出力信号の振幅値を正確に制御する
ことができる。
・ソース間とバイアス用抵抗器を電源端子と基準電位点
との間に直列接続した直列回路及び同相入力端子に基準
電圧が供給されると共に逆相入力端子が前記バイアス用
ＦＥＴのソースと前記バイアス用抵抗器の接続点に接続
され、出力端子が前記バイアス用ＦＥＴのゲートに接続
された負帰還増幅器から成るバイアス回路と、前記バイ
アス回路のバイアス用ＦＥＴの電流値に略等しい電流値
を有する複数の定電流源用ＦＥＴ及び前記複数の定電流
源用ＦＥＴの電流をデジタル入力信号に応じて選択的に
出力端子に供給する複数の電流スイッチから成るＤ／Ａ
変換部とを具備し、出力信号の振幅値を正確に制御する
ことができる。
また、前記出力端子に出力抵抗器を接続して両端にＤ／
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
従来、例えば特開昭６１−２０４３４号公報に記載され
ている通り、電流加算型のＤ／Ａ変換器が知られている
。
ている通り、電流加算型のＤ／Ａ変換器が知られている
。
すなわち、第４図の従来のＤ／Ａ変換器の一例を示すブ
ロック図において、１は上位ピッ） （Ｎ、〜Ｎｌ３）
のデジタル信号が入力される入力回路、２はデコーダ、
３はフリップフロップ群、４は定電流源群である。５は
下位ビット（Ｍ、１〜Ｍ、ｓ）のデジタル信号が入力さ
れる入力回路、６はフリップフロップ群、７は定電流源
群であり、人力デジタル信号により定電流源群４または
定電流源群７のスイッチ回路を制御し、このスイッチ回
路の開閉に対応したアナログ信号を得るようにしている
。
ロック図において、１は上位ピッ） （Ｎ、〜Ｎｌ３）
のデジタル信号が入力される入力回路、２はデコーダ、
３はフリップフロップ群、４は定電流源群である。５は
下位ビット（Ｍ、１〜Ｍ、ｓ）のデジタル信号が入力さ
れる入力回路、６はフリップフロップ群、７は定電流源
群であり、人力デジタル信号により定電流源群４または
定電流源群７のスイッチ回路を制御し、このスイッチ回
路の開閉に対応したアナログ信号を得るようにしている
。
そして、例えば、上位ビット用の定電流源４として、第
５図の従来のバイアス回路の一例を示す回路図に示すよ
うな定電流源用ＦＥＴ（を界効果型トランジスタ）を用
いるものが知られている。
５図の従来のバイアス回路の一例を示す回路図に示すよ
うな定電流源用ＦＥＴ（を界効果型トランジスタ）を用
いるものが知られている。
第５図において、Ｑｓｌ−Ｑｓ？は定電流源用ＦＥＴで
あり、８はバイアス回路である。バイアス回路８は基準
電圧Ｖ ｒｌｌｆが同相入力端子に供給される負帰還増
幅器８ａと、バイアス用ＦＥＴＱａ及びバッファ用ＦＥ
ＴＱ＊とを有し、バッファ用ＦＥＴＱ、と定電流源用Ｆ
ＥＴＱ□〜ＱＮ？の電流は互いに等しい電流Ｉ０に設定
されている。
あり、８はバイアス回路である。バイアス回路８は基準
電圧Ｖ ｒｌｌｆが同相入力端子に供給される負帰還増
幅器８ａと、バイアス用ＦＥＴＱａ及びバッファ用ＦＥ
ＴＱ＊とを有し、バッファ用ＦＥＴＱ、と定電流源用Ｆ
ＥＴＱ□〜ＱＮ？の電流は互いに等しい電流Ｉ０に設定
されている。
〔発明が解決しようとする課題］
第５図においてバッファ用Ｆ Ｅ Ｔ Ｑ ＊のソース
に流れる電流Ｉ０は負帰還増幅器８ａより温度変化等に
対して安定化されるが、バイアス用ＦＥＴＱＡと定電流
源用ＦＥＴＱＮＩ〜ＱＮ？の間の素子のばらつきにより
電流Ｉ０が等しくならない欠点があった。
に流れる電流Ｉ０は負帰還増幅器８ａより温度変化等に
対して安定化されるが、バイアス用ＦＥＴＱＡと定電流
源用ＦＥＴＱＮＩ〜ＱＮ？の間の素子のばらつきにより
電流Ｉ０が等しくならない欠点があった。
また、従来のバイアス回路では、出力信号の最大振幅値
（フルスケール値）を正確に設定することができない欠
点があった。
（フルスケール値）を正確に設定することができない欠
点があった。
従って、本発明の目的は前記欠点を改良したＤ／Ａ変換
器を提供することにある。
器を提供することにある。
本発明のＤ／Ａ変換器は、バイアス用ＦＥＴのドレイン
・ソース間及びバイアス用抵抗器を電源端子と基準電位
点との間に直列接続した直列回路及び同相入力端子に基
準電圧が供給されると共に逆相入力端子が前記バイアス
用ＦＥＴのソースと前記バイアス用抵抗器の接続点に接
続され、出力端子が前記バイアス用ＦＥＴのゲートに接
続された負帰還増幅器から成るバイアス回路と、前記バ
イアス回路のバイアス用ＦＥＴの電流値に略等しい電流
値を有する複数の定電流源用ＦＥＴ及び前記複数の定電
流源用ＦＥＴの電流をデジタル入力信号に応じて選択的
に出力端子に供給する複数の電流スイッチから成るＤ／
Ａ変換部とから構成される。
・ソース間及びバイアス用抵抗器を電源端子と基準電位
点との間に直列接続した直列回路及び同相入力端子に基
準電圧が供給されると共に逆相入力端子が前記バイアス
用ＦＥＴのソースと前記バイアス用抵抗器の接続点に接
続され、出力端子が前記バイアス用ＦＥＴのゲートに接
続された負帰還増幅器から成るバイアス回路と、前記バ
イアス回路のバイアス用ＦＥＴの電流値に略等しい電流
値を有する複数の定電流源用ＦＥＴ及び前記複数の定電
流源用ＦＥＴの電流をデジタル入力信号に応じて選択的
に出力端子に供給する複数の電流スイッチから成るＤ／
Ａ変換部とから構成される。
また、本発明のＤ／Ａ変換器は、前記出力端子に出力抵
抗器を接続して両端にＤ／Ａ変換された出力電圧を発生
させると共に、前記デジタル入力信号のビット数をｎと
すると前記バイアス用抵抗器の抵抗値を前記出力抵抗器
の抵抗値の（２霞−１）倍に設定し、前記出力端子のフ
ルスケール電圧を前記基準電圧に略等しく設定する。
抗器を接続して両端にＤ／Ａ変換された出力電圧を発生
させると共に、前記デジタル入力信号のビット数をｎと
すると前記バイアス用抵抗器の抵抗値を前記出力抵抗器
の抵抗値の（２霞−１）倍に設定し、前記出力端子のフ
ルスケール電圧を前記基準電圧に略等しく設定する。
〔作用］
本発明のＤ／Ａ変換器によれば、バイアス用ＦＥＴのゲ
ートを負帰還増幅器の出力により制御することにより、
バイアス用ＦＥＴとＤ／Ａ変換部の複数の定電流源用Ｆ
ＥＴとの間における素子のばらつきに対して出力信号の
振幅値を正確に制御することができる。
ートを負帰還増幅器の出力により制御することにより、
バイアス用ＦＥＴとＤ／Ａ変換部の複数の定電流源用Ｆ
ＥＴとの間における素子のばらつきに対して出力信号の
振幅値を正確に制御することができる。
また、前記出力端子に出力抵抗器を接続して両端にＤ／
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明のＤ／Ａ変換器の基本構成を示す回路図
であり、第１図において１０はバイアス回路、１１はＤ
／Ａ変換部を示す、バイアス回路ＩＯは、バイアス用Ｆ
ＥＴＱＡのドレイン・ソース間及びバイアス用抵抗器ｌ
Ｏｂを電源端子■。と基準電位点（−例として接地電位
）との間に直列接続した直列回路及び同相入力端子１０
ｃに基準電圧Ｖ ｔａｒが供給されると共に逆相入力端
子が前記バイアス用ＦＥＴＱＡのソース（Ｓ）とバイア
ス用抵抗器１０ｂの接続点に接続され、出力端子がバイ
アス用ＦＥＴＱＡのゲート（Ｇ）に接続された負帰還増
幅器１０ａとから成る。Ｄ／Ａ変換部１１は、バイアス
用ＦＥＴＱ、のゲート（Ｇ）に各々のゲートが共通接続
された複数の定電流源用ＦＥＴＱＩ〜Ｑ７を有し、この
複数の定電流源用ＦＥＴＱ、−Ｑ、の各々のソースはデ
コーダｌｌａの出力により制御される複数の電流スイッ
チＳ１〜Ｓ７を介して出力抵抗器１１ｂにそれぞれ接続
され、電流スイッチＳ、〜Ｓ、と出力抵抗器１１ｂとの
接続点から出力端子１１ｃが導出されて構成される。
であり、第１図において１０はバイアス回路、１１はＤ
／Ａ変換部を示す、バイアス回路ＩＯは、バイアス用Ｆ
ＥＴＱＡのドレイン・ソース間及びバイアス用抵抗器ｌ
Ｏｂを電源端子■。と基準電位点（−例として接地電位
）との間に直列接続した直列回路及び同相入力端子１０
ｃに基準電圧Ｖ ｔａｒが供給されると共に逆相入力端
子が前記バイアス用ＦＥＴＱＡのソース（Ｓ）とバイア
ス用抵抗器１０ｂの接続点に接続され、出力端子がバイ
アス用ＦＥＴＱＡのゲート（Ｇ）に接続された負帰還増
幅器１０ａとから成る。Ｄ／Ａ変換部１１は、バイアス
用ＦＥＴＱ、のゲート（Ｇ）に各々のゲートが共通接続
された複数の定電流源用ＦＥＴＱＩ〜Ｑ７を有し、この
複数の定電流源用ＦＥＴＱ、−Ｑ、の各々のソースはデ
コーダｌｌａの出力により制御される複数の電流スイッ
チＳ１〜Ｓ７を介して出力抵抗器１１ｂにそれぞれ接続
され、電流スイッチＳ、〜Ｓ、と出力抵抗器１１ｂとの
接続点から出力端子１１ｃが導出されて構成される。
以上の構成において、バイアス用ＦＥＴＱＡと複数の定
電流源用ＦＥＴＱ、〜Ｑ７の各々のゲート・ソース間は
、互いに並列接続されているので電流特性が揃うと共に
、バイアス用ＦＥＴＱＡのゲート及びソース電位は負帰
還増幅器１０ａの帰還作用により基準電圧Ｖ ｒｓｆに
等しくなる。また、バイアス用ＦＥＴＱ、と複数の定電
流源用ＦＥＴＱ１〜Ｑ７の素子間のばらつきは、集積回
路により１チツプで構成することにより可及的に小さく
することができる。そして、第２図の本発明の説明に用
いる変換特性図の特性ｐに示す通り、デコーダｌｌａの
デジタル入力信号（３ビット場合を示す）に応じて電流
スイッチ３１〜Ｓ、を制御して出力端子１１ｃにデジタ
ル入力信号に応じた出力電圧ｖｏ、。出力することがで
きる。
電流源用ＦＥＴＱ、〜Ｑ７の各々のゲート・ソース間は
、互いに並列接続されているので電流特性が揃うと共に
、バイアス用ＦＥＴＱＡのゲート及びソース電位は負帰
還増幅器１０ａの帰還作用により基準電圧Ｖ ｒｓｆに
等しくなる。また、バイアス用ＦＥＴＱ、と複数の定電
流源用ＦＥＴＱ１〜Ｑ７の素子間のばらつきは、集積回
路により１チツプで構成することにより可及的に小さく
することができる。そして、第２図の本発明の説明に用
いる変換特性図の特性ｐに示す通り、デコーダｌｌａの
デジタル入力信号（３ビット場合を示す）に応じて電流
スイッチ３１〜Ｓ、を制御して出力端子１１ｃにデジタ
ル入力信号に応じた出力電圧ｖｏ、。出力することがで
きる。
次に、第３図の本発明のＤ／Ａ変換器の一実施例を示す
回路図について説明する。
回路図について説明する。
第３図は、３ビツトのデジタル入力信号Ｄ１、Ｄｚ、Ｄ
３をデコーダｌｌａに供給すると共に、バイアス用抵抗
器１０ｂの抵抗値を出力抵抗器１１ｂの抵抗値ｒの７倍
に設定した場合を示す。
３をデコーダｌｌａに供給すると共に、バイアス用抵抗
器１０ｂの抵抗値を出力抵抗器１１ｂの抵抗値ｒの７倍
に設定した場合を示す。
３ビツトのデジタル入力信号Ｄ＋ 、Ｄｚ 、Ｄ３が全
て１の時、出力端子１１ｃの出力電圧Ｖ。は、■。＝７
１ｒとなり、基準電圧Ｖ ｒｌｌｆに等しくなる。
て１の時、出力端子１１ｃの出力電圧Ｖ。は、■。＝７
１ｒとなり、基準電圧Ｖ ｒｌｌｆに等しくなる。
従って、３ビツトのデジタル入力信号り、 、Ｄよ、Ｄ
３が全て１の時の出力端子１１ｃの出力電圧Ｖ０のフル
スケール値は、基準電圧Ｖ ｒａｔに等しくなるので、
出力振幅の設定が正確に行なえる。
３が全て１の時の出力端子１１ｃの出力電圧Ｖ０のフル
スケール値は、基準電圧Ｖ ｒａｔに等しくなるので、
出力振幅の設定が正確に行なえる。
換言すれば、デジタル入力信号のビｙト数をｎとすると
バイアス用抵抗器１０ｂの抵抗値を前記出力抵抗器１１
ｂの抵抗値の（２”−１）倍に設定して前記出力端子１
１ｃのフルスケール値を基準電圧Ｖ ｒａｆに正確に等
しくすることができる。
バイアス用抵抗器１０ｂの抵抗値を前記出力抵抗器１１
ｂの抵抗値の（２”−１）倍に設定して前記出力端子１
１ｃのフルスケール値を基準電圧Ｖ ｒａｆに正確に等
しくすることができる。
また、バイアス用抵抗器１０ｂの抵抗値を可変すること
により基準電圧Ｖ ｒｓｆを選択することが可能であり
、例えば他のＩＣに供給している適当な基準電圧を共用
することができる。この場合、出刃端子１１ｃの出力電
圧Ｖｏのフルスケール値は、第２図の特性ｑに示す如く
、■、に圧縮される。
により基準電圧Ｖ ｒｓｆを選択することが可能であり
、例えば他のＩＣに供給している適当な基準電圧を共用
することができる。この場合、出刃端子１１ｃの出力電
圧Ｖｏのフルスケール値は、第２図の特性ｑに示す如く
、■、に圧縮される。
〔発明の効果）
以上の説明から明らかな通り、本発明のＤ／Ａ変換器に
よれば、バイアス用ＦＥＴのゲートを負帰還増幅器の出
力により制御することにより、バイアス用ＦＥＴとＤ／
Ａ変換部の複数の定電流源用ＦＥＴとの間における素子
のばらつきに対して出力信号の振幅値を正確に制御する
ことができる。
よれば、バイアス用ＦＥＴのゲートを負帰還増幅器の出
力により制御することにより、バイアス用ＦＥＴとＤ／
Ａ変換部の複数の定電流源用ＦＥＴとの間における素子
のばらつきに対して出力信号の振幅値を正確に制御する
ことができる。
また、前記出力端子に出力抵抗器を接続して両端にＤ／
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
Ａ変換された出力電圧を発生させると共に、前記デジタ
ル入力信号のビット数をｎとすると前記バイアス用抵抗
器の抵抗値を前記出力抵抗器の抵抗値の（２”−１）倍
に設定して前記出力端子のフルスケール電圧を前記基準
電圧に略等しくし、出力信号の最大振幅値（フルスケー
ル値）を正確に設定することができる。
第１図は本発明のＤ／Ａ変換器の基本構成を示す回路図
、第２図は本発明の説明に用いる変換特性図、第３図は
本発明のＤ／Ａ変換器の一実施例を示す回路図、第４図
は従来のＤ／Ａ変換器の一例を示すブロック図、第５図
は従来のバイアス回路の一例を示す回路図である。
、第２図は本発明の説明に用いる変換特性図、第３図は
本発明のＤ／Ａ変換器の一実施例を示す回路図、第４図
は従来のＤ／Ａ変換器の一例を示すブロック図、第５図
は従来のバイアス回路の一例を示す回路図である。
１０−・・・−−一一〜バイアス回路
１０ａ・・−・−・・・−−−ｍ−負帰還増幅器１０ｂ
・−・−・−−一一−〜−−−−−−バイアス用抵抗器
ＱＡ・・・−・−−−−−−・・−・バイアス用ＦＥＴ
１１−・・−一−−−−・−・−・−・・Ｄ／Ａ変換器
１１ａ−−−−−−−−−・・−・−デコーダ１１ｂ・
−一一−−−−−−−−・・−一−−−出力抵抗器１１
ｃ −−−−−−−一・−・−−一−−−＝・出力端子
Ｑ１〜Ｑ、・−・一定電流源用ＦＥＴ ５１〜Ｓ７−・・・−電流スイッチ
・−・−・−−一一−〜−−−−−−バイアス用抵抗器
ＱＡ・・・−・−−−−−−・・−・バイアス用ＦＥＴ
１１−・・−一−−−−・−・−・−・・Ｄ／Ａ変換器
１１ａ−−−−−−−−−・・−・−デコーダ１１ｂ・
−一一−−−−−−−−・・−一−−−出力抵抗器１１
ｃ −−−−−−−一・−・−−一−−−＝・出力端子
Ｑ１〜Ｑ、・−・一定電流源用ＦＥＴ ５１〜Ｓ７−・・・−電流スイッチ
不ａＲメ説明禰１）口愛踵詩性固
Claims (1)
- 【特許請求の範囲】 １、バイアス用ＦＥＴのドレイン・ソース間及びバイア
ス用抵抗器を電源端子と基準電位点との間に直列接続し
た直列回路及び同相入力端子に基準電圧が供給されると
共に逆相入力端子が前記バイアス用ＦＥＴのソースと前
記バイアス用抵抗器の接続点に接続され、出力端子が前
記バイアス用ＦＥＴのゲートに接続された負帰還増幅器
から成るバイアス回路と、前記バイアス回路のバイアス
用ＦＥＴの電流値に略等しい電流値を有する複数の定電
流源用ＦＥＴ及び前記複数の定電流源用ＦＥＴの電流を
デジタル入力信号に応じて選択的に出力端子に供給する
複数の電流スイッチから成るＤ／Ａ変換部とを具備した
ことを特徴とするＤ／Ａ変換器。 ２、前記出力端子に出力抵抗器を接続して両端にＤ／Ａ
変換された出力電圧を発生させると共に、前記デジタル
入力信号のビット数をｎとすると前記バイアス用抵抗器
の抵抗値を前記負荷抵抗器の抵抗値の（２＾ｎ−１）倍
に設定し、前記出力端子のフルスケール電圧を前記基準
電圧に略等しくしたことを特徴とする請求項１記載のＤ
／Ａ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181653A JPH0470215A (ja) | 1990-07-11 | 1990-07-11 | Ｄ／ａ変換器 |
| KR1019910011649A KR100209098B1 (ko) | 1990-07-11 | 1991-07-10 | D/a 변환기 |
| DE69124016T DE69124016T2 (de) | 1990-07-11 | 1991-07-10 | Digitalanalogwandler |
| EP91111520A EP0466145B1 (en) | 1990-07-11 | 1991-07-10 | D/A converter |
| US07/727,931 US5218364A (en) | 1990-07-11 | 1991-07-10 | D/a converter with variable biasing resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181653A JPH0470215A (ja) | 1990-07-11 | 1990-07-11 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470215A true JPH0470215A (ja) | 1992-03-05 |
Family
ID=16104509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181653A Pending JPH0470215A (ja) | 1990-07-11 | 1990-07-11 | Ｄ／ａ変換器 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0466145B1 (ja) |
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