JPH09186595A - 電圧増幅器およびそれを用いたａ／ｄ変換器 - Google Patents
電圧増幅器およびそれを用いたａ／ｄ変換器Info
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- JPH09186595A JPH09186595A JP8316387A JP31638796A JPH09186595A JP H09186595 A JPH09186595 A JP H09186595A JP 8316387 A JP8316387 A JP 8316387A JP 31638796 A JP31638796 A JP 31638796A JP H09186595 A JPH09186595 A JP H09186595A
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Abstract
(57)【要約】
【課題】 各々が抵抗負荷を含んでいる２つのブランチ
によって正の電源端子（ＶＣＣ）に接続されたコレクタ
を有している、差動対として配置された２個のトランジ
スタ（Ｑ１，Ｑ２）を含んでいる電圧増幅器ＡＤに関
し、従来の増幅器ＡＤでは、出力電圧の変化範囲の限界
の近傍においてリニアリティが良好でなかった。 【解決手段】 各ブランチは直列に配置された少なくと
も２個の抵抗素子（Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２）
を含んでいる。増幅器ＡＤはまた、回路の異なったノー
ドの電位を比較するための手段（１０，１１）を具えて
いて、そしてその手段は、第２のブランチの抵抗負荷の
部分に供給された電流に第１および第２の電流（ＩＯ，
ＩＯ′）の付加を許容している。これらの電流は、入力
電圧（Ｖｉｎ）の関数として出力電圧（Ｖｏｕｔ）の漸
近的変化のノンリニアリティの修正を許容している。
によって正の電源端子（ＶＣＣ）に接続されたコレクタ
を有している、差動対として配置された２個のトランジ
スタ（Ｑ１，Ｑ２）を含んでいる電圧増幅器ＡＤに関
し、従来の増幅器ＡＤでは、出力電圧の変化範囲の限界
の近傍においてリニアリティが良好でなかった。 【解決手段】 各ブランチは直列に配置された少なくと
も２個の抵抗素子（Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２）
を含んでいる。増幅器ＡＤはまた、回路の異なったノー
ドの電位を比較するための手段（１０，１１）を具えて
いて、そしてその手段は、第２のブランチの抵抗負荷の
部分に供給された電流に第１および第２の電流（ＩＯ，
ＩＯ′）の付加を許容している。これらの電流は、入力
電圧（Ｖｉｎ）の関数として出力電圧（Ｖｏｕｔ）の漸
近的変化のノンリニアリティの修正を許容している。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧を受信し
そして出力電圧を供給することを意図されている電圧増
幅器に関し、その電圧増幅器は差動対として配置された
第１および第２のトランジスタを含んでいる増幅器段を
含んでいて、第１のトランジスタのベースは入力電圧を
受信することを意図され、第２のトランジスタのベース
は前記入力電圧に対して反対の電圧を受信することを意
図され、第１のトランジスタのコレクタは抵抗負荷を含
んでいる第１のブランチによって正の電源端子に接続さ
れ、第２のトランジスタのコレクタは、出力電圧を供給
することを意図され、抵抗負荷を含んでいる第２のブラ
ンチによって正の電源端子に接続されている。
そして出力電圧を供給することを意図されている電圧増
幅器に関し、その電圧増幅器は差動対として配置された
第１および第２のトランジスタを含んでいる増幅器段を
含んでいて、第１のトランジスタのベースは入力電圧を
受信することを意図され、第２のトランジスタのベース
は前記入力電圧に対して反対の電圧を受信することを意
図され、第１のトランジスタのコレクタは抵抗負荷を含
んでいる第１のブランチによって正の電源端子に接続さ
れ、第２のトランジスタのコレクタは、出力電圧を供給
することを意図され、抵抗負荷を含んでいる第２のブラ
ンチによって正の電源端子に接続されている。
【０００２】
【従来の技術】この種類の電圧増幅器は米国特許明細書
第４，９０４，９５２号に述べられている。この既知の
電圧増幅器は強力な電圧利得を提供すると同時に、良好
な周波数動作特性を有している。しかしながら、その伝
達特性は出力電圧の変化範囲の限界の近傍においてリニ
アリティを失うことが分かった。さらに、トランジスタ
段の数が回路の２つの電源の電位間に最小３個であるか
ら、この変化範囲は必然的に減少され、そしてそれは
“低電圧”適用において一層重要な欠点を呈する。
第４，９０４，９５２号に述べられている。この既知の
電圧増幅器は強力な電圧利得を提供すると同時に、良好
な周波数動作特性を有している。しかしながら、その伝
達特性は出力電圧の変化範囲の限界の近傍においてリニ
アリティを失うことが分かった。さらに、トランジスタ
段の数が回路の２つの電源の電位間に最小３個であるか
ら、この変化範囲は必然的に減少され、そしてそれは
“低電圧”適用において一層重要な欠点を呈する。
【０００３】
【発明が解決しようとする課題】本発明の目的は、伝達
特性のリニアリティが出力電圧の変化範囲の限界の近傍
において改善され、同時に、回路の２つの電源電位間に
限られた数のトランジスタ段を使用する電圧増幅器を提
案することによって上述の欠点を救済することにある。
特性のリニアリティが出力電圧の変化範囲の限界の近傍
において改善され、同時に、回路の２つの電源電位間に
限られた数のトランジスタ段を使用する電圧増幅器を提
案することによって上述の欠点を救済することにある。
【０００４】
【課題を解決するための手段】本発明によれば、冒頭の
パラグラフに定義された種類の電圧増幅器は、第１のブ
ランチが正の電源端子と第１のトランジスタのコレクタ
間の少なくとも第１の中間ノードを特色となす少なくと
も２個の直列配置された抵抗素子によって構成され、第
２のブランチが正の電源端子と第２のトランジスタのコ
レクタ間の少なくとも第２の中間ノードを特色となす少
なくとも２個の直列配置された抵抗素子によって構成さ
れ、電圧増幅器が、一方で第２の中間ノードの電位を第
１のトランジスタのコレクタの電位と、他方で第１の中
間ノードの電位を第２のトランジスタのコレクタの電位
と比較するための、そして、第２の中間ノードの電位が
第１のトランジスタのコレクタの電位を超えるとき累進
的にゼロに減少させられる第１の電流と第２のトランジ
スタのコレクタの電位が第１の中間ノードの電位を超え
るとき累進的にゼロに減少させられる第２の電流とを第
２のブランチの抵抗負荷の部分に供給された電流に加算
するための手段を具えていることを特徴としている。
パラグラフに定義された種類の電圧増幅器は、第１のブ
ランチが正の電源端子と第１のトランジスタのコレクタ
間の少なくとも第１の中間ノードを特色となす少なくと
も２個の直列配置された抵抗素子によって構成され、第
２のブランチが正の電源端子と第２のトランジスタのコ
レクタ間の少なくとも第２の中間ノードを特色となす少
なくとも２個の直列配置された抵抗素子によって構成さ
れ、電圧増幅器が、一方で第２の中間ノードの電位を第
１のトランジスタのコレクタの電位と、他方で第１の中
間ノードの電位を第２のトランジスタのコレクタの電位
と比較するための、そして、第２の中間ノードの電位が
第１のトランジスタのコレクタの電位を超えるとき累進
的にゼロに減少させられる第１の電流と第２のトランジ
スタのコレクタの電位が第１の中間ノードの電位を超え
るとき累進的にゼロに減少させられる第２の電流とを第
２のブランチの抵抗負荷の部分に供給された電流に加算
するための手段を具えていることを特徴としている。
【０００５】本発明の特に有利な実施の形態は、一方で
第２の中間ノードの電位を第１のトランジスタのコレク
タの電位と比較するための手段と他方で第１の中間ノー
ドの電位を第２のトランジスタのコレクタの電位と比較
するための手段とが、差動対として配置された第３およ
び第４のトランジスタと差動対として配置された第５お
よび第６のトランジスタとをそれぞれ含み、第３のトラ
ンジスタのベースが第２の中間ノードに接続されそして
第４のトランジスタのベースが第１のトランジスタのコ
レクタに接続され、第５のトランジスタのベースが第１
の中間ノードに接続されそして第６のトランジスタのベ
ースが第２のトランジスタのコレクタに接続され、第４
および第５のトランジスタのコレクタが第２の中間ノー
ドに接続されていることを特徴とする電圧増幅器であ
る。
第２の中間ノードの電位を第１のトランジスタのコレク
タの電位と比較するための手段と他方で第１の中間ノー
ドの電位を第２のトランジスタのコレクタの電位と比較
するための手段とが、差動対として配置された第３およ
び第４のトランジスタと差動対として配置された第５お
よび第６のトランジスタとをそれぞれ含み、第３のトラ
ンジスタのベースが第２の中間ノードに接続されそして
第４のトランジスタのベースが第１のトランジスタのコ
レクタに接続され、第５のトランジスタのベースが第１
の中間ノードに接続されそして第６のトランジスタのベ
ースが第２のトランジスタのコレクタに接続され、第４
および第５のトランジスタのコレクタが第２の中間ノー
ドに接続されていることを特徴とする電圧増幅器であ
る。
【０００６】付加的な差動対は増幅器段と並列に配置さ
れ、増幅器はこうして回路の２つの電源端子間に限られ
た数のトランジスタ段を有し、同時に、種々のトランジ
スタの端子における電圧低下の合計が結果としてまた制
限され、そしてそれは、増幅器を“低電圧”適用に特に
適したものにする。
れ、増幅器はこうして回路の２つの電源端子間に限られ
た数のトランジスタ段を有し、同時に、種々のトランジ
スタの端子における電圧低下の合計が結果としてまた制
限され、そしてそれは、増幅器を“低電圧”適用に特に
適したものにする。
【０００７】この電圧増幅器は、上記出力電圧の漸進的
変化をよりリニアにするために比較のための出力電圧を
用いて、フィードバックループを実現する。本発明の変
形は、有意義な方法で増幅器の利得を修正することなく
比較の閾値の制御を行っている。
変化をよりリニアにするために比較のための出力電圧を
用いて、フィードバックループを実現する。本発明の変
形は、有意義な方法で増幅器の利得を修正することなく
比較の閾値の制御を行っている。
【０００８】そのような電圧増幅器は、第１のブランチ
が正の電源端子と第１のトランジスタのコレクタ間の少
なくとも第１のおよび第２の中間ノードを特色となす少
なくとも３個の直列配置された抵抗素子によって構成さ
れ、第２のブランチが正の電源端子と第２のトランジス
タのコレクタ間の少なくとも第３および第４の中間ノー
ドを特色となす少なくとも３個の直列配置された抵抗素
子によって構成され、電圧増幅器が、一方で第１のトラ
ンジスタのコレクタと第４の中間ノードの電位との、他
方で第２のトランジスタのコレクタと第２の中間ノード
の電位との比較をするための、そして、第４の中間ノー
ドの電位が第１のトランジスタのコレクタの電位を超え
るとき累進的にゼロに減少される第１の電流と第２のト
ランジスタのコレクタの電位が第２の中間ノードの電位
を超えるとき累進的にゼロに減少される第２の電流とを
第２のブランチの抵抗負荷の部分に供給された電流に加
算するための手段を具えていることを特徴としている。
が正の電源端子と第１のトランジスタのコレクタ間の少
なくとも第１のおよび第２の中間ノードを特色となす少
なくとも３個の直列配置された抵抗素子によって構成さ
れ、第２のブランチが正の電源端子と第２のトランジス
タのコレクタ間の少なくとも第３および第４の中間ノー
ドを特色となす少なくとも３個の直列配置された抵抗素
子によって構成され、電圧増幅器が、一方で第１のトラ
ンジスタのコレクタと第４の中間ノードの電位との、他
方で第２のトランジスタのコレクタと第２の中間ノード
の電位との比較をするための、そして、第４の中間ノー
ドの電位が第１のトランジスタのコレクタの電位を超え
るとき累進的にゼロに減少される第１の電流と第２のト
ランジスタのコレクタの電位が第２の中間ノードの電位
を超えるとき累進的にゼロに減少される第２の電流とを
第２のブランチの抵抗負荷の部分に供給された電流に加
算するための手段を具えていることを特徴としている。
【０００９】本発明の好ましい実施の形態は、一方で第
１のトランジスタのコレクタと第４の中間ノードの電位
を比較するための手段と他方で第２のトランジスタのコ
レクタと第２の中間ノードの電位を比較するための手段
とがそれぞれ差動対として配置された第３および第４の
トランジスタと差動対として配置された第５および第６
のトランジスタとを含み、第３のトランジスタのベース
が第４の中間ノードに接続されそして第４のトランジス
タのベースが第１のトランジスタのコレクタに接続さ
れ、第５のトランジスタのベースが第２の中間ノードに
接続されそして第６のトランジスタのベースが第２のト
ランジスタのコレクタに接続され、そして第４および第
５のトランジスタのコレクタが第２のブランチの中間ノ
ードの１つに接続されていることを特徴とする電圧増幅
器である。
１のトランジスタのコレクタと第４の中間ノードの電位
を比較するための手段と他方で第２のトランジスタのコ
レクタと第２の中間ノードの電位を比較するための手段
とがそれぞれ差動対として配置された第３および第４の
トランジスタと差動対として配置された第５および第６
のトランジスタとを含み、第３のトランジスタのベース
が第４の中間ノードに接続されそして第４のトランジス
タのベースが第１のトランジスタのコレクタに接続さ
れ、第５のトランジスタのベースが第２の中間ノードに
接続されそして第６のトランジスタのベースが第２のト
ランジスタのコレクタに接続され、そして第４および第
５のトランジスタのコレクタが第２のブランチの中間ノ
ードの１つに接続されていることを特徴とする電圧増幅
器である。
【００１０】この実施の形態の変形においては、電圧増
幅器はまた、第４および第５のトランジスタのコレクタ
が第３の中間ノードに接続されていることを特徴として
いる。
幅器はまた、第４および第５のトランジスタのコレクタ
が第３の中間ノードに接続されていることを特徴として
いる。
【００１１】付加的な差動対によって加算された電流が
増幅器段の通常の動作電流に加えて流れる抵抗負荷の部
分はこうして制限され、その結果、電圧降下の点からみ
ると、その値が上記付加的な対のために使用される中間
ノードの電位に生じた摂動はまた制限される。
増幅器段の通常の動作電流に加えて流れる抵抗負荷の部
分はこうして制限され、その結果、電圧降下の点からみ
ると、その値が上記付加的な対のために使用される中間
ノードの電位に生じた摂動はまた制限される。
【００１２】本発明による電圧増幅器の変形は、一方で
第１と第２の中間ノード間のそして他方で第３と第４の
中間ノード間の抵抗素子が同じ値Ｒを有し、一方で正の
電源端子と第１の中間ノード間のそして他方で正の電源
端子と第３の中間ノード間の抵抗素子がＲよりも小さい
同じ値を有し、そして一方で第２の中間ノードと第１の
トランジスタのコレクタ間のそして他方で第４の中間ノ
ードと第２のトランジスタのコレクタ間の抵抗素子がＲ
よりも小さい同じ値を有していることを特徴としてい
る。
第１と第２の中間ノード間のそして他方で第３と第４の
中間ノード間の抵抗素子が同じ値Ｒを有し、一方で正の
電源端子と第１の中間ノード間のそして他方で正の電源
端子と第３の中間ノード間の抵抗素子がＲよりも小さい
同じ値を有し、そして一方で第２の中間ノードと第１の
トランジスタのコレクタ間のそして他方で第４の中間ノ
ードと第２のトランジスタのコレクタ間の抵抗素子がＲ
よりも小さい同じ値を有していることを特徴としてい
る。
【００１３】抵抗素子の値の選択は、ノンリニアリティ
の補正が行われる伝達特性の領域の良好な限定を行って
いる。
の補正が行われる伝達特性の領域の良好な限定を行って
いる。
【００１４】本発明による増幅器の他の変形は、一方で
第１と第２の中間ノード間のそして他方で第３と第４の
中間ノード間の抵抗素子が同じ値Ｒを有し、正の電源端
子と第１の中間ノード間のそして第２の中間ノードと第
１のトランジスタのコレクタ間の抵抗素子が、正の電源
端子と第３の中間ノード間のそして第４の中間ノードと
第２のトランジスタのコレクタ間の抵抗素子と同様にＲ
より小さい同じ値を有していることを特徴としている。
第１と第２の中間ノード間のそして他方で第３と第４の
中間ノード間の抵抗素子が同じ値Ｒを有し、正の電源端
子と第１の中間ノード間のそして第２の中間ノードと第
１のトランジスタのコレクタ間の抵抗素子が、正の電源
端子と第３の中間ノード間のそして第４の中間ノードと
第２のトランジスタのコレクタ間の抵抗素子と同様にＲ
より小さい同じ値を有していることを特徴としている。
【００１５】本発明による増幅器は、入力電圧の変化の
より大きな範囲にわたって改善されたリニアリティを有
する伝達特性の利点を有するだけでなく、増幅器の出力
電圧が、それら自体がまた差動でないある範囲の基準電
圧と比較される、Ａ／Ｄ変換タイプの応用に対してそれ
を特に適したものにする、単一で差動でない出力信号を
提供することの利点も有している。
より大きな範囲にわたって改善されたリニアリティを有
する伝達特性の利点を有するだけでなく、増幅器の出力
電圧が、それら自体がまた差動でないある範囲の基準電
圧と比較される、Ａ／Ｄ変換タイプの応用に対してそれ
を特に適したものにする、単一で差動でない出力信号を
提供することの利点も有している。
【００１６】本発明はまた、ディジタル出力信号に変換
されるべき差動性のアナログ入力電圧を受信することを
意図されたＡ／Ｄ変換器であって、 ・アナログ入力電圧を受信し、そしてアナログ出力電圧
を供給することを意図された入力増幅器、 ・正および負の電源端子間に直列に配置された抵抗ラダ
ー、その中において抵抗器はそれらの中間ノードに複数
の基準電圧を供給することを意図されている、 ・各比較器が入力増幅器の出力電圧と基準電圧の１つの
間の比較を行うことを意図されている比較器段、 ・上記比較の結果をストアすることを意図されているメ
モリ段、そして ・メモリ段にストアされた情報を受信し、そして変換器
のディジタル出力信号を供給することを意図されている
バイナリエンコーダを含んでいるＡ／Ｄ変換器におい
て：入力増幅器は、前述したような増幅器であることを
特徴としている。
されるべき差動性のアナログ入力電圧を受信することを
意図されたＡ／Ｄ変換器であって、 ・アナログ入力電圧を受信し、そしてアナログ出力電圧
を供給することを意図された入力増幅器、 ・正および負の電源端子間に直列に配置された抵抗ラダ
ー、その中において抵抗器はそれらの中間ノードに複数
の基準電圧を供給することを意図されている、 ・各比較器が入力増幅器の出力電圧と基準電圧の１つの
間の比較を行うことを意図されている比較器段、 ・上記比較の結果をストアすることを意図されているメ
モリ段、そして ・メモリ段にストアされた情報を受信し、そして変換器
のディジタル出力信号を供給することを意図されている
バイナリエンコーダを含んでいるＡ／Ｄ変換器におい
て：入力増幅器は、前述したような増幅器であることを
特徴としている。
【００１７】本発明のこれらおよび他の要旨は、以下に
記述される実施の形態から明らかになり、そして実施の
形態を参照して明瞭になるであろう。
記述される実施の形態から明らかになり、そして実施の
形態を参照して明瞭になるであろう。
【００１８】
【発明の実施の形態】以下に添付図面を参照し、発明の
実施の形態に基づいて本発明を詳細に説明する。図１
は、本発明による電圧増幅器ＡＤを図式的に示してい
る。２個のトランジスタＱ１とＱ２は差動対として配置
されていて：トランジスタＱ１のエミッタは抵抗器の端
子の１つに接続されていて、同時にトランジスタＱ２の
エミッタは同じ抵抗器の他の端子に接続されている。２
つのエミッタの各々は電流源の端子に接続され、同時に
上記電流源の他の端子は、ＧＮＤとして参照される、負
の電源端子に接続されている。トランジスタＱ１のベー
スは、Ｖｉｎとして参照される、電圧増幅器の入力電圧
を受信し、同時にトランジスタＱ２のベースは、−Ｖｉ
ｎとして参照される、上記入力電圧の反対の電圧を受信
する。第１のトランジスタＱ１のコレクタは抵抗負荷を
含んでいる第１のブランチによって、ＶＣＣとして参照
される。正の電源端子に接続され、同時にＶｏｕｔとし
て参照され出力電圧を供給している第２のトランジスタ
Ｑ２のコレクタは、抵抗負荷を含んでいる第２のブラン
チによって正の電源端子ＶＣＣに接続されている。第１
のブランチは、直列に配置されそして正の電源端子ＶＣ
Ｃと第１のトランジスタＱ１のコレクタ間にＡとして参
照される少なくとも第１の中間ノードを特色となしＲ１
１およびＲ１２として参照される少なくとも２個の抵抗
素子によって形成されている。第２のブランチは、直列
に配置されそして正の電源端子ＶＣＣと第２のトランジ
スタＱ２のコレクタ間にＣとして参照される少なくとも
第２の中間ノードを特色となしＲ２１およびＲ２２とし
て参照される少なくとも２個の抵抗素子によって形成さ
れている。
実施の形態に基づいて本発明を詳細に説明する。図１
は、本発明による電圧増幅器ＡＤを図式的に示してい
る。２個のトランジスタＱ１とＱ２は差動対として配置
されていて：トランジスタＱ１のエミッタは抵抗器の端
子の１つに接続されていて、同時にトランジスタＱ２の
エミッタは同じ抵抗器の他の端子に接続されている。２
つのエミッタの各々は電流源の端子に接続され、同時に
上記電流源の他の端子は、ＧＮＤとして参照される、負
の電源端子に接続されている。トランジスタＱ１のベー
スは、Ｖｉｎとして参照される、電圧増幅器の入力電圧
を受信し、同時にトランジスタＱ２のベースは、−Ｖｉ
ｎとして参照される、上記入力電圧の反対の電圧を受信
する。第１のトランジスタＱ１のコレクタは抵抗負荷を
含んでいる第１のブランチによって、ＶＣＣとして参照
される。正の電源端子に接続され、同時にＶｏｕｔとし
て参照され出力電圧を供給している第２のトランジスタ
Ｑ２のコレクタは、抵抗負荷を含んでいる第２のブラン
チによって正の電源端子ＶＣＣに接続されている。第１
のブランチは、直列に配置されそして正の電源端子ＶＣ
Ｃと第１のトランジスタＱ１のコレクタ間にＡとして参
照される少なくとも第１の中間ノードを特色となしＲ１
１およびＲ１２として参照される少なくとも２個の抵抗
素子によって形成されている。第２のブランチは、直列
に配置されそして正の電源端子ＶＣＣと第２のトランジ
スタＱ２のコレクタ間にＣとして参照される少なくとも
第２の中間ノードを特色となしＲ２１およびＲ２２とし
て参照される少なくとも２個の抵抗素子によって形成さ
れている。
【００１９】電圧増幅器ＡＤは、一方で第２の中間ノー
ドＣの電位を第１のトランジスタＱ１のコレクタの電位
と、他方で第１の中間ノードＡの電位を第２のトランジ
スタＱ２のコレクタの電位と比較するための手段１０お
よび１１を具えている。これらの手段は、一方で第２の
中間ノードＣの電位が第１のトランジスタＱ１のコレク
タの電位を超えるとき累進的にゼロに減少される第１の
電流ＩＯと、第２のトランジスタＱ２のコレクタの電位
が第１の中間ノードＡの電位を超えるとき累進的にゼロ
に減少される第２の電流ＩＯ′とを第２のブランチの抵
抗負荷Ｒ２１の部分に供給される電流に加算することを
許容している。
ドＣの電位を第１のトランジスタＱ１のコレクタの電位
と、他方で第１の中間ノードＡの電位を第２のトランジ
スタＱ２のコレクタの電位と比較するための手段１０お
よび１１を具えている。これらの手段は、一方で第２の
中間ノードＣの電位が第１のトランジスタＱ１のコレク
タの電位を超えるとき累進的にゼロに減少される第１の
電流ＩＯと、第２のトランジスタＱ２のコレクタの電位
が第１の中間ノードＡの電位を超えるとき累進的にゼロ
に減少される第２の電流ＩＯ′とを第２のブランチの抵
抗負荷Ｒ２１の部分に供給される電流に加算することを
許容している。
【００２０】図２は、本発明の有利な実施の形態に従っ
た電圧増幅器ＡＤを図式的に示している。増幅器段と抵
抗負荷を含んでいるブランチの構成は、図１を参照して
記述されたそれらに等しい。手段１０および１１の実施
の形態がまた示されていて：これらの手段は、それぞれ
差動対として配置された第３のトランジスタＱ３および
第４のトランジスタＱ４と、差動対として配置された第
５のトランジスタＱ５および第６のトランジスタＱ６と
を含んでいる。第３のトランジスタＱ３のベースは第２
の中間ノードＣに接続されそして第４のトランジスタＱ
４のベースは第１のトランジスタＱ１のコレクタに接続
され、第５のトランジスタＱ５のベースは第１の中間ノ
ードＡに接続され、そして第６のトランジスタＱ６のベ
ースは第２のトランジスタＱ２のコレクタに接続されて
いる。第３および第６のトランジスタＱ３およびＱ６の
コレクタは正の電源端子ＶＣＣに接続され、そして第４
および第５のトランジスタＱ４およびＱ５のコレクタは
第２の中間ノードＣに接続されている。
た電圧増幅器ＡＤを図式的に示している。増幅器段と抵
抗負荷を含んでいるブランチの構成は、図１を参照して
記述されたそれらに等しい。手段１０および１１の実施
の形態がまた示されていて：これらの手段は、それぞれ
差動対として配置された第３のトランジスタＱ３および
第４のトランジスタＱ４と、差動対として配置された第
５のトランジスタＱ５および第６のトランジスタＱ６と
を含んでいる。第３のトランジスタＱ３のベースは第２
の中間ノードＣに接続されそして第４のトランジスタＱ
４のベースは第１のトランジスタＱ１のコレクタに接続
され、第５のトランジスタＱ５のベースは第１の中間ノ
ードＡに接続され、そして第６のトランジスタＱ６のベ
ースは第２のトランジスタＱ２のコレクタに接続されて
いる。第３および第６のトランジスタＱ３およびＱ６の
コレクタは正の電源端子ＶＣＣに接続され、そして第４
および第５のトランジスタＱ４およびＱ５のコレクタは
第２の中間ノードＣに接続されている。
【００２１】図３は、本発明の変形に従った電圧増幅器
ＡＤを図式的に示している。２個のトランジスタＱ１お
よびＱ２は差動対として配置され：トランジスタＱ１の
エミッタは抵抗器の端子の１つに接続され、同時にトラ
ンジスタＱ２のエミッタは同じ抵抗器の他の端子に接続
されている。２つのエミッタの各々は電流源の端子に接
続され、同時に上記電流源の他の端子は、ＧＮＤとして
参照される、負の電源端子に接続されている。トランジ
スタＱ１のベースは、Ｖｉｎとして参照される、電圧増
幅器の入力電圧を受信し、同時にトランジスタＱ２のベ
ースは−Ｖｉｎとして参照される、上記入力電圧の反対
の電圧を受信する。第１のトランジスタＱ１のコレクタ
は抵抗負荷を含んでいる第１のブランチによって、ＶＣ
Ｃとして参照される、正の電源端子に接続され、同時に
Ｖｏｕｔとして参照される出力電圧を供給している第２
のトランジスタＱ２のコレクタは、抵抗負荷を含んでい
る第２のブランチによって正の電源端子ＶＣＣに接続さ
れている。第１のブランチは、直列に配置されそして正
の電源端子ＶＣＣと第１のトランジスタＱ１のコレクタ
間にそれぞれＡおよびＢとして参照される少なくとも第
１および第２の中間ノードを有しているＲ１１、Ｒ１２
およびＲ１３として参照される少なくとも３個の抵抗素
子によって形成されている。第２のブランチは、直列に
配置され、そして正の電源端子ＶＣＣと第２のトランジ
スタＱ２のコレクタ間にそれぞれＣおよびＤとして参照
される少なくとも第３および第４の中間ノードに結合さ
れたそれらの端子を有しているＲ２１、Ｒ２２およびＲ
２３として参照される少なくとも３個の抵抗素子によっ
て形成されている。
ＡＤを図式的に示している。２個のトランジスタＱ１お
よびＱ２は差動対として配置され：トランジスタＱ１の
エミッタは抵抗器の端子の１つに接続され、同時にトラ
ンジスタＱ２のエミッタは同じ抵抗器の他の端子に接続
されている。２つのエミッタの各々は電流源の端子に接
続され、同時に上記電流源の他の端子は、ＧＮＤとして
参照される、負の電源端子に接続されている。トランジ
スタＱ１のベースは、Ｖｉｎとして参照される、電圧増
幅器の入力電圧を受信し、同時にトランジスタＱ２のベ
ースは−Ｖｉｎとして参照される、上記入力電圧の反対
の電圧を受信する。第１のトランジスタＱ１のコレクタ
は抵抗負荷を含んでいる第１のブランチによって、ＶＣ
Ｃとして参照される、正の電源端子に接続され、同時に
Ｖｏｕｔとして参照される出力電圧を供給している第２
のトランジスタＱ２のコレクタは、抵抗負荷を含んでい
る第２のブランチによって正の電源端子ＶＣＣに接続さ
れている。第１のブランチは、直列に配置されそして正
の電源端子ＶＣＣと第１のトランジスタＱ１のコレクタ
間にそれぞれＡおよびＢとして参照される少なくとも第
１および第２の中間ノードを有しているＲ１１、Ｒ１２
およびＲ１３として参照される少なくとも３個の抵抗素
子によって形成されている。第２のブランチは、直列に
配置され、そして正の電源端子ＶＣＣと第２のトランジ
スタＱ２のコレクタ間にそれぞれＣおよびＤとして参照
される少なくとも第３および第４の中間ノードに結合さ
れたそれらの端子を有しているＲ２１、Ｒ２２およびＲ
２３として参照される少なくとも３個の抵抗素子によっ
て形成されている。
【００２２】電圧増幅器ＡＤは、一方でそれぞれＶＣ１
とＶＤとして参照される第１のトランジスタＱ１のコレ
クタと第４の中間ノードＤの電位を、他方でそれぞれＶ
Ｃ２とＶＢとして参照される第２のトランジスタＱ２の
コレクタと第２の中間ノードＢの電位を比較するための
手段１０および１１を具えている。同じ手段は、第４の
中間ノードの電位ＶＤが第１のトランジスタのコレクタ
の電位ＶＣ１を超えるとき累進的にゼロに減少される第
１の電流ＩＯと、第２のトランジスタのコレクタの電位
ＶＣ２が第２の中間ノードの電位ＶＢを超えるとき累進
的にゼロに減少される第２の電流ＩＯ′の、第２のブラ
ンチの抵抗負荷Ｒ２１の部分に供給された電流への加算
を許容している。
とＶＤとして参照される第１のトランジスタＱ１のコレ
クタと第４の中間ノードＤの電位を、他方でそれぞれＶ
Ｃ２とＶＢとして参照される第２のトランジスタＱ２の
コレクタと第２の中間ノードＢの電位を比較するための
手段１０および１１を具えている。同じ手段は、第４の
中間ノードの電位ＶＤが第１のトランジスタのコレクタ
の電位ＶＣ１を超えるとき累進的にゼロに減少される第
１の電流ＩＯと、第２のトランジスタのコレクタの電位
ＶＣ２が第２の中間ノードの電位ＶＢを超えるとき累進
的にゼロに減少される第２の電流ＩＯ′の、第２のブラ
ンチの抵抗負荷Ｒ２１の部分に供給された電流への加算
を許容している。
【００２３】図４は、本発明の好ましい実施の形態に従
った電圧増幅器ＡＤを図式的に示している。増幅器段と
抵抗負荷を含んでいるブランチの構成は、図３を参照し
て記述されたそれらに等しい。手段１０および１１の実
施の形態がまた示されていて：これらの手段は、それぞ
れ差動対として配置された第３のトランジスタＱ３およ
び第４のトランジスタＱ４と差動対として配置された第
５のトランジスタＱ５および第６のトランジスタＱ６と
を含んでいる。第３のトランジスタＱ３のベースは第４
の中間ノードＤに接続されそして第４のトランジスタＱ
４のベースは第１のトランジスタＱ１のコレクタに接続
され、第５のトランジスタＱ５のベースは第２の中間ノ
ードＢに接続されそして第６のトランジスタＱ６のベー
スは第２のトランジスタＱ２のコレクタに接続されてい
る。第３および第６のトランジスタＱ３およびＱ６のコ
レクタは正の電源端子ＶＣＣに接続されそして第４およ
び第５のトランジスタＱ４およびＱ５のコレクタは第２
のブランチの中間ノードの１つに接続されている。図４
を参照して記述した実施の形態においては、第４および
第５のトランジスタＱ４およびＱ５のコレクタは第３の
中間ノードＣに接続されている。
った電圧増幅器ＡＤを図式的に示している。増幅器段と
抵抗負荷を含んでいるブランチの構成は、図３を参照し
て記述されたそれらに等しい。手段１０および１１の実
施の形態がまた示されていて：これらの手段は、それぞ
れ差動対として配置された第３のトランジスタＱ３およ
び第４のトランジスタＱ４と差動対として配置された第
５のトランジスタＱ５および第６のトランジスタＱ６と
を含んでいる。第３のトランジスタＱ３のベースは第４
の中間ノードＤに接続されそして第４のトランジスタＱ
４のベースは第１のトランジスタＱ１のコレクタに接続
され、第５のトランジスタＱ５のベースは第２の中間ノ
ードＢに接続されそして第６のトランジスタＱ６のベー
スは第２のトランジスタＱ２のコレクタに接続されてい
る。第３および第６のトランジスタＱ３およびＱ６のコ
レクタは正の電源端子ＶＣＣに接続されそして第４およ
び第５のトランジスタＱ４およびＱ５のコレクタは第２
のブランチの中間ノードの１つに接続されている。図４
を参照して記述した実施の形態においては、第４および
第５のトランジスタＱ４およびＱ５のコレクタは第３の
中間ノードＣに接続されている。
【００２４】増幅器ＡＤの動作のより良い理解のため
に、図５から９までが、その入力電圧の関数としてこの
増幅器内の種々の信号の漸近的変化を示している。
に、図５から９までが、その入力電圧の関数としてこの
増幅器内の種々の信号の漸近的変化を示している。
【００２５】図５は、増幅器ＡＤの入力電圧Ｖｉｎの関
数として、電位ＶＢ，ＶＣ１，ＶＤおよびＶＣ２の漸近
的変化を示している。図６および７は、増幅器ＡＤの入
力電圧Ｖｉｎの関数として、抵抗負荷の部分において、
この場合Ｒ２１において加算されるそれぞれ第１および
第２の電流ＩＯおよびＩＯ′の漸近的変化を示してい
る。図８は、増幅器ＡＤの入力電圧Ｖｉｎの関数として
抵抗負荷の上記部分Ｒ２１における全電流の漸近的変化
を示している。曲線ＩＲ２１０は、もし手段１０および
１１が存在しないならば、すなわち慣習的な差動対の場
合において、第２のブランチに流れるであろう電流を図
示している。破線の曲線は、もし第１の場合において電
流ＩＯの最大値が電流ＩＲ１２０に加算されるならば、
そしてもし第２の場合において電流ＩＯ′の最大値が先
に得られた電流に加算されるならば、抵抗負荷の部分Ｒ
２１に流れるであろう電流を図示している。図９は、本
発明による増幅器の入力電圧Ｖｉｎの関数として出力電
圧Ｖｏｕｔの漸近的変化を太い実線として図示し、同時
に細い実線は慣習的な差動対の出力電圧の漸近的変化を
図示している。
数として、電位ＶＢ，ＶＣ１，ＶＤおよびＶＣ２の漸近
的変化を示している。図６および７は、増幅器ＡＤの入
力電圧Ｖｉｎの関数として、抵抗負荷の部分において、
この場合Ｒ２１において加算されるそれぞれ第１および
第２の電流ＩＯおよびＩＯ′の漸近的変化を示してい
る。図８は、増幅器ＡＤの入力電圧Ｖｉｎの関数として
抵抗負荷の上記部分Ｒ２１における全電流の漸近的変化
を示している。曲線ＩＲ２１０は、もし手段１０および
１１が存在しないならば、すなわち慣習的な差動対の場
合において、第２のブランチに流れるであろう電流を図
示している。破線の曲線は、もし第１の場合において電
流ＩＯの最大値が電流ＩＲ１２０に加算されるならば、
そしてもし第２の場合において電流ＩＯ′の最大値が先
に得られた電流に加算されるならば、抵抗負荷の部分Ｒ
２１に流れるであろう電流を図示している。図９は、本
発明による増幅器の入力電圧Ｖｉｎの関数として出力電
圧Ｖｏｕｔの漸近的変化を太い実線として図示し、同時
に細い実線は慣習的な差動対の出力電圧の漸近的変化を
図示している。
【００２６】Ｖｉｎが負でそして絶対値において大きい
とき、トランジスタＱ１はターンオンされ難いが、一
方、トランジスタＱ２は完全にターンオンされる。第１
のブランチの電流はこうして非常に低いが、一方、第２
のブランチの電流はかなりある。抵抗器Ｒ１１とＲ１２
における電圧降下は無視できるが、一方、抵抗器Ｒ２１
とＲ２２における電圧降下はかなりある。図５は、ＶＣ
１がそのときＶＤより実質的に大きいことを示してい
る。トランジスタＱ３はこうしてターンオンされ難い
が、一方、トランジスタＱ４は完全にターンオンされ、
そして電流ＩＯが抵抗器Ｒ２１を通して流れることを生
じさせる。ＶＢがＶＣ２より実質的に大きいとき、トラ
ンジスタＱ６はターンオンされ難いが、一方、トランジ
スタＱ５は完全にターンオンされ、そして付加的な電流
ＩＯ′が抵抗器Ｒ２１を通して流れることを生ぜしめ
る。抵抗器２１を通して流れている全電流ＩＲ２１が図
８に図示されている。第２のブランチに流れる電流がそ
の最大レベルを有するのは、図９に示されるように、出
力電圧がその最低レベルにおいてであり、そして加算し
た電流ＩＯとＩＯ′によってＲ２１に発生された付加的
な電圧降下は、本発明による増幅器の出力電圧Ｖｏｕｔ
の低いレベルと慣習的な差動対の出力電圧の低いレベル
の間の値の差を説明している。
とき、トランジスタＱ１はターンオンされ難いが、一
方、トランジスタＱ２は完全にターンオンされる。第１
のブランチの電流はこうして非常に低いが、一方、第２
のブランチの電流はかなりある。抵抗器Ｒ１１とＲ１２
における電圧降下は無視できるが、一方、抵抗器Ｒ２１
とＲ２２における電圧降下はかなりある。図５は、ＶＣ
１がそのときＶＤより実質的に大きいことを示してい
る。トランジスタＱ３はこうしてターンオンされ難い
が、一方、トランジスタＱ４は完全にターンオンされ、
そして電流ＩＯが抵抗器Ｒ２１を通して流れることを生
じさせる。ＶＢがＶＣ２より実質的に大きいとき、トラ
ンジスタＱ６はターンオンされ難いが、一方、トランジ
スタＱ５は完全にターンオンされ、そして付加的な電流
ＩＯ′が抵抗器Ｒ２１を通して流れることを生ぜしめ
る。抵抗器２１を通して流れている全電流ＩＲ２１が図
８に図示されている。第２のブランチに流れる電流がそ
の最大レベルを有するのは、図９に示されるように、出
力電圧がその最低レベルにおいてであり、そして加算し
た電流ＩＯとＩＯ′によってＲ２１に発生された付加的
な電圧降下は、本発明による増幅器の出力電圧Ｖｏｕｔ
の低いレベルと慣習的な差動対の出力電圧の低いレベル
の間の値の差を説明している。
【００２７】Ｖｉｎが増加するとき、負に留まっている
間は、慣習的な増幅器段のノンリニア動作の第１の領域
に達する：トランジスタＱ１はより大きい程度まで導通
する一方、トランジスタＱ２はより小さい程度まで導通
し、同時に第１のブランチに流れている電流は増加しそ
して第２のブランチに流れている電流は減少する。電位
ＶＣ１とＶＤは互いに近づき、こうしてＱ３の導通を増
加させそしてＱ４の導通を減少させて、そして抵抗器Ｒ
２１を通して流れている電流ＩＯの累進的な除去を引き
起こす。
間は、慣習的な増幅器段のノンリニア動作の第１の領域
に達する：トランジスタＱ１はより大きい程度まで導通
する一方、トランジスタＱ２はより小さい程度まで導通
し、同時に第１のブランチに流れている電流は増加しそ
して第２のブランチに流れている電流は減少する。電位
ＶＣ１とＶＤは互いに近づき、こうしてＱ３の導通を増
加させそしてＱ４の導通を減少させて、そして抵抗器Ｒ
２１を通して流れている電流ＩＯの累進的な除去を引き
起こす。
【００２８】Ｖｉｎの符号の変化に相当するリニアな部
分では始終、トランジスタＱ６はわずかな導通に留ま
り、一方、トランジスタＱ５は非常な導通に留まってい
て、そして抵抗器Ｒ２１を通して電流ＩＯ′の流れを維
持する。
分では始終、トランジスタＱ６はわずかな導通に留ま
り、一方、トランジスタＱ５は非常な導通に留まってい
て、そして抵抗器Ｒ２１を通して電流ＩＯ′の流れを維
持する。
【００２９】Ｖｉｎが増加するとき、慣習的な増幅器段
のノンリニア動作の第２の領域に達する：トランジスタ
Ｑ１はそのときなお一層多く導通し、一方、トランジス
タＱ２はなお一層少なく導通しそして第１のブランチに
流れている電流は増加し、一方、第２のブランチに流れ
ている電流は減少する。電位ＶＣ２とＶＢは互いに近づ
き、こうしてＱ６の導通を増加させそしてＱ５の導通を
減少させて、そして抵抗器Ｒ２１を通して流れている電
流ＩＯ′の累進的な除去を引き起こす。
のノンリニア動作の第２の領域に達する：トランジスタ
Ｑ１はそのときなお一層多く導通し、一方、トランジス
タＱ２はなお一層少なく導通しそして第１のブランチに
流れている電流は増加し、一方、第２のブランチに流れ
ている電流は減少する。電位ＶＣ２とＶＢは互いに近づ
き、こうしてＱ６の導通を増加させそしてＱ５の導通を
減少させて、そして抵抗器Ｒ２１を通して流れている電
流ＩＯ′の累進的な除去を引き起こす。
【００３０】Ｖｉｎが大きな値を有するとき、トランジ
スタＱ２は非常に小さい程度まで導通する一方、トラン
ジスタＱ１は非常に大きい程度まで導通する。第２のブ
ランチの電流はこうして非常に低く、一方、第１のブラ
ンチの電流はかなりある。抵抗器Ｒ２１とＲ２２におけ
る電圧降下は無視でき、一方、抵抗器Ｒ１１とＲ１２に
おける電圧降下はかなりある。第２のブランチに流れて
いる電流が殆どゼロとなるのは、図９に示されるよう
に、そのとき出力電圧Ｖｏｕｔがその最高のレベルにお
いてである。
スタＱ２は非常に小さい程度まで導通する一方、トラン
ジスタＱ１は非常に大きい程度まで導通する。第２のブ
ランチの電流はこうして非常に低く、一方、第１のブラ
ンチの電流はかなりある。抵抗器Ｒ２１とＲ２２におけ
る電圧降下は無視でき、一方、抵抗器Ｒ１１とＲ１２に
おける電圧降下はかなりある。第２のブランチに流れて
いる電流が殆どゼロとなるのは、図９に示されるよう
に、そのとき出力電圧Ｖｏｕｔがその最高のレベルにお
いてである。
【００３１】この図面は、出力電圧Ｖｏｕｔの特性曲線
のノンリニアな領域におけるトランジスタの付加的な対
の影響を示している。慣習的な差動対の場合においてＶ
ｏｕｔがあまりに早期にＶｉｎとともに増加している第
１のノンリニアな領域において、電流ＩＯおよびＩＯ′
の付加は、Ｖｏｕｔを人為的により長い時間にわたって
低いレベルに維持し、そして引き続いて、ＩＯの累進的
減少がＶｏｕｔを準リニアに増加させることを許容して
いる。同様に、慣習的な差動対の場合においてＶｏｕｔ
があまりにゆっくりＶｉｎとともに増加している第２の
ノンリニアな領域において、電流ＩＯ′の付加は、Ｖｏ
ｕｔを人為的により長い時間にわたって中間のレベルに
維持し、そして引き続いて、ＩＯ′の累進的減少がＶｏ
ｕｔを準リニアに増加させることを許容している。
のノンリニアな領域におけるトランジスタの付加的な対
の影響を示している。慣習的な差動対の場合においてＶ
ｏｕｔがあまりに早期にＶｉｎとともに増加している第
１のノンリニアな領域において、電流ＩＯおよびＩＯ′
の付加は、Ｖｏｕｔを人為的により長い時間にわたって
低いレベルに維持し、そして引き続いて、ＩＯの累進的
減少がＶｏｕｔを準リニアに増加させることを許容して
いる。同様に、慣習的な差動対の場合においてＶｏｕｔ
があまりにゆっくりＶｉｎとともに増加している第２の
ノンリニアな領域において、電流ＩＯ′の付加は、Ｖｏ
ｕｔを人為的により長い時間にわたって中間のレベルに
維持し、そして引き続いて、ＩＯ′の累進的減少がＶｏ
ｕｔを準リニアに増加させることを許容している。
【００３２】この方法においては、出力電圧が入力電圧
の関数としてリニアに展開する領域は拡大される。この
結果が図１０に見られ得て、そしてそれは入力電圧Ｖｉ
ｎの関数としての２つの特性曲線ｄ（Ｖｏｕｔ）／ｄ
（Ｖｉｎ）、細い実線の曲線は慣習的な差動対に相当
し、太い実線の曲線は本発明による増幅器に相当してい
る、を示している。入力電圧Ｖｉｎに関する出力電圧Ｖ
ｏｕｔの微分が一定である“平坦”な部分は、出力電圧
が入力電圧の関数としてリニアに展開する部分に相当し
ている。こうして限られた領域は、慣習的な差動対に対
してよりも本発明による電圧増幅器に対して明らかに大
きい。
の関数としてリニアに展開する領域は拡大される。この
結果が図１０に見られ得て、そしてそれは入力電圧Ｖｉ
ｎの関数としての２つの特性曲線ｄ（Ｖｏｕｔ）／ｄ
（Ｖｉｎ）、細い実線の曲線は慣習的な差動対に相当
し、太い実線の曲線は本発明による増幅器に相当してい
る、を示している。入力電圧Ｖｉｎに関する出力電圧Ｖ
ｏｕｔの微分が一定である“平坦”な部分は、出力電圧
が入力電圧の関数としてリニアに展開する部分に相当し
ている。こうして限られた領域は、慣習的な差動対に対
してよりも本発明による電圧増幅器に対して明らかに大
きい。
【００３３】図１１は、図１，２，３および４に示され
る変形の１つに従った電圧増幅器ＡＤを含んでいるＡ／
Ｄ変換器を部分的に示している。現在の場合、この変換
器は、８ビットのディジタル出力信号Ｖｏｕｔ（０・・
・７）に変換されるべき差動性（Ｖｉｎ，−Ｖｉｎ）の
アナログ入力電圧を受信する。この変換器は： ・アナログ入力電圧（Ｖｉｎ，−Ｖｉｎ）を受信し、そ
してアナログ出力電圧を供給する入力増幅器ＡＤ、 ・正および負の電源端子それぞれＶｔｏｐおよびＶｂｏ
ｔ間に直列に配置された６４個の抵抗器からなる抵抗ラ
ダー１００、そして抵抗器は、それらの中間ノードに６
４個の基準電圧Ｖ０，Ｖ１，・・・Ｖ６３、Ｖ０はＶｂ
ｏｔに等しい、を供給する、 ・各々が差動の入力増幅器ＡＤの出力電圧と基準電圧Ｖ
０，Ｖ１，・・・Ｖ６３間の比較を行う６４個の比較器
からなる比較器段２００、 ・メモリセルＭ０，Ｍ１，・・・Ｍ６３として参照され
るストレージ素子からなるメモリ段３００、各メモリセ
ルＭｉ（ｉ＝０から６３）はデータ入力端子、出力端子
およびクロック入力端子を有しそして比較器からの出力
信号Ｃｉをそのデータ入力端子において受信し、すべて
のメモリセルＭ０，Ｍ１，・・・Ｍ６３はメモリ段３０
０を構成しそしてクロック信号と呼ばれる同じ信号Ｃｋ
をそれらのクロック入力端子において受信する、および ・メモリ段３００からの出力信号Ｓ０，Ｓ１，・・・Ｓ
６３を受信しそして変換器のディジタル出力信号Ｖｏｕ
ｔ（０・・・７）を供給する、入力端子と出力端子を有
するバイナリエンコーダ４００を含んでいる。
る変形の１つに従った電圧増幅器ＡＤを含んでいるＡ／
Ｄ変換器を部分的に示している。現在の場合、この変換
器は、８ビットのディジタル出力信号Ｖｏｕｔ（０・・
・７）に変換されるべき差動性（Ｖｉｎ，−Ｖｉｎ）の
アナログ入力電圧を受信する。この変換器は： ・アナログ入力電圧（Ｖｉｎ，−Ｖｉｎ）を受信し、そ
してアナログ出力電圧を供給する入力増幅器ＡＤ、 ・正および負の電源端子それぞれＶｔｏｐおよびＶｂｏ
ｔ間に直列に配置された６４個の抵抗器からなる抵抗ラ
ダー１００、そして抵抗器は、それらの中間ノードに６
４個の基準電圧Ｖ０，Ｖ１，・・・Ｖ６３、Ｖ０はＶｂ
ｏｔに等しい、を供給する、 ・各々が差動の入力増幅器ＡＤの出力電圧と基準電圧Ｖ
０，Ｖ１，・・・Ｖ６３間の比較を行う６４個の比較器
からなる比較器段２００、 ・メモリセルＭ０，Ｍ１，・・・Ｍ６３として参照され
るストレージ素子からなるメモリ段３００、各メモリセ
ルＭｉ（ｉ＝０から６３）はデータ入力端子、出力端子
およびクロック入力端子を有しそして比較器からの出力
信号Ｃｉをそのデータ入力端子において受信し、すべて
のメモリセルＭ０，Ｍ１，・・・Ｍ６３はメモリ段３０
０を構成しそしてクロック信号と呼ばれる同じ信号Ｃｋ
をそれらのクロック入力端子において受信する、および ・メモリ段３００からの出力信号Ｓ０，Ｓ１，・・・Ｓ
６３を受信しそして変換器のディジタル出力信号Ｖｏｕ
ｔ（０・・・７）を供給する、入力端子と出力端子を有
するバイナリエンコーダ４００を含んでいる。
【図１】本発明による電圧増幅器の部分的な機能回路図
である。
である。
【図２】本発明の有利な実施の形態に従った電圧増幅器
の部分的な機能回路図である。
の部分的な機能回路図である。
【図３】本発明の変形に従った電圧増幅器の部分的な機
能回路図である。
能回路図である。
【図４】本発明の好ましい実施の形態に従った電圧増幅
器の部分的な機能回路図である。
器の部分的な機能回路図である。
【図５】増幅器の入力電圧の関数として中間ノードの電
位の漸近的変化を描いている一組の特性曲線を示してい
る。
位の漸近的変化を描いている一組の特性曲線を示してい
る。
【図６】増幅器の入力電圧の関数として抵抗負荷の部分
に加算される第１の電流の漸近的変化を描いている特性
曲線である。
に加算される第１の電流の漸近的変化を描いている特性
曲線である。
【図７】増幅器の入力電圧の関数として抵抗負荷の部分
に加算される第２の電流の漸近的変化を描いている特性
曲線である。
に加算される第２の電流の漸近的変化を描いている特性
曲線である。
【図８】増幅器の入力電圧の関数として前記抵抗負荷の
部分における電流の漸近的変化を描いている一組の特性
曲線である。
部分における電流の漸近的変化を描いている一組の特性
曲線である。
【図９】増幅器の入力電圧の関数として出力電圧の漸近
的変化を描いている特性曲線である。
的変化を描いている特性曲線である。
【図１０】増幅器の入力電圧の微分係数の関係として出
力電圧の微分係数の漸近的変化を描いている特性曲線で
ある。
力電圧の微分係数の漸近的変化を描いている特性曲線で
ある。
【図１１】本発明による電圧増幅器を含んでいるＡ／Ｄ
変換器の部分的な機能回路図である。
変換器の部分的な機能回路図である。
ＡＤ 電圧増幅器 Ｑ１，Ｑ２ トランジスタ ＧＮＤ 負の電源端子 Ｖｉｎ 入力電圧 ＶＣＣ 正の電源端子 Ｖｏｕｔ 出力電圧 Ａ，Ｃ 中間ノード Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗素子 １０，１１ 比較するための手段 ＩＯ，ＩＯ′ 加算される電流 Ｑ３，Ｑ４，Ｑ５，Ｑ６ トランジスタ Ｂ，Ｄ 中間ノード Ｒ１３，Ｒ２３ 抵抗素子 ＶＣ１，ＶＣ２ コレクタ電圧 ＶＢ，ＶＤ 中間ノードの電圧 ＩＲ２１ 抵抗器Ｒ２１を通して流れている電流 ＩＲ２１０ 比較手段が存在しないときの抵抗器Ｒ２１
を通して流れている電流 １００ 抵抗ラダー Ｖ０，Ｖ１，・・・Ｖ６３ 基準電圧 Ｖｔｏｐ，Ｖｂｏｔ 電源端子 ２００ 比較器段 Ｃ０，Ｃ１，・・・Ｃ６３ 各比較器からの出力信号 ３００ メモリ段 Ｍ０，Ｍ１，・・・Ｍ６３ メモリセル ＣＫ クロック信号 ４００ バイナリエンコーダ Ｓ１，Ｓ２，・・Ｓ６３ 各メモリセルからの出力信号 Ｖｏｕｔ（０），Ｖｏｕｔ（１），・・・Ｖｏｕｔ
（７） ディジタル出力信号
を通して流れている電流 １００ 抵抗ラダー Ｖ０，Ｖ１，・・・Ｖ６３ 基準電圧 Ｖｔｏｐ，Ｖｂｏｔ 電源端子 ２００ 比較器段 Ｃ０，Ｃ１，・・・Ｃ６３ 各比較器からの出力信号 ３００ メモリ段 Ｍ０，Ｍ１，・・・Ｍ６３ メモリセル ＣＫ クロック信号 ４００ バイナリエンコーダ Ｓ１，Ｓ２，・・Ｓ６３ 各メモリセルからの出力信号 Ｖｏｕｔ（０），Ｖｏｕｔ（１），・・・Ｖｏｕｔ
（７） ディジタル出力信号
Claims (9)
- 【請求項１】 入力電圧を受信しそして出力電圧を供給
することを意図された電圧増幅器であって、その電圧増
幅器は差動対として配置されている第１および第２のト
ランジスタを含んでいる増幅器段を含んでいて、第１の
トランジスタのベースは入力電圧を受信することを意図
され、第２のトランジスタのベースは前記入力電圧に対
して反対の電圧を受信することを意図され、第１のトラ
ンジスタのコレクタは抵抗負荷を含んでいる第１のブラ
ンチによって正の電源端子に接続され、第２のトランジ
スタのコレクタは、出力電圧を供給することを意図さ
れ、抵抗負荷を含んでいる第２のブランチによって正の
電源端子に接続されている、において、 第１のブランチは正の電源端子と第１のトランジスタの
コレクタ間の少なくとも第１の中間ノードを特色となす
少なくとも２個の直列配置された抵抗素子によって構成
され、第２のブランチは正の電源端子と第２のトランジ
スタのコレクタ間の少なくとも第２の中間ノードを特色
となす少なくとも２個の直列配置された抵抗素子によっ
て構成され、電圧増幅器は、一方で第２の中間ノードの
電位を第１のトランジスタのコレクタの電位と、他方で
第１の中間ノードの電位を第２のトランジスタのコレク
タの電位と比較するための、そして、第２の中間ノード
の電位が第１のトランジスタのコレクタの電位を超える
とき累進的にゼロに減少させられる第１の電流と第２の
トランジスタのコレクタの電位が第１の中間ノードの電
位を超えるとき累進的にゼロに減少させられる第２の電
流とを第２のブランチの抵抗負荷の部分に供給された電
流に加算するための手段を具えていることを特徴とする
電圧増幅器。 - 【請求項２】 請求項１記載の電圧増幅器において、一
方で第２の中間ノードの電位を第１のトランジスタのコ
レクタの電位と比較するための手段と他方で第１の中間
ノードの電位を第２のトランジスタのコレクタの電位と
比較するための手段とが、差動対として配置された第３
および第４のトランジスタと差動対として配置された第
５および第６のトランジスタとをそれぞれ含み、第３の
トランジスタのベースが第２の中間ノードに接続されそ
して第４のトランジスタのベースが第１のトランジスタ
のコレクタに接続され、第５のトランジスタのベースが
第１の中間ノードに接続されそして第６のトランジスタ
のベースが第２のトランジスタのコレクタに接続され、
第４および第５のトランジスタのコレクタが第２の中間
ノードに接続されていることを特徴とする電圧増幅器。 - 【請求項３】 入力電圧を受信しそして出力電圧を供給
することを意図された電圧増幅器であって、その電圧増
幅器は差動対として配置されている第１および第２のト
ランジスタを含んでいる増幅器段を含んでいて、第１の
トランジスタのベースは入力電圧を受信することを意図
され、第２のトランジスタのベースは前記入力電圧に対
して反対の電圧を受信することを意図され、第１のトラ
ンジスタのコレクタは抵抗負荷を含んでいる第１のブラ
ンチによって正の電源端子に接続され、第２のトランジ
スタのコレクタは、出力電圧を供給することを意図さ
れ、抵抗負荷を含んでいる第２のブランチによって同じ
正の電源端子に接続されている、において、 第１のブランチが正の電源端子と第１のトランジスタの
コレクタ間の少なくとも第１のおよび第２の中間ノード
を特色となす少なくとも３個の直列配置された抵抗素子
によって構成され、第２のブランチが正の電源端子と第
２のトランジスタのコレクタ間の少なくとも第３および
第４の中間ノードを特色となす少なくとも３個の直列配
置された抵抗素子によって構成され、電圧増幅器が、一
方で第１のトランジスタのコレクタと第４の中間ノード
の電位との、他方で第２のトランジスタのコレクタと第
２の中間ノードの電位との比較をするための、そして、
第４の中間ノードの電位が第１のトランジスタのコレク
タの電位を超えるとき累進的にゼロに減少される第１の
電流と第２のトランジスタのコレクタの電位が第２の中
間ノードの電位を超えるとき累進的にゼロに減少される
第２の電流とを第２のブランチの抵抗負荷の部分に供給
された電流に加算するための手段を具えていることを特
徴とする電圧増幅器。 - 【請求項４】 請求項３記載の電圧増幅器において、一
方で第１のトランジスタのコレクタと第４の中間ノード
の電位を比較するための手段と他方で第２のトランジス
タのコレクタと第２の中間ノードの電位を比較するため
の手段とがそれぞれ差動対として配置された第３および
第４のトランジスタと差動対として配置された第５およ
び第６のトランジスタとを含み、第３のトランジスタの
ベースが第４の中間ノードに接続されそして第４のトラ
ンジスタのベースが第１のトランジスタのコレクタに接
続され、第５のトランジスタのベースが第２の中間ノー
ドに接続されそして第６のトランジスタのベースが第２
のトランジスタのコレクタに接続され、第４および第５
のトランジスタのコレクタが第２のブランチの中間ノー
ドの１つに接続されていることを特徴とする電圧増幅
器。 - 【請求項５】 請求項４記載の電圧増幅器において、第
４および第５のトランジスタのコレクタが第３の中間ノ
ードに接続されていることを特徴とする電圧増幅器。 - 【請求項６】 請求項３乃至５のいずれか１項記載の電
圧増幅器において、一方で第１と第２の中間ノード間の
そして他方で第３と第４の中間ノード間の抵抗素子が同
じ値Ｒを有し、一方で正の電源端子と第１の中間ノード
間のそして他方で正の電源端子と第３の中間ノード間の
抵抗素子がＲよりも小さい同じ値を有し、そして一方で
第２の中間ノードと第１のトランジスタのコレクタ間の
そして他方で第４の中間ノードと第２のトランジスタの
コレクタ間の抵抗素子がＲよりも小さい同じ値を有して
いることを特徴とする電圧増幅器。 - 【請求項７】 請求項３乃至５のいずれか１項記載の電
圧増幅器において、一方で第１と第２の中間ノード間の
そして他方で第３と第４の中間ノード間の抵抗素子が同
じ値Ｒを有し、正の電源端子と第１の中間ノード間のそ
して第２の中間ノードと第１のトランジスタのコレクタ
間の抵抗素子が、正の電源端子と第３の中間ノード間の
そして第４の中間ノードと第２のトランジスタのコレク
タ間の抵抗素子と同様にＲより小さい同じ値を有してい
ることを特徴とする電圧増幅器。 - 【請求項８】 請求項１乃至７のいずれか１項記載の電
圧増幅器において、増幅器段の負荷を構成している抵抗
素子は抵抗器であることを特徴とする電圧増幅器。 - 【請求項９】 ディジタル出力信号に変換されるべき差
動性のアナログ入力電圧を受信することを意図されたＡ
／Ｄ変換器であって、 ・アナログ入力電圧を受信し、そしてアナログ出力電圧
を供給することを意図された入力増幅器、 ・正および負の電源端子間に直列に配置された抵抗ラダ
ー、その中において抵抗器はそれらの中間ノードに複数
の基準電圧を供給することを意図されている、 ・各比較器が入力増幅器の出力電圧と基準電圧の１つの
間の比較を行うことを意図されている比較器段、 ・上記比較の結果をストアすることを意図されているメ
モリ段、そして ・メモリ段にストアされた情報を受信し、そして変換器
のディジタル出力信号を供給することを意図されている
バイナリエンコーダを含んでいるＡ／Ｄ変換器におい
て：入力増幅器は、請求項１乃至８のいずれか１項記載
の増幅器であることを特徴とするＡ／Ｄ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9514131 | 1995-11-29 | ||
| FR9514131 | 1995-11-29 |
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|---|---|
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|---|---|---|---|
| JP8316387A Pending JPH09186595A (ja) | 1995-11-29 | 1996-11-27 | 電圧増幅器およびそれを用いたａ／ｄ変換器 |
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|---|---|
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| JP (1) | JPH09186595A (ja) |
| KR (1) | KR970031239A (ja) |
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|---|---|---|---|---|
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-
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- 1996-11-29 KR KR1019960059226A patent/KR970031239A/ko not_active Application Discontinuation
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