JP2768715B2 - 積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法 - Google Patents

積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法

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Description

【発明の詳細な説明】 ［発明の分野］ 本発明は、アナログ・ディジタル変換器に関し、特に
このような変換器の出力における積分直線性エラーを補
償する回路に関する。
［発明の背景］ サンプリング比較器を使用したアナログ・ディジタル
変換器においては、各入力アナログ信号サンプルが複数
の異なる基準信号レベルと同時に比較されて、近似的に
サンプル振幅が決定される。この技術分野において通常
使用されている１つの比較器が米国特許第3,676,702号
に開示されている。このように、決定された振幅値は、
利用するのに適切であるように対応するディジタル表示
の値、例えば２進符号化された値に変換される。
サンプリング比較器はその入力接続部で寄生容量の影
響を受けやすいことは周知である。この影響はディジタ
ル・アナログ変換器の全体の応答特性においてときどき
Ｓ型湾曲エラーと呼ばれる積分直線性エラー（integral
linearity error）を生ずる。このエラーは同じ寄生容
量効果から起因し、特性の各最小ビット（LSB）の大き
さのステップにおいて明らかである微分直線性エラー
（differential linearity error）の累積効果である。
積分直線性エラーの問題はIEEEジャーナル・オブ・ソリ
ッドステート・サーキット（IEEE Journal of Solid−S
tate Circuits）、第SC−14巻、第６号、1979年12月、
第926ページ乃至第932ページに所載のエー・ジー・エフ
・ディングウォール（A.G.F.Dingwall）による論文「拡
張可能なモノリシック６ビット20MHz CMOS/SOS A/D変
換器（Monolithic Expandable 6 Bit 20MHz CMOS/SOS A
/D Converter）」の「正確さ」という項の所に「長期間
回復エラー（long time recovery error）」として詳細
に説明されている。また、この問題は本発明に関連した
範囲で以下に更に説明する。
積分直線性エラーの問題を克服する従来のいくつかの
試みは、前述したディングウォールの論文に指摘されて
いるように、低抵抗の基準電源分圧器を設けて、必要な
種々のレベルの基準電圧を供給することに向けられてい
る。このような分圧器はタップ付の単一の金属線の形状
を有し、分圧器電流が非常に大きいので比較器の寄生容
量を充電および放電することによって生ずる理想から変
動は実質的に無視し得るものである。しかしながら、こ
の大きな電流はそれに応じて大きな電力消費を伴なう。
後者の要因は現在のシステムの設計における焦点が価格
を最小にし、大きな電力消費に伴う放熱の課題を最小に
することであるので避けるべき問題である。
［発明の要約］ 積分直線性エラーおよび電力消費の問題は、本発明の
アナログ・ディジタル変換器で、積分直線性エラーに対
してほぼ鏡像関係（対称な関係）を有する別のエラー信
号を発生し、このエラー信号を積分直線性エラーに対し
て逆向きに供給することにより積分直線性エラーを少な
くとも部分的に相殺することによって、大幅に低減され
る。
本発明の一面によれば、アナログ・ディジタル変換器
は、複数の異なる基準電圧を発生する手段と、入力アナ
ログ信号を前記複数の異なる基準電圧と比較して、所定
の程度の積分直線性エラーを含むような、前記入力アナ
ログ信号に対応するディジタル出力信号を発生する手段
と、この手段に接続され、前記積分直線性エラーを少な
くとも部分的に相殺する向きの別のエラーを発生する手
段とを有する。
本発明の一態様においては、前記別のエラーは、基準
電圧を比較器に供給する各循環的な時間にアナログ・デ
ィジタル変換器のサンプリング比較器に対する基準電圧
供給用分圧器の中央部分の抵抗を低減することによって
発生される。
本発明の別の面によれば、変換器のサンプリング周波
数が変化したときに抵抗の低減量を変更する必要がない
ように、固定持続時間の抵抗低減用期間が設定される。
本発明は添付図面を参照した以下の詳細な説明より更
に完全に理解することができるであろう。
［図面を参照した詳しい説明］ 第１図は本発明による積分性直線性エラー補償を利用
したアナログ・ディジタル変換器10を示す。アナログ入
力信号VINは変換器入力端子11から比較器群13を構成す
る複数のサンプリング比較器12の各々の電圧監視入力端
子に供給される。第１図においては図を簡単にするため
に５個の比較器のみが示されているが、例示の用途にお
いては変換器10はＮビットのディジタル出力を発生し、
Ｎ＝８である場合には、比較器12は256個使用される。
各比較器は前述した米国特許第3,676,702号に記載され
ているような形式のものが都合がよく、これは第７図に
示すものであり、後で詳しく説明する。
比較器群13の各比較器は補償式基準電圧供給回路17か
ら供給される異なるレベルの電圧を基準とする。本発明
の一面によると、比較器12の寄生容量の結果であると考
えられる変換器10の出力における積分直線性エラーの影
響を少なくとも部分的に相殺する補償が行われる。この
補償は、例えば以下に更に説明するように、寄生容量の
影響が直線性に最も大きく損害を与える惧れのある期間
中に基準電圧供給回路17の出力基準端子間にわたる電圧
分配を変更するように少なくとも１つの抵抗分路、例え
ば抵抗28および33を周期的に接続することによって行わ
れる。この周期的な接続はゲート29、インバータ30およ
び32、トランジスタ31および36を含むクロック・ロジッ
クによって達成される。256個の比較器12の出力状態は
それぞれのラッチ回路18で捕捉され、デコードおよび並
列ロジック・アレイ回路19によってＮビットのディジタ
ル出力信号にデコードされる。第１図の補償式基準電圧
供給回路17および比較器12について、比較器のアナログ
入力および基準電圧サンプリング機能をそれぞれ示す第
４図および第５図の時間線図、基準補償スイッチング機
能を示す第６図の時間線図、比較器12の構成例を示す第
７図の簡略回路図、ならびに比較器の動作を示す第８図
乃至第11図の信号対時間図を参照して以下詳細に説明す
る。
ここで、各比較器はクロック信号源16からの相補型の
クロック信号CL1およびCL1′の制御の下に交互に信号監
視入力および補償基準電圧供給源17からの基準電圧入力
を同時にサンプリングすることに留意されたい。このよ
うな比較器入力のサンプリングは任意の予め定めた速度
で行えばよく、実施例では10MHz乃至20MHzの範囲内にあ
ると考える。各比較器12のサンプリング機能に関連する
寄生容量は比較器にそれぞれ接続されている寄生容量CP
として概略的に示されている。
電力コストを適切に低くするために、比較的高い抵抗
の基準電圧供給回路を使用することが有利である。この
ために、例えば、金属酸化物半導体（MOS）技術で形成
された比較器を使用して10乃至20メガヘルツ（MHz）の
サンプリング周波数範囲で動作するように設計された変
換器の場合には約500オームの基準電圧供給回路抵抗が
採用される。しかしながら、このように高い基準電圧供
給回路抵抗の場合には、比較器の寄生容量はその電荷を
上述の周波数において充分に急速に安定状態へ調節する
ことができず、（第２図を参照して後で説明するよう
に）積分直線性エラーが生じる。このエラーは、本発明
によれば、比較器が基準電圧をサンプリングする各サン
プリング期間の始めの部分の間に、例えば第５図の時刻
t2のあたりで、基準電圧供給回路を周期的に変更するこ
とによってほとんど相殺される。この変更は（後で詳し
く説明するように）少なくとも部分的に相殺するための
基準電圧エラーを発生する。
比較器12の各々は、その信号監視入力の電圧VINがそ
の基準入力に接続されている（第７図に示す）電圧Vrに
よって決定される所定のしきい値電圧レベルより小さい
とき、出力が低レベル（すなわち２進０）になり、また
信号監視入力の電圧がしきい値電圧レベルより大きいと
き、出力が高レベル（すなわち２進１）になる。この結
果、複数の比較器12のうち、現在の入力アナログ信号サ
ンプルより小さい電圧にある基準電圧供給回路17の出力
タップに接続されている比較器12は全て高レベル（２進
１）の出力を発生し、現在の入力アナログ信号サンプル
より大きい電圧にある基準電圧供給回路の出力タップに
接続されている比較器12は全て低レベル（２進０）の出
力を発生する。すべて２進１の出力の上にすべて２進０
の出力があるこのような出力信号の配列は本技術分野に
おいて時々「温度計スケール」または「バーコード化ス
ケール」と呼ばれているが、以下これをバーコード化ス
ケールと称する。比較器群13の出力は周知のＤ型双安定
回路のようなクロック作動式ラッチ18を介してデコード
および並列ロジック・アレイ回路19の入力に接続され
る。この回路19は２つの機能を達成するために上述した
ディングウォールの論文に示されているような論理回路
を有している。回路19はまずそのＮ×25個（変換器10か
ら８ビット出力を有する実施例におけるＮ＝８の場合に
は256個）の入力の内、バーコード化スケールの信号が
２進１から２進０に変化した１つの入力を識別する。ま
た、回路19は例えば交差点マトリックス変換またはテー
ブル・ルックアップ機能を使用して256個の内の１つの
情報を対応する８ビットの２進符号化値に符号化し、そ
の適当な信号をディジタル出力回路バス20の８本のリー
ド線に供給する。
クロック信号源16は上述した相補型のクロック信号を
比較器12に供給することによって変換器のサンプリング
速度を定める。また、クロック信号源16は、比較器の出
力が入力電圧VINのサンプリングに続いて安定した後、
ラッチ18が比較器の出力をサンプリングできるようにラ
ッチ18にサンプル速度信号CL5を供給する。クロック信
号源16の出力CL6は、新しいラッチの状態が安定した
後、回路19がラッチの出力を受け取って処理するように
回路19を作動する。また、クロック信号源の出力CL14が
比較器による基準電圧供給回路の出力のサンプリングの
時刻の直ぐ前に基準電圧供給回路17に供給されて、基準
電圧供給回路17における周期的な補償機能を作動する。
基準電圧供給回路17は抵抗よりなる分圧器22を有して
いる。この分圧器22は複数の同じ値の抵抗Ｒよりなり、
この複数の抵抗の内の１つは半分の２つに分割され、そ
の各半分の抵抗R/2は分圧器全体の異なる端部にそれぞ
れ接続されている。各抵抗Ｒは256個の比較器を有する
実施例においては約２オームである。図には分圧器の抵
抗の８個のみが実際に示されている。タップ回路が分圧
器22の隣り合う抵抗間の直列回路接続点に接続されて、
比較器群13の比較器のそれぞれの基準入力端子まで延び
ている。このようにして、比較器は分圧器22上の規則正
しい間隔、すなわち等間隔の抵抗点に接続され、したが
って理想的な場合には、すなわち積分直線性エラーがな
い場合には、比較器は分圧器の対応する等しい間隔の電
圧点を基準とする。抵抗Ｒの直列組合せ回路は丸で囲ん
だ極性符号（＋）を持つ供給電圧VREFの電源21に接続さ
れている。256個のレベルまたはカウントの変換器出力
スケールにおいて、分圧器22の抵抗間にわたって電源21
の基準電圧が理想的に直線的に分配されていると仮定す
ると、４分の１スケール、２分の１スケール、４分の３
スケールおよびフルスケールのレベル点がタップ回路2
3,24,26および27によりそれぞれ64,128,192および256の
スケール・カウントの対応する比較器に接続されてい
る。コンデンサ25が変換器を安定化するために例えばサ
ンプリング速度のノイズ除去用に２分の１スケールのタ
ップ回路24をアースにバイパスしている。20MHzで動作
する実施例においては、コンデンサ25の容量は0.1マイ
クロファラッドである。
第２図は理想的な変換器の入力電圧対出力電圧を実線
で示している。出力電圧は、例えば５ボルトの出力電圧
範囲を、振幅単位と呼ぶ256個のLSBの大きさの区分に分
けて表わされている。変換器10の動作は既に説明したよ
うに、10乃至20MHzの範囲のサンプリング周波数におけ
るような高速動作において、その特性に積分直線性エラ
ーを発生することが知られている。実際の特性は第２図
の点線で示すように分圧器22に沿った基準電圧分配の理
想的な直線性に対するエラーを含んでいる。第２図に部
分的に拡大して示すように、点線の曲線は実際には、変
換器入力のアナログ値のディジタル近似におけるLSBの
大きさのステップに対応するステップ波形（階段状波
形）で構成されている。
第３図は積分直線性エラー対出力振幅ユニットの形に
書き直した同じ情報を示している。この図では、ステッ
プ状のディジタル近似は、第２図の実際の特性の曲線に
類似した形を有する曲線の上に大体１つのLSBの振幅の
鋸歯状波形を重畳したものになる。このような２つの合
成曲線が第３図に示されており、一方の比較的小さな曲
線は10MHzのサンプリング速度の実施例に対するもので
あり、大きな曲線は20MHzの実施例に対するものであ
る。また、（後で説明する）補償用に発生するエラーに
ついて対応する点線の曲線が第３図に示されている。前
述したディングウォールの論文に説明されているよう
に、エラーはそれぞれの比較器における寄生容量の影響
によるものであると考えられている。実際のエラー特性
はサンプリング速度に関わることなくゼロの出力振幅の
点、２分の１のスケールの128出力振幅単位の点および
フルスケールの256出力振幅単位の点で理想的な場合と
同様にゼロのエラーを有する。発生した補償用のエラー
特性の各々は対応する実際のエラー特性に対して大体鏡
像関係であるが、実際のエラーのものよりもピークがよ
り強調されている。
第４図および第５図は比較器12をストロービング（st
robing）するために使用される相補型のクロック信号CL
1およびCL1′を示す時間線図である。これらのクロック
信号はオンすなわち高レベル信号の時間がオフすなわち
低レベル信号の時間と異なる非対称であることがわか
る。このような非対称の使用およびその利点については
米国特許第4,633,222号に充分に説明されている。
第７図は任意の１つの比較器12の構成例を示す簡略回
路図である。比較器のアナログ信号入力端子37には入力
信号VIN（第１図の変換器10の入力端子11から比較器12
の全てに並列に供給される信号）が供給される。比較器
の基準入力端子38は第１図の基準電圧供給回路17の分圧
器22の隣り合う抵抗Ｒの間の１つのタップから基準電圧
Vrを受ける。基準電圧Vrは各比較器12に対して異なる値
を有している。端子37および38はそれぞれ第４図および
第５図のクロック信号の制御の下にスイッチ41および42
を介して交互に共通信号入力端子39およびコンデンサ40
に接続される。コンデンサ40は端子39の電圧変化を自動
零位調節型インバータ46の入力端子43に供給する。イン
バータ46は基準入力のスイッチングに関連してスイッチ
されるフィードバック回路を有している。すなわち、イ
ンダータ46の出力および入力は、比較器の基準入力38が
第４図乃至第６図および第９図乃至第10図に示す時刻t2
とt4との間および時刻t6の後においてサンプリングされ
ている間、スイッチ44によって互いに接続される。寄生
容量CpaおよびCpbはそれぞれ端子39および43の近くに接
続されているように示されているが、以下に更に説明す
る。ラッチ回路18は適当な利用のためにインバータ45の
出力を保持する。前掲の米国特許第3,676,702号に示さ
れているように、スイッチ41,42および44は相補型の金
属−酸化物−半導体（MOS）技術で形成され、現在の技
術の状態においては約５キロオームの抵抗を有してい
る。
第８図乃至第11図は寄生容量が変換器の直線性に影響
を与えない低い周波数の場合における第７図の比較器の
動作を示す電圧対時間線図である。この図は第１図の基
準電源１の電圧が５ボルトであり、比較器の基準入力端
子38（第７図）が分圧器22の３ボルトのタップに接続さ
れ、アナログ入力電圧VINが最初０ボルトであり、第８
図に示すように時刻t4の直前で４ボルトに変化する場合
を示している。最初に、時刻t0の前において、スイッチ
42および44はオン（閉成）であり、スイッチ41はオフ
（開放）である。端子39の電圧V39は３ボルトのVr電圧
にある。また、スイッチ44によるフィードバックのため
に、端子43の電圧V43および端子48の電圧V48は供給電圧
の２分の１に自動的に零位調節されている。この供給電
圧はインバータ46の中に含まれている。時刻t0におい
て、スイッチ41がターンオンされて入力電圧VINをサン
プリングし、他方スイッチ42および44はターンオフされ
る。このとき、端子39および43の電圧はコンデンサ40お
よび寄生容量Cpb間の電荷の分割によって３ボルトより
も幾らか低下し、これによりインバータ46の出力の電圧
V48は５ボルト近くまで切替えられる。時刻t2の前にお
いて、ラッチ18が端子48のインバータ出力電圧レベルを
記録するように作動される。
時刻t2において、スイッチの状態は基準電圧Vrを再び
サンプリングするように変化する。この基準電圧監視動
作中の一時刻において、アナログ入力が第８図に示すよ
うに４ボルトに変化する。時刻t4において、スイッチ41
はターンオフされ、スイッチ42および44はターンオンさ
れて、各端子電圧は第９図乃至第11図に示すように新し
いアナログ電圧値へ調節され始める。
寄生容量は、コンデンサ40の両端に破線でコンデンサ
CpaおよびCpbとして示されているが、第９図乃至第10図
に示す理想的な動作に対して電圧の変化をかなり遅くす
る。そして、変換器の動作周波数が第８図乃至第11図の
説明で最初に想定した低い周波数からかなり上昇する
と、時間スケールが圧縮され、比較器12の回路容量の電
荷が時刻t2後に分圧器の接続されたタップの基準電圧に
まで調節されるように利用できる時間が不十分になる。
このため時刻t4前の平坦な電圧の区域が消滅し、その結
果として基準が不適正になることにより変換器出力に積
分直線性エラーが生じる。この作用はサンプリング周波
数が増大するにつれて増大する。同じ不十分な時間によ
る影響は少なくとも２つの理由のために時刻t0後および
時刻t4入力電圧のVINのサンプリングの際には問題が低
減する。これは、入力電圧VINのサンプリング中、自動
零位調節型インバータ46をトリップするためには正方向
または負方向のレベルの変化のみが必要であるので端子
43を正確なレベルに設定することは必要でないからであ
る。また、寄生容量の充電路のRC時定数が基準電圧サン
プリング段階中よりもずっと小さいからである。
各比較器は分圧器22からのそれぞれの特定の電圧Vrを
同時に基準として用いる。寄生容量はコンデンサ40の理
想的な基準電圧への充電ならびに電圧V46およびV39間の
差の即時の実施を遅らせる。この実施に必要な時間は全
ての比較器に対する前の最後のサンプル電圧VINの大き
さおよび特定の比較器が調節しなければならない電圧Vr
の大きさに依存する。サンプリング速度が10MHz乃至20M
Hzの範囲にある図示の実施例のような用途においては、
比較器の全ての寄生容量の作用が完全に安定化するため
に利用できる時間は不十分である。このような不完全な
安定化の結果として基準が不適切となり、上述したよう
に変換器出力にエラーが発生する。
各比較器の寄生容量はその電荷を特定の基準電圧Vrに
向かって調節するとき、その電圧V39が電圧Vrより大き
いかまたは小さいかによって充電または放電する。前の
最後の入力アナログ電圧VINに少なくともほぼ等しい分
圧器のタップの電圧を基準としている比較器をここで便
宜のために「基準比較器」と称し、その寄生容量は前述
したように電圧がほぼ等しいときは基準サンプリング期
間中に電荷がほとんどまたは全く変化しない。しかしな
がら、その他の比較器においては、充電電流または放電
電流が分圧器22の一部を通って、１つ以上の他の比較器
の寄生容量に流れる。このため、分圧器に沿って基準比
較器の上側または下側にあるこのような他の比較器の寄
生容量は電荷を交換すると言うことができる。このよう
な交換の間、分圧器22の一部に流入しまたは一部から流
出する電流は、分圧器抵抗間のIR効果の分布（すなわち
タップの有効な電気的間隔）を、直線的な変換器動作を
生じるのに必要な理想的な分布から変更する。換言する
と、分圧器タップの有効な電気的間隔は動的に変化し、
基準電圧が最初に供給される短い期間の間、中央領域の
タップは中央領域より外側の分圧器の両端の領域のタッ
プのものよりも更に広い電気的間隔になる。
このような分布が変更されることによって第２図およ
び第３図に示すエラーが発生する。分圧器22の両端近く
の分圧器のタップは、電源の端子電圧に実質的にクラン
プされているかまたは寄生容量に流れる電流成分が比較
的小さいので、ゼロまたは小さいエラーが生じる。２分
の１スケールのタップ領域では、分圧器の上半分の寄生
電流が２分の１スケールのタップの電圧Vrを理想的なも
のより低くし、下半分の寄生電流が２分１スケールのタ
ップの電圧Vrを理想的なものより高くする傾向があるの
でエラーはゼロになる。
不当に低い分圧器抵抗または異常に低いスイッチ抵抗
（消費電力の観点から）を使用することなく積分直線性
エラーの影響を低減するために、寄生容量によるエラー
成分とは逆向きのVrエラー成分（補償用の成分）を発生
する手段が設けられる。現在の技術状態において、異常
に低いスイッチ抵抗は１キロオーム以下である。第２図
および第３図の点線で示す補償用のエラー成分は、変換
器10の特定の用途に対する許容レベルに正味のエラー
（すなわち未補償の実際のエラーから補償用のエラー成
分を引いた正味のエラー）を低減するに充分な大きさで
あるように形成される。換言すると、補償用のこの別の
エラー成分は分圧器のタップの有効な間隔を一時的に変
更するが、この場合の変更は分圧器の中央領域のタップ
の間隔を低減し、かつ両端の領域のタップの間隔を増大
する効果を有する。この効果は補償のない場合の前述し
た広い間隔を相殺する傾向がある。
例示の実施例においては、補償用エラー発生手段は、
第６図に示すような変換器の動作サイクルの基準サンプ
リング期間の始めの部分の間に、分圧器22の中央領域の
抵抗を分路する回路を有している。この分路は時刻t1と
t2の間および時刻t5とt7の間に接続されることが示され
ている。分路の抵抗およびその接続位置は分圧器22の分
路されない両端の領域におけるIR降下を増大するように
選択され、これにより寄生容量の回復を加速して、分圧
器の部分間にわたる通常のIR降下の分布を更に迅速に回
復させるようにする。分路抵抗の値は未補償のエラーお
よび補償用のエラーの振幅をほぼ等しくするものであ
る。接続の位置は最大充電電流エラーと最大放電電流エ
ラーの領域、すなわち分圧器の約４分の１スケールの位
置と４分の３スケールの位置との間を結ぶように選択さ
れる。積分直線性エラーに対するこの種のエラーの補償
の特定の実施例を第１図の回路に関連して次に説明す
る。
積分直線性エラーに対する補償は、例えば、各比較器
12が基準電圧供給回路17からのそれぞれの基準電圧をサ
ンプリングする基準サンプリング期間の少なくとも始め
の部分の間において分圧器22の抵抗よりもほぼ一桁大き
い抵抗によって分圧器の少なくとも１つの中央部分にあ
る抵抗を分路することによって達成される。このために
は、抵抗28が分圧器22上の対称的な回路点の間にＮチャ
ンネルMOSトランジスタ・スイッチ31のソース・ドレイ
ン路と直列に接続される。これらの回路点は分圧器の４
分の１スケールのタップおよび４分の３スケールのタッ
プよりも僅かに内側に、すなわち２分の１スケールのタ
ップ24の方へ僅かに近づいた点にすることが都合がよ
い。
抵抗28の分路の接続の正確な位置は、第３図および第
12図からわかるように、未補償のエラーの曲線が比較的
平らな曲線領域に最大振幅を有しているので厳密にする
必要はない。位置の選択は典型的にはエラーの振幅が最
も低くなるように試行錯誤で選択され、それは通常補償
されたエラー曲線の正および負の突出部がほぼ等しくな
る場合に生じる。このような曲線は第12図の点線で示す
曲線である。その曲線はエラー特性の各半分内に、未補
償の特性の同じ半分の突出部の極性とは反対の極性を持
つ狭い過補償の中央突出部、およびその未補償の突出部
と同じ極性を持つ２つの広い突出部を有する。第12図に
示すように、過補償の突出部は64および192の出力振幅
単位によって示されるほぼ４分の１の点に発生する。
第１図を再び参照すると、第６図のクロック信号CL14
の先端はナンド・ゲート29およびインバータ30を介して
トランジスタ31のゲート端子に接続され、そのトランジ
スタをオンにして、抵抗28を有する分路を導通させる
（以下に説明するように、抵抗33を有する別の分路が設
けられている場合には、トランジスタ36も同時にオンす
る）。同じクロック・パルスの先端は一連の奇数個の縦
続接続されたインバータ32、ゲート29およびインバータ
30を介してトランジスタ31を一定時間の後にオフにす
る。この一定時間はクロック周波数に関係なく同じであ
り、例示した実施例においては、一連のインバータ32と
して21個を使用することによって約25ナノ秒である。イ
ンバータ30および32は前掲の米国特許第3,676,702号に
示されているような形式のものが都合がよく、その場合
の各インバータは一対の相補型のMOSトランジスタで構
成される。一定パルス幅発生器としてゲート29およびイ
ンバータ30および32のような組合せロジックを使用する
利点は前掲の米国特許第4,633,222号に開示されてい
る。
第１図および第６図に示すように、クロック信号CL14
はトランジスタ31を作動する。この信号は、基準電圧を
サンプリングするためにスイッチ42および44が共に作動
される時刻t2およびt6より少し前の時刻t1およびt5に高
レベルになる。この時刻を基準サンプリング期間の先端
の時刻より前にすることにより、分路スイッチング用の
トランジスタが基準サンプリングの前に安定化するため
の時間が得られる。時刻t1およびt3の間の比較的長い期
間は、寄生容量の電荷がそれぞれの基準電圧を表す適当
な電荷レベルに安定化するための最大の機会を与える。
この期間はトランジスタ31を作動するクロック信号供給
回路の特性によってクロック周波数に無関係に固定され
ている。この結果、クロック周波数が変化した場合に
は、分路接続用のトランジスタのスイッチング周波数が
変化し、クロック信号CL14の波形のデューティサイクル
も同様に変化するが、時刻t1とt3との間のターンオン・
パルスの幅は同じに留まる。
この一定のパルス幅のクロック信号発生回路の場合に
は、クロック周波数すなわち変換器入力のサンプリング
速度は周波数の変化から生じる基準サンプリング時間の
増減に整合させるために分圧器の分路用の適当な新しい
抵抗を決定し直す必要もなく異なる値に設定し得ること
がわかった。同様に、低いサンプリング周波数の場合、
すなわちサンプリング速度が例示した10MHzの速度より
充分低く、このため基準電圧が第６図の一定の補正パル
スよりもかなり長くオンに切換えられている場合には、
過渡的なエラー補正効果は消滅し、最終的な分圧器補正
が無視し得るものになる。サンプリング速度が増大する
に従って、過渡的なエラー補償の効果が該補正に貢献
し、補正効果はサンプリング速度に比例して増大する。
補正効果の増大は基準パルスが補正パルスよりも僅かに
短くなるまで、すなわち最大補正点まで生じる。
分圧器の分路の効果は分圧器の分路された部分の全体
の並列抵抗を減らすことである。従って、分圧器の分路
された部分の両端間の電圧降下が低減し、分圧器の両端
部の残りの分圧器部分の電圧降下は増大する。この分圧
器電圧の再分布によりそれぞれのタップ回路の電圧に対
応する変化が生じる。これらの変化は前述した積分直線
性エラーを大幅に相殺する別の（補償用のエラー）を構
成することがわかった。
第12図はいくつかの異なる状態における積分直線性エ
ラーを示している。また、分路抵抗28が第12図の曲線に
隣接して示されて、種々の曲線に対する分路接続点の関
係を示している。実線で示す曲線は20MHzの場合の未補
正のエラーを簡略した形式で示しているが、これは重畳
された鋸歯状の変化を省略した第３図に示したものであ
る。第12図の点線で示す曲線は分圧器22に対する単一の
分路による補償によってエラーを低減した改良されたも
のを示している。第12図に示すように、分路が単一の場
合には過補償は適度な量、すなわち未補正の負の最大値
において約1LSBの正のエラーとなり、未補正の正の最大
値において1LSBの負のエラーになることが実際にわかっ
た。これらの過補償された最大値の点は変換器の対称に
位置する出力スケール点64および192、すなわち分路抵
抗28の対称な接続点66および190のすぐ外側にある。さ
らに、単一分路の補償されたエラーの主要な突出部は最
大振幅のLSBよりも僅かに小さく、これらの最大点は約5
8および66のスケール・カウントのところにある。
あるA/D変換器の用途においては更に低いレベルの積
分直線性エラーを必要とし、このために第２の分路が第
１図の分圧器22のいくらか異なる点に接続される。この
第２の分路は抵抗33と別のＮチャンネルMOSトランジス
タ36を含み、単一分路の場合の過補償された最大値の点
より外側の出力カウント位置の間、すなわち例示した実
施例において大体対称な58カウントの点と198カウント
の点との間に直列に接続されている。また、これらの点
は分圧器22の４分の１および４分の３スケール点の外側
にあり、例示の分圧器22の積分直線性エラー補償用に分
路されている中央部分の外側限界を定めている。抵抗33
は今考えている10MHz乃至20MHzの例では約5500オームで
あり、最も内側の第１の分路は約5000オームである。
２つの分路の組合せ効果は第12図において２点鎖線の
曲線で示されている。２つの分路は協働して過補償を、
未補償の場合の負の半分については２つの狭い正方向の
突出部の各々において約1LSBに低減し、かつ未補償の正
の半分については２つの狭い負の突出部の各々において
約1LSBに低減する。さらに、２つの分路により補償され
たエラーは未補正の曲線の負および正の各半分において
３つの比較的広い補償された部分の最大値が約0.5LSBの
振幅に低減されている。
追加の分路を更にエラーを低減するために付加するこ
とができる。各追加の分路は前の最後に追加された分路
によって加えられた主要突出部の最大値の対称に位置す
るスケール・カウント点間に設けられる。前述したよう
に、第１の分路の抵抗は一般に補償されていない分圧器
22全体の抵抗よりも大体一桁大きい値にする。20乃至30
MHzのサンプリング速度の範囲で動作することが適切な
変換器の実施例の場合には、分圧器22は約500オームの
抵抗を有する。この結果、第１の分路の抵抗28の抵抗値
は約５キロオームである。更に正確に特定の分路の値を
決定する１つの方法は、変換器のフルスケール出力カウ
ントの或るパーセントとして、補償すべき積分直線性エ
ラーの程度を測定し、それから同じパーセントだけ分圧
器の分路されない両端部分の基準供給電流を増大させる
ように第１の分路抵抗を選択することである。第２の分
路が追加される場合には、同様な方法が続いて行われ
る。しかしながら、補償されるべきエラーが第１の分路
によって生ずる過補償ピーク振幅によって表される変換
器出力のフルスケール・カウントのパーセントであり、
求める抵抗は分圧器22の第１の分路を含むいくらか大き
な中央部分を分路するように接続されたときに同じパー
セントだけ分圧器の分路されない両端部分の基準供給電
流を増大させるものとする。
２つの分路抵抗28および33を等価な抵抗を持つ単一の
分路抵抗によって置き換えることは、単一の等価な抵抗
が更に広く分散した分圧器電流およびIR降下の再分布パ
ターンを達成するのに必要な２分路の場合の４つの分配
された接続点を欠いているので適切ではない。これらの
広い再分布パターンは対称的に設けられた接続点を有す
る各対の基準電圧タップにおいて寄生効果に対する所望
の補償を更に緊密に近似する。
【図面の簡単な説明】
第１図は本発明を使用するアナログ・ディジタル変換器
の回路図である。 第２図は積分直線性エラーの問題を説明するための変換
器の入力電圧対出力振幅のグラフである。 第３図は異なる周波数における積分直線性エラーおよび
補償用の別のエラーを出力振幅に対して示すグラフであ
る。 第４図乃至第６図は本発明の動作を説明するためのクロ
ック信号の時間線図である。 第７図は第１図の変換器に有益なサンプリング比較器の
簡略回路図である。 第８図乃至第11図は第７図の比較器の動作を例示するた
めの信号電圧の時間線図である。 第12図は本発明の異なる実施例における補償された動作
を未補償の動作と対比して示す変換器の積分直線性エラ
ー対出力振幅を示すグラフである。 11……変換器入力端子、12……サンプリング比較器、13
……比較器群、16……クロック信号源、17……基準電圧
供給回路、22……分圧器、28……分路抵抗、29……ナン
ド・ゲート、30……インバータ、31……トランジスタ、
32……インバータ、33……分路抵抗、36……トランジス
タ、40……コンデンサ、41,42,44……スイッチ、46……
インバータ、Cpa,Cpb……寄生容量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビクター・ザズー アメリカ合衆国、ニュージャージ州、ベ ルーミード、モンロー・アベニュー、22 番 (56)参考文献 特開 昭61−292421（ＪＰ，Ａ) 特開 昭62−6537（ＪＰ，Ａ) 特開 昭57−199323（ＪＰ，Ａ) 特開 昭58−165421（ＪＰ，Ａ) 特開 昭60−68726（ＪＰ，Ａ) 特開 昭62−258521（ＪＰ，Ａ)

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の異なる基準電圧を発生する複数の点
    を含む複数の異なる基準電圧供給手段と、 入力アナログ信号を前記複数の異なる基準電圧と比較し
    て、所定の程度の積分直線性エラーを含んでおり、前記
    入力アナログ信号に対応するディジタル出力信号を発生
    する比較手段と、 前記基準電圧供給手段の前記複数の点のうちの２つ以上
    の点の間に接続され、前記積分直線性エラーを少なくと
    も部分的に相殺するための大きさ及び極性を持つ電圧を
    発生する手段と、 を有し、 所定の速度で前記比較手段を作動して、その周期的なサ
    イクルの第１の期間の間に前記入力アナログ信号をサン
    プリングさせ、かつ第２の期間の間に前記入力アナログ
    信号を前記複数の基準電圧と比較させる第１の作動手段
    が設けられ、 また前記電圧を発生する前記手段を、前記速度に無関係
    な一定持続時間の期間の間、前記速度で周期的に作動す
    る第２の作動手段が設けられ、前記一定持続時間の期間
    が前記第２の期間の始めの部分を含んでいることを特徴
    とするアナログ・ディジタル変換器。
  2. 【請求項２】入力アナログ信号を複数の異なる基準電圧
    と比較する比較手段と、 両端間に所定の基準電圧の電源を接続するための接続部
    を持つ抵抗分圧器と、 前記分圧器の長手方向に沿って規則正しい間隔の異なる
    点に接続された複数の回路タップと、 前記タップの各々を前記比較手段の異なる基準入力端子
    に接続するためのスイッチ手段と、 前記比較器の前記基準入力端子が前記タップに接続され
    ている各時間の始めの部分の間に前記複数のタップ間に
    わたる前記所定の基準電圧の有効な分配を一時的に変更
    する変更手段を有し、 前記スイッチ手段は、可変の速度で前記比較手段の入力
    端子を周期的にストロービングする手段と、 前記ストロービング手段に応答して、前記可変の速度の
    変化に関係なく、各々が前記始めの部分を含んでいる一
    定持続時間の周期的な期間の間、前記変更手段を作動す
    る作動手段とを有していることを特徴とするアナログ・
    ディジタル変換器。
  3. 【請求項３】前記比較器の各々は、その信号入力端子の
    接続時間の間のその信号入力端子における少なくとも前
    の信号電圧と前記基準端子の前記分圧器への接続時間の
    間の前記基準端子における前記所定の基準電圧の分割さ
    れた電圧との関数である大きさを有する電荷を、前記周
    期的な期間の先端において蓄積する寄生容量を含んでお
    り、 前記周期的な期間の前には、前記比較器の１つである基
    準比較器は、前記基準端子における前記基準電圧にほぼ
    等しい電圧に充電された寄生容量を有し、前記基準比較
    器の基準電圧よりも高い基準電圧に接続された前記比較
    器のそれぞれはその基準端子電圧より低い電圧に充電さ
    れた寄生容量を有し、前記基準比較器の基準電圧より低
    い基準電圧に接続された前記比較器のそれぞれはその基
    準端子電圧より大きい電圧に充電された寄生容量を有
    し、 前記変更手段は、前記基準比較器より下の前記比較器の
    寄生容量の電荷を低減し、前記基準比較器より上の前記
    比較器の寄生容量の電荷を増大する手段を有している、
    請求項２記載のアナログ・ディジタル変換器。
  4. 【請求項４】寄生容量により前記比較器の入力接続部に
    対する前記基準電圧の分配にエラーが生じ、 前記変更手段は最大積分直線性エラーの分圧器の点でほ
    ぼ対称な点の間に周期的に接続し得る少なくとも１つの
    抵抗性分路を有している、請求項２記載のアナログ・デ
    ィジタル変換器。
  5. 【請求項５】前記少なくとも１つの分路が複数の抵抗分
    路からなり、該複数の抵抗分路の各々は前記分圧器に沿
    った最大直線性エラーの異なる対の対称に配設された点
    の間に断続可能に接続されている、請求項４記載のアナ
    ログ・ディジタル変換器。
  6. 【請求項６】前記の規則正しい間隔のタップ接続点は理
    想的には前記タップ間にわたって前記基準電圧を直線的
    に分配するものであり、 前記比較器に関連した寄生容量が前記比較器の入力接続
    部に対する前記基準電圧の分配の直線性に第１のエラー
    を生じさせ、 前記変更手段は前記第１のエラーを少なくとも部分的に
    相殺するように前記分配に別のエラーを発生させる手段
    を有している、請求項２記載のアナログ・ディジタル変
    換器。
  7. 【請求項７】前記変更手段は、前記少なくとも始めの部
    分の間に前記分圧器の長手方向の中央部分の抵抗を一時
    的に低減する手段を有している、請求項２記載のアナロ
    グ・ディジタル変換器。
  8. 【請求項８】前記変更手段は、前記少なくとも始めの部
    分の間に前記分圧器の長手方向の前記中央部分の両側に
    おける分圧器部分における前記基準電圧源からの電流を
    一時的に増大する手段を有している、 請求項２記載のアナログ・ディジタル変換器。
  9. 【請求項９】前記変更手段、前記少なくとも始めの部分
    の間に前記分圧器の長手方向の中央部分の両側における
    分圧器部分の両端間に形成される前記基準電圧源の出力
    電圧の部分を一時的に増大する手段を有している、請求
    項２記載のアナログ・ディジタル変換器。
  10. 【請求項１０】前記変更手段は、前記分圧器の所定の中
    央部分より両側にある部分に接続されたタップが前記接
    続時間の前記少なくとも始めの部分の間に前記中央部分
    に接続されているタップよりも一時的に大きな電気的間
    隔を有するように実効的に前記タップの規則正しい間隔
    を一時的に変更する手段を有している、請求項２記載の
    アナログ・ディジタル変換器。
  11. 【請求項１１】前記変更手段は、前記接続時間の前記少
    なくとも１つの始めの部分の間に前記分圧器のそれぞれ
    の半分において対称に配設されている所定の点の間に少
    なくとも１つの抵抗性分路を断続可能に接続する手段を
    有し、 前記対称に配設された点は前記分圧器の中央部分を定
    め、 前記少なくとも１つの抵抗性分路は前記分圧器の分路さ
    れた部分の抵抗よりもほぼ１桁大きい値の抵抗を有して
    いる、請求項２記載のアナログ・ディジタル変換器。
  12. 【請求項１２】前記接続する手段は、可変の速度で前記
    比較手段の入力接続部を周期的にストロービングする手
    段と、 前記ストロービング手段に応答して、前記可変の速度の
    変化に関係なく、各々が前記始めの部分を含んでいる一
    定持続時間の周期的な期間の間、前記少なくとも１つの
    分路を前記分圧器に接続するように前記断続可能に接続
    する手段を作動する手段とを有している、請求項11記載
    のアナログ・ディジタル変換器。
  13. 【請求項１３】複数の直列接続された点を有し、これら
    の点に複数の異なる基準電圧を発生する手段を含むアナ
    ログ・ディジタル変換器で、このアナログ・ディジタル
    変換器の動作特性において前記複数の点の中点より上で
    は一方向に且つ該中点より下では別の方向に変化する積
    分直線性エラーを補償する方法であって、 前記中点より上の点と前記中点より下の点との間の結合
    手段により前記積分直線性エラーに対してほぼ対称な関
    係にある別のエラーを発生させ、前記別のエラーを前記
    積分直線性エラーに対して逆向きになるように適用する
    ことによって前記積分直線性エラーを少なくとも部分的
    に相殺するステップを有する方法。
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