JP2005277943A - A/dコンバータ - Google Patents
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Abstract
【課題】A/DコンバータのDAC回路の分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、高精度なA/D変換出力を得る。
【解決手段】逐次比較型のA/Dコンバータにおいて、DAC回路13は、両端間に所定のリファレンス電圧が印加される抵抗分割回路26と、抵抗分割回路の電圧分割ノードの電圧を選択的に取り出してアナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路27と、抵抗分割回路の両端に第1および第2のリファレンス電圧を印加するとともに、抵抗分割回路の1/2電圧分割ノードをセレクタ回路が選択している期間内に、第1および第2のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路28と、第1および第2のリファレンス電圧の高低関係を逆転させた時に1/2電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路29とを具備する。
【選択図】 図2
【解決手段】逐次比較型のA/Dコンバータにおいて、DAC回路13は、両端間に所定のリファレンス電圧が印加される抵抗分割回路26と、抵抗分割回路の電圧分割ノードの電圧を選択的に取り出してアナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路27と、抵抗分割回路の両端に第1および第2のリファレンス電圧を印加するとともに、抵抗分割回路の1/2電圧分割ノードをセレクタ回路が選択している期間内に、第1および第2のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路28と、第1および第2のリファレンス電圧の高低関係を逆転させた時に1/2電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路29とを具備する。
【選択図】 図2
Description
本発明は、半導体集積回路に内蔵される逐次比較型のA/Dコンバータ回路に係り、例えばシステムLSIに使用される。
LSIチップに搭載された逐次比較型のA/Dコンバータは、例えば図1に示すような構成を有する。このA/Dコンバータは、アナログ入力電圧AINを所定の比較基準電圧と比較するアナログコンパレータ回路11と、このアナログコンパレータ回路11の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタ12と、逐次比較結果コードに基づいて比較基準電圧を生成する機能を有するデジタル/アナログコンバータ(DAC)回路13と、逐次比較レジスタ12で生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路14と、A/D変換開始信号を受けて前記アナログコンパレータ回路11、逐次比較レジスタ12、DAC回路13および出力レジスタ回路14の動作タイミングを制御するための制御信号を生成し、アナログ入力電圧AINに対するA/D変換動作の終了時にA/D変換終了信号EOCを活性化する制御信号生成回路15とを備えている。
図5は、図1中のアナログコンパレータ回路11およびDAC回路13の従来例を示している。アナログコンパレータ回路は、アナログ入力電圧AINを所定のタイミングでサンプリングするサンプリングスイッチ回路51と、DAC回路13から供給される比較基準電圧を所定のタイミングで取り込む比較基準スイッチ回路52と、これらの各スイッチ回路51、52に一端が共通接続された入力キャパシタ53と、所定の基準電圧をホールドするホールドキャパシタ54と、前記入力キャパシタ53の他端に反転入力ノード(+)が接続され、前記ホールドキャパシタ54の一端に非反転入力ノード(−)が接続された演算増幅器(Amp)55などを有する。
DAC回路は、リファレンス電圧を抵抗分割した分割電圧をスイッチ素子で選択制御する方式が採用されている。即ち、このDAC回路は、両端に所定のリファレンス電圧VREFH、VREFLが印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路56と、この抵抗分割回路56の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路57と、抵抗分割回路56の両端間にリファレンス電圧を印加する電圧印加回路58とを具備する。
電圧印加回路58は、一端側に"High"側基準電圧VREFHが印加され、他端側が抵抗分割回路56の一端に接続され、ゲートにスタンバイ制御信号Irefcutが印加されるPMOSトランジスタ59によって構成されている。なお、抵抗分割回路56の他端側には"Low"側基準電圧VREFLが印加される。
スタンバイ制御信号Irefcutは、A/D変換動作時に"L"になってPMOSトランジスタ59をオン状態に制御し、スタンバイ時に"H"になってPMOSトランジスタ59をオフ状態に制御する。
図6は、図5のA/DコンバータのA/D変換動作に関連する主要な信号のタイミングチャートを示す。図5のA/Dコンバータには、アナログ入力電圧AIN、"Low"側基準電圧VREFL、"High"側基準電圧VREFH、サンプリング信号SAMP、比較信号COMP、CK、A/D変換開始信号STCなどが入力し、A/D変換終了信号EOCおよびA/D変換出力コード信号Do〜Dnが出力される。ここでは、AIN=0Vの場合を示している。
先ず、変換開始信号STCを立ち上げるとA/D変換終了信号EOCが立ち下がり、A/Dコンバータは変換モードになる。A/D変換開始信号STCが立ち上がった後、サンプリング信号SAMPが活性化する期間にアナログ入力電圧AINを入力キャパシタ53にサンプリングする。次に、比較信号COMPが活性化する期間にクロック信号に同期して逐次比較を行い、最上位ビットから最下位ビットまで順に変換を行なう。最下位ビットの変換が終了すると、A/D変換終了信号EOCが立ち上がり、A/D変換動作を終了する。
ところで、DAC回路13の抵抗分割回路56で使用されている分割抵抗r1、r2、…、rmに製造ばらつきが存在すると、分割電圧の値にばらつきが発生し、高精度なA/D変換出力を得ることができなくなり、あるいは、製品出荷検査に際してA/Dコンバータが不良と判定され、製造コストの上昇をまねく。分割電圧の値のばらつきの影響は、A/D変換の比較基準として用いる電圧が、DAC回路13の抵抗分割回路56の1/2電圧分割ノードnの電圧に近い電圧ほど大きくなる。また、スタンバイ制御用のPMOSトランジスタ59は、抵抗素子とは異なり、ドレイン・ソース間電圧の大きさに対してオン抵抗値が線形には変化せず、"High"側基準電圧VREFHが低い場合と高い場合とでオン抵抗値が変化してしまうので、"High"側基準電圧VREFHが変化すると、A/D変換精度が次第に悪くなる。
上記したように従来のLSIチップに搭載されている逐次比較型のA/Dコンバータは、DAC回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生すると、高精度なA/D変換出力を得ることができなくなるという問題がある。
なお、特許文献1には、DAC回路に使用するラダー抵抗の抵抗値のばらつきがあっても、補正して高精度にする逐次比較型A/Dコンバータが開示されている。
また、特許文献2には、DAC回路に使用するラダー抵抗の両端の電位が、高電位と低電位に切り替えられる並列比較型A/Dコンバータが開示されている。
特開平10−112653号公報
特開2002−118466号公報
本発明は上記の問題点を解決すべくなされたもので、DAC回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、高精度なA/D変換出力を得ることが可能になるA/Dコンバータを提供することを目的とする。
本発明のA/Dコンバータは、アナログ入力電圧を所定の比較基準電圧と比較するアナログコンパレータ回路と、前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成する機能を有するデジタル/アナログコンバータ回路と、前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、A/D変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、デジタル/アナログコンバータ回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成する制御信号生成回路とを備え、前記デジタル/アナログコンバータ回路は、両端間に所定のリファレンス電圧が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路と、前記抵抗分割回路の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路の比較基準電圧として供給するセレクタ回路と、前記抵抗分割回路の両端に第1および第2のリファレンス電圧を印加するとともに、該抵抗分割回路の1/2電圧分割ノードを前記セレクタ回路が選択している期間内に、該抵抗分割回路の両端に印加する第1および第2のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路と、前記第1および第2のリファレンス電圧の高低関係を逆転させた時に1/2電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路とを具備している。
本発明のA/Dコンバータによれば、DAC回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、電圧のばらつき分を回路的にキャンセルして、より高精度な高精度なA/D変換出力を得ることができる。
<第1の実施形態>
図1は、本発明の逐次比較型のA/Dコンバータの構成を示している。このA/Dコンバータは、アナログ入力電圧AINを所定の比較基準電圧と比較するアナログコンパレータ回路11と、このアナログコンパレータ回路11の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタ12と、逐次比較結果コードに基づいて比較基準電圧を生成する機能を有するデジタル/アナログコンバータ(DAC)回路13と、逐次比較レジスタ12で生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路14と、A/D変換開始信号を受けて前記アナログコンパレータ回路11、逐次比較レジスタ12、DAC回路13および出力レジスタ回路14の動作タイミングを制御するための制御信号を生成し、アナログ入力電圧AINに対するA/D変換動作の終了時にA/D変換終了信号EOCを活性化する制御信号生成回路15とを備えている。
図1は、本発明の逐次比較型のA/Dコンバータの構成を示している。このA/Dコンバータは、アナログ入力電圧AINを所定の比較基準電圧と比較するアナログコンパレータ回路11と、このアナログコンパレータ回路11の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタ12と、逐次比較結果コードに基づいて比較基準電圧を生成する機能を有するデジタル/アナログコンバータ(DAC)回路13と、逐次比較レジスタ12で生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路14と、A/D変換開始信号を受けて前記アナログコンパレータ回路11、逐次比較レジスタ12、DAC回路13および出力レジスタ回路14の動作タイミングを制御するための制御信号を生成し、アナログ入力電圧AINに対するA/D変換動作の終了時にA/D変換終了信号EOCを活性化する制御信号生成回路15とを備えている。
図2は、図1中のアナログコンパレータ回路11およびDAC回路13の一例を示している。アナログコンパレータ回路11は、アナログ入力電圧AINを所定のタイミングでサンプリングするサンプリングスイッチ回路21と、DAC回路13から供給される比較基準電圧を所定のタイミングで取り込む比較基準スイッチ回路22と、これらの各スイッチ回路21、22に一端が共通接続された入力キャパシタ23と、所定の基準電圧をホールドするホールドキャパシタ24と、前記入力キャパシタ23の他端に反転入力ノード(+)が接続され、前記ホールドキャパシタ24の一端に非反転入力ノード(−)が接続された演算増幅器(Amp)25などを有する。
DAC回路13は、リファレンス電圧を抵抗分割した分割電圧をスイッチ素子で選択制御する方式が採用されている。即ち、このDAC回路は、両端に所定のリファレンス電圧VREFH、VREFL(第1および第2のリファレンス電圧、VREFH>VREFL)が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路26と、この抵抗分割回路26の複数の電圧分割ノードの電圧を選択的に取り出してアナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路27と、抵抗分割回路26の両端にリファレンス電圧VREFH、VREFLを印加するとともに、抵抗分割回路26の1/2電圧分割ノードnをセレクタ回路27が選択している期間内に、抵抗分割回路26の両端に印加するリファレンス電圧VREFH、VREFLの高低関係を逆転させる電圧印加・切換回路28とを具備する。さらに、上記リファレンス電圧VREFH、VREFLの高低関係を逆転させた時に1/2電圧分割ノードnに発生する電圧変化を用いてアナログコンパレータ回路11の基準電圧入力を補正する電圧補正回路29とを具備している。
本例では、電圧印加・切換回路28は、抵抗分割回路26の一端側に各一端が接続され、各他端に対応して"High"側基準電圧VREFH、"Low"側基準電圧VREFLとが印加される2個の第1スイッチ用のトランジスタ素子P1、N1と、抵抗分割回路26の他端側に各一端が接続され、各他端に対応して"High"側基準電圧VREFH、"Low"側基準電圧VREFLとが印加される2個の第2スイッチ用のトランジスタ素子P2、N2とを具備する。
この場合、"High"側基準電圧VREFHに接続されるスイッチ用の2個のトランジスタ素子P1、P2はそれぞれPMOSトランジスタであり、それぞれのゲートに対応して相補的なスイッチ制御信号SAMP、/SAMPが印加される。また、"Low"側基準電圧VREFLに接続されるスイッチ用の2個のトランジスタ素子N1、N2はそれぞれNMOSトランジスタであり、それぞれのゲートに対応して相補的なスイッチ制御信号SAMP、/SAMPが印加される。これにより、スイッチ制御信号SAMPが"L"(/SAMPが"H")の時は、PMOSトランジスタP1およびNMOSトランジスタN1がそれぞれオン状態、PMOSトランジスタP2およびNMOSトランジスタN2がそれぞれオフ状態になって、抵抗分割回路26の両端に対応してリファレンス電圧VREFH、VREFLが印加される。これに対して、スイッチ制御信号SAMPが"H"(/SAMPが"L")の時は、PMOSトランジスタP1およびNMOSトランジスタN1がそれぞれオフ状態、PMOSトランジスタP2およびNMOSトランジスタN2がそれぞれオン状態になって、抵抗分割回路26の両端に対応してリファレンス電圧VREFL、VREFHが印加される。
抵抗分割回路26は、本例では、占有するパターン面積を抑制するために、複数の電圧分割ノードを有する抵抗分割群r1、r2、…、rmを折り返すようなパターン配置で2つの抵抗分割群r1、r2、…、rmより形成されているが、このようなパターン配置に限らず、一方の抵抗分割群r1、r2、…、rmを1個の抵抗素子で置換するように変更してもよい。
電圧補正回路29は、抵抗分割回路26の1/2電圧分割ノードnに発生する電圧変化を結合キャパシタ30を介してアナログコンパレータ回路11の演算増幅器25の基準電圧入力の補正電圧として供給する。本例では、抵抗分割回路26の1/2電圧分割ノードnと演算増幅器25の非反転入力ノード(−)との間に、前記ホールドキャパシタ24の容量値Cと等しい容量値Cを有する結合キャパシタ30が接続されており、リファレンス電圧VREFH、VREFLの高低関係を逆転させた時に抵抗分割回路26の1/2電圧分割ノードnに発生する電圧変化量(逆転前との誤差電圧)の半分を演算増幅器25の非反転入力ノード(−)に印加している。
図3は、図1に示したA/Dコンバータの変換動作に関連する主要な信号のタイミングチャートを示す。図1のA/Dコンバータは、アナログ入力電圧AIN、"Low"側基準電圧VREFL、"High"側基準電圧VREFH、サンプリング信号SAMP、比較信号COMP、A/D変換開始信号STCなどが入力し、A/D変換終了信号EOCおよびA/D変換出力コード信号Do〜Dnを出力する。ここでは、AIN=0Vの場合であって、抵抗分割回路26の図中右半分の抵抗群r1、r2、…、rmの抵抗値が図中左半分の抵抗群の抵抗値よりも小さい方にばらついている場合を想定している。
先ず、A/D変換開始信号STCを立ち上げる(活性化する)と、図1中の制御信号生成回路15から出力するA/D変換終了信号EOCが"0"(非活性状態)に立ち下がり、A/Dコンバータは変換モードになる。A/D変換開始信号STCが立ち上がった後、サンプリング信号SAMPが活性化する期間にアナログ入力電圧AINを入力キャパシタ23にサンプリングする。次に、逐次比較モードに切り替わり、比較信号COMPが活性化する期間にクロック信号に同期して逐次比較を行い、最上位ビットから最下位ビットまで順に変換を行なう。最下位ビットの変換が終了すると、A/D変換終了信号EOCが"1"(活性状態)に立ち上がり、A/D変換動作を終了する。
この際、本実施形態では、最上位ビットの変換を行なう前に、抵抗分割回路26の両端に印加する"High"側基準電圧VREFH、"Low" 側基準電圧VREFLの高低関係を逆転させる。すると、抵抗分割回路26の抵抗素子の抵抗値のばらつきが存在する場合には、抵抗分割回路26の1/2電圧分割ノードnに発生する電圧が逆転前の電圧とは異なるようになる。つまり、抵抗分割回路26の1/2電圧分割ノードnに電圧変化が発生し、この電圧変化量(逆転前との誤差電圧)の半分をアナログコンパレータ回路11の演算増幅器25の非反転入力ノード(−)の基準電圧入力の補正電圧として加える。これにより、抵抗分割回路26の抵抗素子の抵抗値のばらつきに起因するA/D変換誤差を回路的に補正し、A/D変換精度を高めることができる。
なお、現在、例えば10ビット逐次比較型A/Dコンバータは動作周波数が数百KHz〜数MHz程度の低速であり、最上位ビットから最下位ビットまでを順に確定していく回路方式であるので、1回のA/D変換動作に相当の時間を要する。また、A/D変換方式として、サンプリング動作とコンパレータ動作とを交互に行なう方式と、1回のサンプリング動作を行った結果をホールドしている期間内に複数回のコンパレータ動作を交互に行なう方式がある。そこで、前者のA/D変換方式においては、前記したリファレンス電圧VREFH、VREFLの高低関係を逆転させる電圧補正動作を、複数回の変換動作毎(一定周期毎)に行なうようにしてもよい。これに対して、後者のA/D変換方式においては、各回のサンプリング動作毎にリファレンス電圧VREFH、VREFLの高低関係を逆転させる電圧補正動作を行なうと、A/Dコンバータの変換速度に制限を与えることになる。
図4は、図2中に示した電圧印加・切換回路28の変形例の一部を示している。ここでは、図2中に示した電圧印加・切換回路28におけるスイッチ制御信号SAMP、/SAMPとスタンバイ制御信号Irefcutとをオア回路41、42で論理処理した制御信号SAMPa、/SAMPaをSAMP、/SAMPに代えてスイッチ用のトランジスタ素子のゲートに入力するように変更している。
これによって、スタンバイ制御信号Irefcutが"L"の時(A/D変換動作時)には、SAMP、/SAMPと同じ論理のSAMPa、/SAMPaが電圧印加・切換回路28に印加されるので、抵抗分割回路26に電流が流れて動作状態になる。これに対して、スタンバイ制御信号Irefcutが"H"の時(A/Dコンバータのスタンバイ時)には、SAMPa、/SAMPaが共に"H"になるので、抵抗分割回路26に電流が流れなくなり、電流消費が抑制されるようになる。
11…アナログコンパレータ(ADC)回路、12…逐次比較レジスタ、13…デジタル/アナログコンバータ(DAC)回路、14…出力レジスタ回路、15…制御信号生成回路、26…抵抗分割回路、27…セレクタ回路、28…電圧印加・切換回路、29…電圧補正回路。
Claims (5)
- アナログ入力電圧を所定の比較基準電圧と比較するアナログコンパレータ回路と、
前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、
前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成する機能を有するデジタル/アナログコンバータ回路と、
前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、
A/D変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、デジタル/アナログコンバータ回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成する制御信号生成回路とを備え、
前記デジタル/アナログコンバータ回路は、
両端間に所定のリファレンス電圧が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路と、
前記抵抗分割回路の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路の比較基準電圧として供給するセレクタ回路と、
前記抵抗分割回路の両端に第1および第2のリファレンス電圧を印加するとともに、該抵抗分割回路の1/2電圧分割ノードを前記セレクタ回路が選択している期間内に、該抵抗分割回路の両端に印加する第1および第2のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路と、
前記第1および第2のリファレンス電圧の高低関係を逆転させた時に1/2電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路
とを具備することを特徴とするA/Dコンバータ。 - 前記電圧補正回路は、前記抵抗分割回路の1/2電圧分割ノードに発生する電圧変化をキャパシタを介して前記アナログコンパレータ回路へ補正電圧として供給することを特徴とする請求項1記載のA/Dコンバータ。
- 前記電圧印加・切換回路は、前記抵抗分割回路の一端側に各一端が接続され、各他端に対応して第1および第2のリファレンス電圧が印加される2個の第1スイッチ用のトランジスタ素子と、前記抵抗分割回路の他端側に各一端が接続され、各他端に対応して第1および第2のリファレンス電圧が印加される2個の第2スイッチ用のトランジスタ素子とを具備することを特徴とする請求項1記載のA/Dコンバータ。
- 前記第1のリファレンス電圧は前記第2のリファレンス電圧よりも低く、前記第1のリファレンス電圧が印加されるトランジスタ素子はNMOSトランジスタであり、前記第2のリファレンス電圧が印加されるトランジスタ素子はPMOSトランジスタであることを特徴とする請求項3記載のA/Dコンバータ。
- 前記各トランジスタ素子は、前記デジタル/アナログコンバータ回路のスタンバイ時に、前記抵抗分割回路に流れる電流をオフするように制御される請求項3または4記載のA/Dコンバータ。
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