JP2005277943A - Ａ／ｄコンバータ - Google Patents

Abstract

【課題】Ａ／ＤコンバータのＤＡＣ回路の分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、高精度なＡ／Ｄ変換出力を得る。
【解決手段】逐次比較型のＡ／Ｄコンバータにおいて、ＤＡＣ回路13は、両端間に所定のリファレンス電圧が印加される抵抗分割回路26と、抵抗分割回路の電圧分割ノードの電圧を選択的に取り出してアナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路27と、抵抗分割回路の両端に第１および第２のリファレンス電圧を印加するとともに、抵抗分割回路の１／２電圧分割ノードをセレクタ回路が選択している期間内に、第１および第２のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路28と、第１および第２のリファレンス電圧の高低関係を逆転させた時に１／２電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路29とを具備する。
【選択図】 図２

Description

本発明は、半導体集積回路に内蔵される逐次比較型のＡ／Ｄコンバータ回路に係り、例えばシステムＬＳＩに使用される。

ＬＳＩチップに搭載された逐次比較型のＡ／Ｄコンバータは、例えば図１に示すような構成を有する。このＡ／Ｄコンバータは、アナログ入力電圧ＡＩＮを所定の比較基準電圧と比較するアナログコンパレータ回路11と、このアナログコンパレータ回路11の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタ12と、逐次比較結果コードに基づいて比較基準電圧を生成する機能を有するデジタル／アナログコンバータ(ＤＡＣ)回路13と、逐次比較レジスタ12で生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路14と、Ａ／Ｄ変換開始信号を受けて前記アナログコンパレータ回路11、逐次比較レジスタ12、ＤＡＣ回路13および出力レジスタ回路14の動作タイミングを制御するための制御信号を生成し、アナログ入力電圧ＡＩＮに対するＡ／Ｄ変換動作の終了時にＡ／Ｄ変換終了信号ＥＯＣを活性化する制御信号生成回路15とを備えている。

図５は、図１中のアナログコンパレータ回路11およびＤＡＣ回路13の従来例を示している。アナログコンパレータ回路は、アナログ入力電圧ＡＩＮを所定のタイミングでサンプリングするサンプリングスイッチ回路51と、ＤＡＣ回路13から供給される比較基準電圧を所定のタイミングで取り込む比較基準スイッチ回路52と、これらの各スイッチ回路51、52に一端が共通接続された入力キャパシタ53と、所定の基準電圧をホールドするホールドキャパシタ54と、前記入力キャパシタ53の他端に反転入力ノード（＋）が接続され、前記ホールドキャパシタ54の一端に非反転入力ノード（−）が接続された演算増幅器(Amp)55などを有する。

ＤＡＣ回路は、リファレンス電圧を抵抗分割した分割電圧をスイッチ素子で選択制御する方式が採用されている。即ち、このＤＡＣ回路は、両端に所定のリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬが印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路56と、この抵抗分割回路56の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路57と、抵抗分割回路56の両端間にリファレンス電圧を印加する電圧印加回路58とを具備する。

電圧印加回路58は、一端側に"High"側基準電圧ＶＲＥＦＨが印加され、他端側が抵抗分割回路56の一端に接続され、ゲートにスタンバイ制御信号Irefcutが印加されるＰＭＯＳトランジスタ59によって構成されている。なお、抵抗分割回路56の他端側には"Low"側基準電圧ＶＲＥＦＬが印加される。

スタンバイ制御信号Irefcutは、Ａ／Ｄ変換動作時に"L"になってＰＭＯＳトランジスタ59をオン状態に制御し、スタンバイ時に"H"になってＰＭＯＳトランジスタ59をオフ状態に制御する。

図６は、図５のＡ／ＤコンバータのＡ／Ｄ変換動作に関連する主要な信号のタイミングチャートを示す。図５のＡ／Ｄコンバータには、アナログ入力電圧ＡＩＮ、"Low"側基準電圧ＶＲＥＦＬ、"High"側基準電圧ＶＲＥＦＨ、サンプリング信号ＳＡＭＰ、比較信号ＣＯＭＰ、ＣＫ、Ａ／Ｄ変換開始信号ＳＴＣなどが入力し、Ａ／Ｄ変換終了信号ＥＯＣおよびＡ／Ｄ変換出力コード信号Ｄｏ〜Ｄｎが出力される。ここでは、ＡＩＮ＝０Ｖの場合を示している。

先ず、変換開始信号ＳＴＣを立ち上げるとＡ／Ｄ変換終了信号ＥＯＣが立ち下がり、Ａ／Ｄコンバータは変換モードになる。Ａ／Ｄ変換開始信号ＳＴＣが立ち上がった後、サンプリング信号ＳＡＭＰが活性化する期間にアナログ入力電圧ＡＩＮを入力キャパシタ53にサンプリングする。次に、比較信号ＣＯＭＰが活性化する期間にクロック信号に同期して逐次比較を行い、最上位ビットから最下位ビットまで順に変換を行なう。最下位ビットの変換が終了すると、Ａ／Ｄ変換終了信号ＥＯＣが立ち上がり、Ａ／Ｄ変換動作を終了する。

ところで、ＤＡＣ回路13の抵抗分割回路56で使用されている分割抵抗r1、r2、…、rmに製造ばらつきが存在すると、分割電圧の値にばらつきが発生し、高精度なＡ／Ｄ変換出力を得ることができなくなり、あるいは、製品出荷検査に際してＡ／Ｄコンバータが不良と判定され、製造コストの上昇をまねく。分割電圧の値のばらつきの影響は、Ａ／Ｄ変換の比較基準として用いる電圧が、ＤＡＣ回路13の抵抗分割回路56の１／２電圧分割ノードnの電圧に近い電圧ほど大きくなる。また、スタンバイ制御用のＰＭＯＳトランジスタ59は、抵抗素子とは異なり、ドレイン・ソース間電圧の大きさに対してオン抵抗値が線形には変化せず、"High"側基準電圧ＶＲＥＦＨが低い場合と高い場合とでオン抵抗値が変化してしまうので、"High"側基準電圧ＶＲＥＦＨが変化すると、Ａ／Ｄ変換精度が次第に悪くなる。

上記したように従来のＬＳＩチップに搭載されている逐次比較型のＡ／Ｄコンバータは、ＤＡＣ回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生すると、高精度なＡ／Ｄ変換出力を得ることができなくなるという問題がある。

なお、特許文献１には、ＤＡＣ回路に使用するラダー抵抗の抵抗値のばらつきがあっても、補正して高精度にする逐次比較型Ａ／Ｄコンバータが開示されている。

また、特許文献２には、ＤＡＣ回路に使用するラダー抵抗の両端の電位が、高電位と低電位に切り替えられる並列比較型Ａ／Ｄコンバータが開示されている。
特開平１０−１１２６５３号公報 特開２００２−１１８４６６号公報

本発明は上記の問題点を解決すべくなされたもので、ＤＡＣ回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、高精度なＡ／Ｄ変換出力を得ることが可能になるＡ／Ｄコンバータを提供することを目的とする。

本発明のＡ／Ｄコンバータは、アナログ入力電圧を所定の比較基準電圧と比較するアナログコンパレータ回路と、前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成する機能を有するデジタル／アナログコンバータ回路と、前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、Ａ／Ｄ変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、デジタル／アナログコンバータ回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成する制御信号生成回路とを備え、前記デジタル／アナログコンバータ回路は、両端間に所定のリファレンス電圧が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路と、前記抵抗分割回路の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路の比較基準電圧として供給するセレクタ回路と、前記抵抗分割回路の両端に第１および第２のリファレンス電圧を印加するとともに、該抵抗分割回路の１／２電圧分割ノードを前記セレクタ回路が選択している期間内に、該抵抗分割回路の両端に印加する第１および第２のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路と、前記第１および第２のリファレンス電圧の高低関係を逆転させた時に１／２電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路とを具備している。

本発明のＡ／Ｄコンバータによれば、ＤＡＣ回路の抵抗分割回路で使用されている分割抵抗の製造ばらつきが存在し、分割電圧の値にばらつきが発生しても、電圧のばらつき分を回路的にキャンセルして、より高精度な高精度なＡ／Ｄ変換出力を得ることができる。

＜第１の実施形態＞
図１は、本発明の逐次比較型のＡ／Ｄコンバータの構成を示している。このＡ／Ｄコンバータは、アナログ入力電圧ＡＩＮを所定の比較基準電圧と比較するアナログコンパレータ回路11と、このアナログコンパレータ回路11の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタ12と、逐次比較結果コードに基づいて比較基準電圧を生成する機能を有するデジタル／アナログコンバータ(ＤＡＣ)回路13と、逐次比較レジスタ12で生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路14と、Ａ／Ｄ変換開始信号を受けて前記アナログコンパレータ回路11、逐次比較レジスタ12、ＤＡＣ回路13および出力レジスタ回路14の動作タイミングを制御するための制御信号を生成し、アナログ入力電圧ＡＩＮに対するＡ／Ｄ変換動作の終了時にＡ／Ｄ変換終了信号ＥＯＣを活性化する制御信号生成回路15とを備えている。

図２は、図１中のアナログコンパレータ回路11およびＤＡＣ回路13の一例を示している。アナログコンパレータ回路11は、アナログ入力電圧ＡＩＮを所定のタイミングでサンプリングするサンプリングスイッチ回路21と、ＤＡＣ回路13から供給される比較基準電圧を所定のタイミングで取り込む比較基準スイッチ回路22と、これらの各スイッチ回路21、22に一端が共通接続された入力キャパシタ23と、所定の基準電圧をホールドするホールドキャパシタ24と、前記入力キャパシタ23の他端に反転入力ノード（＋）が接続され、前記ホールドキャパシタ24の一端に非反転入力ノード（−）が接続された演算増幅器(Amp)25などを有する。

ＤＡＣ回路13は、リファレンス電圧を抵抗分割した分割電圧をスイッチ素子で選択制御する方式が採用されている。即ち、このＤＡＣ回路は、両端に所定のリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬ（第１および第２のリファレンス電圧、ＶＲＥＦＨ＞ＶＲＥＦＬ）が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路26と、この抵抗分割回路26の複数の電圧分割ノードの電圧を選択的に取り出してアナログコンパレータ回路11の比較基準電圧として供給するセレクタ回路27と、抵抗分割回路26の両端にリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬを印加するとともに、抵抗分割回路26の１／２電圧分割ノードｎをセレクタ回路27が選択している期間内に、抵抗分割回路26の両端に印加するリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬの高低関係を逆転させる電圧印加・切換回路28とを具備する。さらに、上記リファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬの高低関係を逆転させた時に１／２電圧分割ノードnに発生する電圧変化を用いてアナログコンパレータ回路11の基準電圧入力を補正する電圧補正回路29とを具備している。

本例では、電圧印加・切換回路28は、抵抗分割回路26の一端側に各一端が接続され、各他端に対応して"High"側基準電圧ＶＲＥＦＨ、"Low"側基準電圧ＶＲＥＦＬとが印加される２個の第１スイッチ用のトランジスタ素子Ｐ１、Ｎ１と、抵抗分割回路26の他端側に各一端が接続され、各他端に対応して"High"側基準電圧ＶＲＥＦＨ、"Low"側基準電圧ＶＲＥＦＬとが印加される２個の第２スイッチ用のトランジスタ素子Ｐ２、Ｎ２とを具備する。

この場合、"High"側基準電圧ＶＲＥＦＨに接続されるスイッチ用の２個のトランジスタ素子Ｐ１、Ｐ２はそれぞれＰＭＯＳトランジスタであり、それぞれのゲートに対応して相補的なスイッチ制御信号ＳＡＭＰ、／ＳＡＭＰが印加される。また、"Low"側基準電圧ＶＲＥＦＬに接続されるスイッチ用の２個のトランジスタ素子Ｎ１、Ｎ２はそれぞれＮＭＯＳトランジスタであり、それぞれのゲートに対応して相補的なスイッチ制御信号ＳＡＭＰ、／ＳＡＭＰが印加される。これにより、スイッチ制御信号ＳＡＭＰが"L"（／ＳＡＭＰが"H"）の時は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１がそれぞれオン状態、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２がそれぞれオフ状態になって、抵抗分割回路26の両端に対応してリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬが印加される。これに対して、スイッチ制御信号ＳＡＭＰが"H"（／ＳＡＭＰが"L"）の時は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１がそれぞれオフ状態、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２がそれぞれオン状態になって、抵抗分割回路26の両端に対応してリファレンス電圧ＶＲＥＦＬ、ＶＲＥＦＨが印加される。

抵抗分割回路26は、本例では、占有するパターン面積を抑制するために、複数の電圧分割ノードを有する抵抗分割群r1、r2、…、rmを折り返すようなパターン配置で２つの抵抗分割群r1、r2、…、rmより形成されているが、このようなパターン配置に限らず、一方の抵抗分割群r1、r2、…、rmを１個の抵抗素子で置換するように変更してもよい。

電圧補正回路29は、抵抗分割回路26の１／２電圧分割ノードｎに発生する電圧変化を結合キャパシタ30を介してアナログコンパレータ回路11の演算増幅器25の基準電圧入力の補正電圧として供給する。本例では、抵抗分割回路26の１／２電圧分割ノードｎと演算増幅器25の非反転入力ノード（−）との間に、前記ホールドキャパシタ24の容量値Ｃと等しい容量値Ｃを有する結合キャパシタ30が接続されており、リファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬの高低関係を逆転させた時に抵抗分割回路26の１／２電圧分割ノードｎに発生する電圧変化量（逆転前との誤差電圧）の半分を演算増幅器25の非反転入力ノード（−）に印加している。

図３は、図１に示したＡ／Ｄコンバータの変換動作に関連する主要な信号のタイミングチャートを示す。図１のＡ／Ｄコンバータは、アナログ入力電圧ＡＩＮ、"Low"側基準電圧ＶＲＥＦＬ、"High"側基準電圧ＶＲＥＦＨ、サンプリング信号ＳＡＭＰ、比較信号ＣＯＭＰ、Ａ／Ｄ変換開始信号ＳＴＣなどが入力し、Ａ／Ｄ変換終了信号ＥＯＣおよびＡ／Ｄ変換出力コード信号Ｄｏ〜Ｄｎを出力する。ここでは、ＡＩＮ＝０Ｖの場合であって、抵抗分割回路26の図中右半分の抵抗群r1、r2、…、rmの抵抗値が図中左半分の抵抗群の抵抗値よりも小さい方にばらついている場合を想定している。

先ず、Ａ／Ｄ変換開始信号ＳＴＣを立ち上げる（活性化する）と、図１中の制御信号生成回路15から出力するＡ／Ｄ変換終了信号ＥＯＣが"0"（非活性状態）に立ち下がり、Ａ／Ｄコンバータは変換モードになる。Ａ／Ｄ変換開始信号ＳＴＣが立ち上がった後、サンプリング信号ＳＡＭＰが活性化する期間にアナログ入力電圧ＡＩＮを入力キャパシタ23にサンプリングする。次に、逐次比較モードに切り替わり、比較信号ＣＯＭＰが活性化する期間にクロック信号に同期して逐次比較を行い、最上位ビットから最下位ビットまで順に変換を行なう。最下位ビットの変換が終了すると、Ａ／Ｄ変換終了信号ＥＯＣが"1"（活性状態）に立ち上がり、Ａ／Ｄ変換動作を終了する。

この際、本実施形態では、最上位ビットの変換を行なう前に、抵抗分割回路26の両端に印加する"High"側基準電圧ＶＲＥＦＨ、"Low" 側基準電圧ＶＲＥＦＬの高低関係を逆転させる。すると、抵抗分割回路26の抵抗素子の抵抗値のばらつきが存在する場合には、抵抗分割回路26の１／２電圧分割ノードｎに発生する電圧が逆転前の電圧とは異なるようになる。つまり、抵抗分割回路26の１／２電圧分割ノードｎに電圧変化が発生し、この電圧変化量（逆転前との誤差電圧）の半分をアナログコンパレータ回路11の演算増幅器25の非反転入力ノード（−）の基準電圧入力の補正電圧として加える。これにより、抵抗分割回路26の抵抗素子の抵抗値のばらつきに起因するＡ／Ｄ変換誤差を回路的に補正し、Ａ／Ｄ変換精度を高めることができる。

なお、現在、例えば10ビット逐次比較型Ａ／Ｄコンバータは動作周波数が数百KHz〜数MHz程度の低速であり、最上位ビットから最下位ビットまでを順に確定していく回路方式であるので、１回のＡ／Ｄ変換動作に相当の時間を要する。また、Ａ／Ｄ変換方式として、サンプリング動作とコンパレータ動作とを交互に行なう方式と、１回のサンプリング動作を行った結果をホールドしている期間内に複数回のコンパレータ動作を交互に行なう方式がある。そこで、前者のＡ／Ｄ変換方式においては、前記したリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬの高低関係を逆転させる電圧補正動作を、複数回の変換動作毎（一定周期毎）に行なうようにしてもよい。これに対して、後者のＡ／Ｄ変換方式においては、各回のサンプリング動作毎にリファレンス電圧ＶＲＥＦＨ、ＶＲＥＦＬの高低関係を逆転させる電圧補正動作を行なうと、Ａ／Ｄコンバータの変換速度に制限を与えることになる。

図４は、図２中に示した電圧印加・切換回路28の変形例の一部を示している。ここでは、図２中に示した電圧印加・切換回路28におけるスイッチ制御信号ＳＡＭＰ、／ＳＡＭＰとスタンバイ制御信号Irefcutとをオア回路41、42で論理処理した制御信号ＳＡＭＰａ、／ＳＡＭＰａをＳＡＭＰ、／ＳＡＭＰに代えてスイッチ用のトランジスタ素子のゲートに入力するように変更している。

これによって、スタンバイ制御信号Irefcutが"L"の時（Ａ／Ｄ変換動作時）には、ＳＡＭＰ、／ＳＡＭＰと同じ論理のＳＡＭＰａ、／ＳＡＭＰａが電圧印加・切換回路28に印加されるので、抵抗分割回路26に電流が流れて動作状態になる。これに対して、スタンバイ制御信号Irefcutが"H"の時（Ａ／Ｄコンバータのスタンバイ時）には、ＳＡＭＰａ、／ＳＡＭＰａが共に"H"になるので、抵抗分割回路26に電流が流れなくなり、電流消費が抑制されるようになる。

本発明のＡ／Ｄコンバータの一例を示すブロック図。 図１中のアナログコンパレータ回路とＤＡＣ回路の一例を示す回路図。 図１に示したＡ／Ｄコンバータの変換動作に関連する主要な信号波形を示すタイミングチャート。 図２中に示した電圧印加・切換回路の変形例の一部を示す回路図。 図１中のアナログコンパレータ回路とＤＡＣ回路の従来例を示す回路図。 従来のＡ／ＤコンバータのＡ／Ｄ変換動作に関連する主要な信号波形を示すタイミングチャート。

符号の説明

11…アナログコンパレータ(ＡＤＣ)回路、12…逐次比較レジスタ、13…デジタル／アナログコンバータ(ＤＡＣ)回路、14…出力レジスタ回路、15…制御信号生成回路、26…抵抗分割回路、27…セレクタ回路、28…電圧印加・切換回路、29…電圧補正回路。

Claims (5)

1. アナログ入力電圧を所定の比較基準電圧と比較するアナログコンパレータ回路と、
   前記アナログコンパレータ回路の比較出力に基づいて次に比較すべき基準電圧に対応する逐次比較結果コードを生成する逐次比較レジスタと、
   前記逐次比較結果コードに基づいて前記アナログ入力電圧を生成する機能を有するデジタル／アナログコンバータ回路と、
   前記逐次比較レジスタで生成された逐次比較結果コードの最終結果コードを保持する出力レジスタ回路と、
   Ａ／Ｄ変換開始信号を受けて前記アナログコンパレータ回路、逐次比較レジスタ、デジタル／アナログコンバータ回路および出力レジスタ回路の動作タイミングを制御するための制御信号を生成する制御信号生成回路とを備え、
   前記デジタル／アナログコンバータ回路は、
   両端間に所定のリファレンス電圧が印加され、複数の異なる分割電圧を生成する複数の電圧分割ノードを有する抵抗分割回路と、
   前記抵抗分割回路の複数の電圧分割ノードの電圧を選択的に取り出して前記アナログコンパレータ回路の比較基準電圧として供給するセレクタ回路と、
   前記抵抗分割回路の両端に第１および第２のリファレンス電圧を印加するとともに、該抵抗分割回路の１／２電圧分割ノードを前記セレクタ回路が選択している期間内に、該抵抗分割回路の両端に印加する第１および第２のリファレンス電圧の高低関係を逆転させる電圧印加・切換回路と、
   前記第１および第２のリファレンス電圧の高低関係を逆転させた時に１／２電圧分割ノードに発生する電圧変化を用いてアナログコンパレータ回路の基準電圧入力を補正する電圧補正回路
   とを具備することを特徴とするＡ／Ｄコンバータ。
2. 前記電圧補正回路は、前記抵抗分割回路の１／２電圧分割ノードに発生する電圧変化をキャパシタを介して前記アナログコンパレータ回路へ補正電圧として供給することを特徴とする請求項１記載のＡ／Ｄコンバータ。
3. 前記電圧印加・切換回路は、前記抵抗分割回路の一端側に各一端が接続され、各他端に対応して第１および第２のリファレンス電圧が印加される２個の第１スイッチ用のトランジスタ素子と、前記抵抗分割回路の他端側に各一端が接続され、各他端に対応して第１および第２のリファレンス電圧が印加される２個の第２スイッチ用のトランジスタ素子とを具備することを特徴とする請求項１記載のＡ／Ｄコンバータ。
4. 前記第１のリファレンス電圧は前記第２のリファレンス電圧よりも低く、前記第１のリファレンス電圧が印加されるトランジスタ素子はＮＭＯＳトランジスタであり、前記第２のリファレンス電圧が印加されるトランジスタ素子はＰＭＯＳトランジスタであることを特徴とする請求項３記載のＡ／Ｄコンバータ。
5. 前記各トランジスタ素子は、前記デジタル／アナログコンバータ回路のスタンバイ時に、前記抵抗分割回路に流れる電流をオフするように制御される請求項３または４記載のＡ／Ｄコンバータ。

Images