JP4709926B2 - レール・ツー・レールフラッシュ - Google Patents

Description

本発明は、アナログ−ディジタル変換器、特に広い入力レンジを有するフラッシュアナログ−ディジタル変換器に関する。

図１は従来の「フラッシュ」又は「直接変換」アナログ・ディジタル変換器（ＡＤＣ）の一例を示す。この回路は基準電圧３とグラウンド（又は他の基準電圧）との間にチェーン接続された一組の抵抗１を用いて、これらの抵抗間のノード５に一連の電圧を発生させている。一般に、すべての抵抗は同じ抵抗値を有し、一つのノードから次のノードへの電圧変化は線形増大である。一組の比較器４が各ノードの電圧を入力電圧２と比較し、各比較器において入力電圧がそのノード電圧より高い場合、この比較器は飽和し、“１”を出力し、さもなければ比較器出力は低いままとなる。従って、比較器は所定の入力に対してバイナリエンコーダ６において “１”及び”０”の連続を出力し、入力電圧レベルは“１”が“０”に切り替わる点によってディジタル的に表わされる。このようにして、入力電圧は比較器の数（従ってビット）により決まる精度にディジタル的に標本化することができる。

このような回路設計はいくつかの問題を受ける。ＡＤＣの精度は基準電圧の精度及び安定性及び抵抗の精度に大きく依存する。さらに、この設計は、すべての比較器が入力電圧を共通の基準電圧に依存するノード電圧と比較するために、比較器においてシステマティックオフセットの影響を受け易い。

図２は差動入力を有するフラッシュＡＤＣを示す。この回路は２つの抵抗チェーン２０,２９を用いて、ノード２２，３２に入力２５，３１より上の一連の電圧を発生させている。電圧レール２８と２つの抵抗チェーンとの間に接続された１つの電流源２４，２７により抵抗チェーンの上端の電圧が決まる。比較器３３は、第１の比較器がその第１の入力を第１のチェーンの第１のノードから取るとともにその第２の入力を第２のチェーンの最後のノードから取り、第２の比較器がその第１の入力を第１のチェーンの第２のノードから取るとともにその第２の入力を第２のチェーンの最後から２番目のノードから取り、以下最後の比較器まで同様であり、最後の比較器はその第１の入力を第１のチェーンの最後のノードから取るとともにその第２の入力を第２のチェーンの第１のノードから取る。

入力電圧２５及び３１が零であるとき、ノード２３及び３０の電圧は等しく、比較器２６の出力はローである。入力電圧２５が入力電圧３１に対して僅かに増大すると、ノード２３の電圧がノード３０の電圧より高くなり、比較器２６の出力はハイになる。入力電圧２５及び３１間の差がＡＤＣの分解能だけ増大すると、列内の次の比較器（図２に示される電圧入力端子に近い方の１つ）の第１の入力ノードの電圧が第２の入力ノードの電圧より僅かに高くなるためこの比較器の出力がハイになる。このように入力電圧は２進列として符号化することができ、入力電圧レベルは“１”が“０”に切り替わる列内の点によってディジタル的に表わされる。２進列は通常は冗長情報の量を最小化するためにバイナリエンコーダにより符号化される。従って、６４個の比較器を有するＡＤＣは６ビットの列を出力する。ビット数はＡＤＣの精度を表わす。

図３は、図２に示されるＡＤＣの入力レンジを示す。この入力レンジはＡＤＣに使用可能なレール・ツー・レール電圧の約半分である。これは、入力電圧２５が入力電圧３１より高いときは、比較器の半分（図２の比較器２６より下の比較器）がそれらのしきい値に接近し、アナログ−ディジタル変換に関与できるのみであるためである。入力電圧２５が入力電圧３１より低いときは他の半分が関与できるのみである。

入力電圧レンジは、一定の電流が抵抗チェーン２０を経て流れるために抵抗チェーンの全長に亘って一定の電圧降下が生ずるという事実によって制限される。測定できる最高入力電圧はレール電圧から抵抗チェーンの全電圧降下を差し引いた値より小さくなる。最適動作のために、抵抗チェーンの全電圧降下は使用可能なレール電圧の約半分に設定される。従って、最高測定可能入力電圧において、ノード３４の電圧は入力電圧２５より僅かに低くなり、列内の最後の比較器１９の出力がハイになる。

入力レンジ３６は、さらに、電流源は通常は電流を所定のレベルに維持するためにその両端間に最小の電圧３８を必要とするという事実によって制限される。従って、電流を制御するＭＯＳＦＥＴ(又は他の適切なトランジスタ)が線形モードに駆動され、電流(従って変換器)がもはや正確でなくなる前に、電流源の出力端子で許容される最大電圧が存在する。この電圧はＶ_DD−Ｅ_Pであり、ここでＥ_Pは電流源を飽和状態に維持するために必要なドレイン−ソース電圧３８であり、Ｖ_DDはレール電圧３５である。ボトム側では、駆動増幅器が入力電圧をどのくらい低い値まで引けるかによって入力電圧が制限される。代表的には、駆動増幅器は入力をすべて大地に引くことはできない。最小入力電圧は図３においてＥ_Nで示されている。よって、図２に示されるＡＤＣの入力レンジは最大で０．５×（Ｖ_DD−Ｅ_P−Ｅ_N）である。

図３内の丸３７は、各ビット値のしきい値における交差点を表わし、各点は所定の比較器の出力がローからハイへ又はその逆に切り替わる電圧に相当する。しきい値電圧はすべての比較器に関して同一である。

動作温度を低下させディジタルエレクトロニクスの速度を増大する要望はディジタルエレクトロニクスの動作電圧を押し下げる。それゆえ、アナログ−ディジタル変換器などのデバイスにおいて使用可能な電圧レンジを最も効率よく使用することがますます重要になってきている。より低い電圧レベルにおいては、電子コンポーネントにより導入されるノイズがより大きくなり、注意深く設計しないと、コンポーネント値の低いトレランスが要求され、一般に必要とされるシリコン面積が大きくなる。従って、大きな入力電圧レンジ（理想的にはレール・ツー・レール）及び内部オフセット電圧に対する高いトレランスを有するＡＤＣが必要とされている。

本発明の第１の態様によれば、アナログ−ディジタル変換器が提供され、このアナログ−ディジタル変換器は、回路により規定された複数のノードを具え、各ノードはそれぞれ異なる電圧を有し、これらのノードの電圧が第１電流源の電圧と第１入力ノードの電圧との間の規則正しい増大を示す第１組のノードと、 回路により規定された複数のノードを具え、各ノードはそれぞれ異なる電圧を有し、これらのノードの電圧が第２電流源の電圧と第２入力ノードの電圧との間の規則正しい増大を有する第１組のノードと、各比較器が前記第１組の１つノードの電圧を前記第２組の１つのノードの電圧と比較する複数の比較器と、前記第１電流源と前記第１組のノードとの間に配置された第１対のスイッチングデバイスとを具え、前記第１対の第１スイッチングデバイスが前記第１電流源からの電流を前記第１組のすべてのノードに供給するように接続され、前記第１対の第２スイッチングデバイスが前記第１電流源からの電流を前記第１入力ノードの電圧に最も近い電圧を有する前記第１組のノードの一部分に供給するように接続され、前記第１対の第１及び第２スイッチングデバイスの制御電圧が、
（ａ）前記第１電流源の電圧と前記第１入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第１電流源からの電流が前記第１スイッチングデバイスを経て流れ、
（ｂ）前記第１電流源の電圧と前記第１入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第１電流源からの電流が前記第２スイッチングデバイスを経て流れる、
ように設定されることを特徴とする。

前記回路は、前記第１及び第２入力ノードに入力電圧がない場合に、前記第１及び第２組のノードの電圧が線形増大を示すように構成するのが好適である。また、前記回路は、前記第１及び第２入力ノードに入力電圧がない場合に、前記第１及び第２組のノードの電圧が対数増大を示すように構成するのが好適である。

前記回路は、前記第１組のノードが前記第１電流源と前記第１入力ノードとの間に延在する第１ノードのチェーンを構成し、前記第２組のノードが前記第２電流源と前記第２入力ノードとの間に延在する第２ノードのチェーンを構成し、前記第１及び第２ノードのチェーンの隣接するノードの各対が１つ以上の抵抗の組により相互接続されているように構成するのが好ましい。

前記各組の１つ以上の抵抗の総合公称抵抗値及び前記電流源の目標電流レベルは、当該アナログ−ディジタル変換器の入力レンジが最大になるように選択するのが好ましい。

前記アナログ−ディジタル変換器は、更に、前記第２電流源と前記第２組のノードとの間に配置された第２対のスイッチングデバイスを具え、前記第２対の第１スイッチングデバイスが前記第２電流源からの電流を前記第２組のすべてのノードに供給するように接続され、前記第２対の第２スイッチングデバイスが前記第２電流源からの電流を前記第２入力ノードの電圧に最も近い電圧を有する前記第２組内のノードの一部分に供給するように接続され、前記第２対の前記第１及び第２スイッチングデバイスの制御電圧が、
（ａ）前記第２電流源の電圧と前記第２入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第２スイッチングデバイスは第１の状態にあり、前記第２電流源からの電流が前記第１スイッチングデバイスを経て流れ、
（ｂ）前記第２電流源の電圧と前記第２入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第２電流源からの電流が前記第２スイッチングデバイスを経て流れる、
ように設定されるようにすることができる。

前記制御電圧は動作中不変とするのが適切である。また、前記スイッチングデバイスはトランジスタとし、前記制御電圧はゲート電圧とするのが適切である。更に、前記各対の第１トランジスタのゲート電圧とそのしきい値電圧との差を前記各対の第２トランジスタのゲート電圧とそのしきい値電圧との差より大きくするのが適切である。

前記アナログ−ディジタル変換器は、更に、前記第１及び第２入力ノードに第１及び第２入力電圧を供給するように構成された入力回路を具えることができる。前記入力回路は、前記第１及び第２入力電圧が前記入力回路により前記第１及び第２入力ノードに供給される電流とほぼ無関係になるように構成された１つ以上の駆動増幅器を含むのが適切である。 前記第１及び第２入力電圧は、最大及び最小入力電圧が当該アナログ−ディジタル変換器の入力電圧レンジの範囲を定める電圧に等しくなるようにスケーリングすることができる。前記第１及び第２入力電圧は、前記両入力電圧間の中点が当該アナログ−ディジタル変換器に供給される上及び下電源電圧間の中点に維持されるようにバイアスすることができる。

前記第１及び第２入力電圧は１対の差動入力電圧とすることができる。あるいはまた、前記第１入力電圧はシングルエンデッド入力電圧とし、前記第２入力電圧は前記第１入力電圧から、前記２つの入力電圧間の中点電圧が当該アナログ−ディジタル変換器に供給される上及び下電源電圧間の中点電圧に維持されるように合成することもできる。

前記第１及び第２組のノードは各Ｎ個のノードを有し、各比較器はその第１入力が前記第１組の位置ｘのノードに接続され、その第２入力が前記第２組の位置Ｎ＋１−ｘのノードに接続され、ここでｘ＝１は前記第１及び第２電流源に隣接するノード位置であり、ｘ＝Ｎは前記第１及び第２入力ノードに隣接するノード位置であり、各組の残りのノードはそれらの間に連続順番に配置されているように構成するのが好ましい。

本発明の第２の態様によれば、上述した特徴の任意の組み合わせを有するアナログ−ディジタル変換器が提供され、このアナログ−ディジタル変換器においては、前記第１組のノードが、回路により規定された更なる第１ノードの組を具え、その各ノードはそれぞれ異なる電圧を有し、この更なる組の第１ノードの電圧は第１入力ノード電圧と第１電流シンクの電圧との間の規則正しい増大を示し、前記第２組のノードが、回路により規定された更なる第２ノードの組を具え、その各ノードはそれぞれ異なる電圧を有し、この更なる組の第２ノードの電圧は第２入力ノード電圧と第２電流シンクの電圧との間の規則正しい増大を示し、当該アナログ−ディジタル変換器は、更に、前記第１電流シンクと前記第１ノードの更なる組との間に配置された第３対のスイッチングデバイスを具え、前記第３対の第１スイッチングデバイスが前記第１電流シンクからの電流を前記第１ノードの更なる組のすべてのノードに供給するように接続され、前記第３対の第２スイッチングデバイスが前記第１電流シンクからの電流を前記第１入力ノードの電圧に最も近い電圧を有する前記更なる組の第１ノードの一部分に供給するように接続され、前記第３対の前記第１及び第２スイッチングデバイスの制御電圧が、
（ａ）前記第１電流シンクの電圧と前記第１入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第１電流シンクからの電流が前記第１スイッチングデバイスを経て流れ、
（ｂ）前記第１電流シンクの電圧と前記第１入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第１電流シンクからの電流が前記第２スイッチングデバイスを経て流れる、
ように設定されることを特徴とする。

前記アナログ−ディジタル変換器は、更に、前記第１入力ノードの電圧を前記第２入力ノードの電圧と比較するように構成された比較器を更に具えるのが好ましい。

前記アナログ−ディジタル変換器は、更に、前記第２電流シンクと前記第２ノードの更なる組との間に配置された第４対のスイッチングデバイスを具え、前記第４対の第１スイッチングデバイスが前記第２電流シンクからの電流を前記第２ノードの更なる組のすべてのノードに供給するように接続され、前記第４対の第２スイッチングデバイスが前記第２電流シンクからの電流を前記第２入力ノードの電圧に最も近い電圧を有する前記更なる組の第２ノードの一部分に供給するように接続され、前記第４対の前記第１及び第２スイッチングデバイスの制御電圧が、
（ａ）前記第２電流シンクの電圧と前記第２入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第２電流シンクからの電流が前記第１スイッチングデバイスを経て流れ、
（ｂ）前記第２電流シンクの電圧と前記第２入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第２電流シンクからの電流が前記第２スイッチングデバイスを経て流れる、
ように設定されるようにするのが好ましい。

前記入力電圧レンジは当該アナログ−ディジタル変換器に供給される上及び下電源電圧間の電位差に等しくするのが好ましい。

前記第１及び第２組のノードは各Ｎ個のノードを有し、比較器の総数はＮであり、各比較器はその第１入力が前記第１組の位置ｘのノードに接続され、その第２入力が前記第２組の位置Ｎ＋１−ｘのノードに接され、ここでｘ＝１は前記第１及び第２電流源に隣接するノード位置であり、ｘ＝Ｎは前記第１及び第２入力電流シンクに隣接するノード位置であり、各組の残りのノードはそれらの間に連続順番に配置されているように構成するのが好ましい。

本発明の第３の態様によれば、本発明の第１又は第２の態様に関連して上述した特徴の任意の組み合わせを有するアナログ−ディジタル変換器を具える電子デバイスが提供される。

本発明の第４の態様によれば、本発明の第１又は第２の態様に関連して上述した特徴の任意の組み合わせを有するアナログ−ディジタル変換器を具える集積回路が提供される。

本発明を一例として添付図面を参照して以下に説明する。

従来のフラッシュＡＤＣの回路図である。 差動入力フラッシュＡＤＣの回路図である。 図２に示す差動入力フラッシュＡＤＣの典型的な入力レンジを示す。 本発明の第１の実施例によるフラッシュＡＤＣの回路図である。 本発明の第１の実施例によるフラッシュＡＤＣの入力レンジを示す。 本発明の第２の実施例によるフラッシュＡＤＣの回路図である。 本発明の第２の実施例によるフラッシュＡＤＣの入力レンジを示す。 本発明の代替実施例によるフラッシュＡＤＣの回路図である。 本発明の他の代替実施例によるフラッシュＡＤＣの回路図である。

以下の説明は当業者に本発明を利用可能にするために提示され、特定の用途及びその要件に関連して行われている。開示の実施例に対して種々の変更が当業者に明らかであり、ここに定義される一般原理は本発明の精神及び範囲から離れることなく他の実施例及び応用例に適用できる。従って、本発明は図に示される実施例にのみ限定されず、ここに開示される原理及び特徴と一致する最大の範囲が許容されるものである。

図４は差動ユニットを有するフラッシュＡＤＣ回路を示す。この回路はノード４２および４８のチェーンを構成する２組のノードを具え、各チェーンは上及び下電圧レール５３及び４６の間に存在する。図４において、隣接するノードは抵抗４１及び５１により分離されているが、これらのノードは任意の適切な電子コンポーネントにより分離して、上及び下電圧レール間のこれらのノードに一連の電圧を発生させることができる。隣接ノード間で降下される電圧は「デルタ電圧」という。前記コンポーネントはキャパシタンス又はインダクタンスとすることができ、任意の所定の対のノードの電圧は互いに同相もしくは非同相にすることができる。

抵抗セット４１及び５１内のすべての抵抗は同一の公称抵抗値を有することができ、この場合には、すべてのデルタ電圧は等しく、入力がない場合には回路は各チェーンのノードに一連の等間隔の電圧を発生する（即ち、チェーン内のノードの位置とその電圧との間に線形関係を有する）。代案として、各セット内の抵抗は同一の公称抵抗値を有するが、２つのセットは異なる公称抵抗値の抵抗を含むものとてもよい。また、２つのセット内の抵抗の公称抵抗値は、各チェーンのノードに電圧の対数数列を規定するように選択してもよい。また、２つのセット内の抵抗の抵抗値は、各チェーンのノードに電圧の他の数列を規定するように選択してもよい。

各ノードチェーンはその上端と上電圧レールとの間に電流源４０，５２を有し、その下端と下電圧レールとの間に電流シンク４５，４７を有する。第１の実施例（図４に示す）では、第１差動入力端子４３は第１チェーンの中点ノード４４に接続され、第２差動入力端子５０は第２のチェーンの中点ノード４９に接続され、第１及び第２チェーンは同数のノードを有する。この構成は、各チェーンに奇数のノードを必要とする。しかし、各チェーン内のノード数を異なる数にし、第１差動入力端子は第１チェーン内の任意のノードに接続し、第２差動入力端子は第２チェーンの任意のノードに接続することもできる。本発明によれば、第１及び第２差動入力端子は、各入力端子と関連の電流源との間に少なくとも１つのノードが存在し、各入力端子と関連の電流シンクとの間に少なくとも１つのノードが存在するように接続する。

電流源及び電流シンクは任意の設計のものとし得る。これらはＭＯＳＦＥＴに基づくものとするのが好ましいが、任意のタイプのトランジスタに基づくものとし得る。適切には、入力回路(図示せず)がＡＤＣへの入力を供給する。この入力回路は、好ましくは、入力電圧がＡＤＣにより測定可能なレンジ内に位置するようにする。好ましくは、この入力回路は１つ以上の駆動増幅器を含み、これらの増幅器が、ＡＤＣによってその入力端子から引き出される／その入力端子においてシンクされる電流とＡＤＣの入力電圧レンジに亘ってほぼ無関係の１対の入力電圧をＡＤＣに供給することができる。

差動ＡＤＣ入力は、入力回路によって、２つの入力電圧間の中点が上及び下電圧レール４６及び５３間の中点に維持されるようにバイアスするのが好ましい。これはＡＤＣの最大入力レンジをもたらす。また、ＡＤＣ入力は真の差動入力にしなくてもよく、ＡＤＣ入力の一つを変換のための信号から合成して１対の入力を供給することもできる。この場合には、合成ＡＤＣ入力は、２つの入力電圧間の中点が上及び下電圧レール間の中点に維持されるように選択するのが好ましい。

一組の比較器５４が第１チェーンのノードの電圧を第２チェーンのノードの電圧と比較する。好適実施例では、ノードは上述した第１の実施例と同様に構成され、比較器の数は第１及び第２の各チェーン内のノードの数に等しく、比較器は次のように構成される。セット内の第１の比較器はその第１の入力を第１のチェーンの第１のノードから取るとともにその第２の入力を第２のチェーンの最後のノードから取り、第２の比較器はその第１の入力を第１のチェーンの第２のノードから取るとともにその第２の入力を第２のチェーンの最後から２番目のノードから取り、以下最後の比較器まで同様であり、最後の比較器はその第１の入力を第１のチェーンの最後のノードから取るとともにその第２の入力を第２のチェーンの第１のノードから取る。

いくつかの実施例においては、第１及び第２の各チェーン内のノードが偶数の場合及び／又は第１及び第２チェーン内のノード数が異なる場合に類似の比較器入力交差構造を使用できる（即ち、いくつかの比較器が同じノードを共用する）。いくつかの実施例においては、入力は第１及び第２チェーンの中点又はその近くに接続されない。しかし、入力が第１及び第２チェーンの中点の近くにあるとき、図２に示すＡＤＣ設計に対して使用可能な入力電圧レンジの最大が最大になる。

図５は図４に示すＡＤＣの入力レンジを示す。入力レンジ６１はほとんど全レール・ツー・レール電圧レンジであり、図２に示すＡＤＣの入力レンジの約２倍である。入力電圧がレール電圧６２及び６５に近づくと、レールに最も近い抵抗の両端のデルタ電圧が「圧縮」され、対応するノードの電圧がもはや正確でなくなる。しかし、以下に説明するように、これはＡＤＣによる変換の精度に影響を与えない。図５において、「圧縮」時のノード電圧が破線６３で示されている。

丸６４は各ビット値のしきい値における交差点を表わし、即ち各点は所定の比較器の出力がローからハイへ又はその逆に切り替わるときの電圧に相当する。しきい値電圧はすべての比較器に対して同一である点に注意されたい。

圧縮は、入力電圧がレール電圧の一つに十分に近づき、関連の電流源及び電流シンクが抵抗チェーンに定電流を維持することができないときに起る。換言すれば、入力端子に最も近い電流源／シンクの電圧効果が最小であるため、入力端子と電流源／シンクとの間の抵抗の両端間で電圧を降下しなければならない。それゆえ、入力端子と電流源／シンクとの間の各ノードの電圧はより近くなり、即ち「圧縮」される。

しかし、抵抗チェーンは入力４３及び５０を供給する駆動増幅器(図示せず)からいくらかの電流を引き出すことができるため、デルタ電圧は入力端子と電流源／シンクとの間のノードにおいて「伸長」されない。換言すれば、電流源／シンクは、入力端子と電流源／シンクとの間に正しいデルタ電圧を維持するように、入力から電流を引き出す。デルタ電圧が圧縮されるノードは、それらのしきい値から遠く離れた比較器の入力を供給し、即ちそれらの第１入力電圧はそれらの第２入力電圧よりはるかに高いか低いので、ADC入力電圧の小さな変化がこれらの比較器の出力を切り替えない。それらのしきい値に近い比較器はアナログ−ディジタル変換プロセスに関与し、これらの比較器はそれらの入力を圧縮が生じないノードから取る。それゆえ、ＡＤＣは、ＡＤＣ入力電圧がレール電圧に接近する際も正確な変換を提供し続ける。

電流源及び電流シンクは電流を所定のレベルに維持するためにそれらの両端間に最小電圧を必要とするため、入力レンジ６１は全レール・ツー・レール電圧よりわずかに小さくなる。図５から明らかなように、圧縮が起ると、電流を制御するＭＯＳＦＥＴ(又は他の適切なトランジスタ)が線形モードに駆動される（ソース−ドレイン電圧がＭＯＳＦＥＴを飽和状態に維持するのに十分でない）ため、圧縮されるノードに隣接する電流源／シンクの両端間の電圧がこの「最小電圧」以下に降下する。しかし、上述したように、これはＡＤＣ入力電圧レンジを拡大しない。なぜなら、圧縮されないノードからそれらの入力を取る比較器のみが変換プロセスに関与するためである。

図３の用語を使用し、Ｅｐを各電流源を飽和状態に維持するのに必要とされるドレイン−ソース電圧とし、Ｅ_Nを各電流シンクを飽和状態に維持するのに必要とされるドレイン−ソース電圧とし、Ｖ_DDをレール電圧６２とするとき、ADC入力電圧レンジはほとんどＶ_DD−Ｅｐ−Ｅ_Nである。

図４に示す好適実施例を考察すると、本発明の利点がもっとも容易に認識できる。第１に、比較器入力が抵抗チェーンの反対側端から取られるため、各ビットのしきい値におけるコモンモード比較器入力電圧が同じである。これにより比較器のシステマティックオフセット効果が除去され、その設計が簡単になる。第２に、ADCへの作動入力端子が第１及び第２チェーンの中点に接続されるため、比較器は入力端子より上のノード及び下のノードに発生される電圧を標本化するように接続されている。これによりADCは入力電圧をほとんど全レール・ツー・レール電圧レンジに亘って変換することが可能になる。これらの利点の多くが本発明の他の実施例にも存在することは当業者に明らかであろう。

各抵抗チェーンの両端間の全電圧降下がADC入力電圧レンジを決定するため、抵抗の値及び抵抗を流れる電流レベルは、入力がない場合に各抵抗チェーンの全電圧降下が約Ｖ_DD−Ｅｐ−Ｅ_Nになるように選択するのが好ましい。これは、入力５０に対して高い入力４３の電圧は比較器５６を除くすべての比較器の出力をハイにするような影響を与えることを考慮すると理解できる。高い入力電圧４３は第１チェーン４２のノードの電圧をプルアップし、低い入力電圧５０は第２チェーン４８のノードの電圧をプルダウンする。これにより、入力４３と電流源４０との間のノードの電圧及び入力５０と電流シンク４７との間のノードの電圧が圧縮される。入力電圧４３がノード５７の電圧をノード５８の電圧より上にプルアップするほど十分に増大すると、比較器５６の出力はハイになる。この時点でノード５７の電圧はレール電圧４６及び５３の中間電圧レベルにプルアップされ、ノード５８の電圧はこの中間電圧レベルにプルダウンされる（即ち、入力がない場合における中点ノード４４及び４９の電圧）。これは、すべての比較器が切り替わるしきい値電圧（図５に交差点６４で示されている）である。比較器５６は一連の比較器の最後であるため、ノード５７をプルアップする電圧がディジタル的に表わせる最高入力電圧である。入力５０に対して低い入力４３の電圧の同様の効果を考慮すると、入力がない場合には全ＡＤＣ入力電圧レンジは各抵抗チェーンの全電圧降下により決まることがわかる。

本発明によるＡＤＣ動作はレール・ツー・レール電圧と殆ど同じ幅の入力レンジを有する。それゆえ、本発明のＡＤＣは、小さい入力レンジを有するＡＤＣより、その内部コンポーネント（例えば抵抗及び比較器）により生じるオフセット電圧に対して大きなトレランスを有する。これにより、内部コンポーネントを少ないシリコン面積を使用するように設計することが可能になり、ＡＤＣをより経済的にすることができるとともに、より容易に定電圧ディジタル電子機器と集積化することができる。さらに、このＡＤＣはフル・レール・ツー・レール電圧レンジを利用できるので、このレンジと同じ入力レンジに亘って入力信号を変換するが、慣例のＡＤＣより低い電源電圧で動作するようにできる

図６は、差動入力６０１及び６０３を有するフラッシュＡＤＣを示す。抵抗、比較器、電流源及び電流シンクの基本構成は図４と同じである。一組の比較器６３５が第１チェーン６２９を構成する第１組のノードの電圧を第２チェーン６３１の第２組のノードの電圧と比較する。図６に示す回路は、さらに、チェーントランジスタ６０７，６０９，６１５及び６１９と、バイパストランジスタ６０５，６１１，６１３及び６１７を含む。

これらのトランジスタは任意の適切なタイプのスイッチングデバイスとすることができ、トランジスタ又は図６に関連して記載されるＭＯＳＦＥＴに限定されない。この回路は任意の組み合わせの特徴を有することができ、図４に関連して上述した変形例の何れかに構成することができる。この回路はその入力を入力回路(図示せず)から受信することができ、この入力回路は図４に関連して記載された入力回路の特徴の何れかを有することができる。

トランジスタ６０５〜６１１はＰＭＯＳデバイスであり、トランジスタ６１３〜６１９はＮＭＯＳデバイスであるが、任意の適切なスイッチングデバイスを用いて本発明の利点をもたらすように構成することができる。好適実施例では、回路の第１コーナ部で動作するトランジスタ６０５及び６０７は回路の第２コーナ部で動作するトランジスタ６０９及び６１１と名目上同一であり、第３コーナ部及び第４コーナ部で動作するトランジスタ６１２，６１５及び６１７，６１９についても同様である。さらに、抵抗チェーン６２１及び６２３も名目上同一にするのが好ましい。

好適実施例では、トランジスタ６０５及び６０７はそれぞれトランジスタ６１３，６１５と名目上等価な特性を有するものを選択し、トランジスタつい６０９，６１１及び６１７，６１９についても同様とする。本例では、コンポーネントチェーン６２５内の入力６１１より上のコンポーネントは、コンポーネントチェーン６２５内の入力６０１より下のコンポーネントの「鏡像」であり、コンポーネントチェーン６２７も同様である。一般に、入力６０１及び６０３より上のトランジスタはｐ型トランジスタを、入力６０１及び６０３より下のトランジスタはｎ型トランジスタを選択するのが都合がよい。

本発明の利点は、チェーン６２１及び６２３内のすべての抵抗が同一の名目値を有する図６に示す実施例を考察すると、最も容易に理解される。トランジスタ６０５〜６１９がない場合、回路は図４に示す回路と同様に上記の通り動作する。以下の検討のために、図６内の各対のトランジスタ（即ち、６０５及び６０７、．．又は６１７及び６１９）は同一であるものと仮定する。しかし、チェーントランジスタが適切な電圧でスイッチオフするようにゲート電圧が適切に選択されるならば、各対のトランジスタは異なるタイプ又は異なる特性を有するものとことができる。バイパストランジスタはチェーントランジスタと異なるチャネル特性を有し、回路の所定のコーナ部において両トランジスタがオンであるとき、電流がチェーントランジスタを経て優先的に流れるのを助けるように構成するのが有利である。

ＰＭＯＳトランジスタ６０５および６０７（ここではトランジスタＭ１及びＭ３と称する）を含む図６の回路の第１コーナについて考察する。入力電圧６０１が高いとき、入力６０１と上電圧レールとの間のノードの電圧は押し上げられるので、Ｍ１及びＭ３のドレインの電圧がＭ１及びＭ３のソースの電圧に近づく。他の実施例では、Ｍ１及びＭ３のソースの電圧は同一である必要はない（回路の他の３つのコーナ部についても同様）。

電圧ＶＡ及びＶＢがＭ１及びＭ３のゲートにそれぞれ維持される。好適実施例では、これらの電圧は固定である。従って、スイッチＭ１及びＭ３の状態は主としてそれらのソース−ドレイン電圧により決まる。ＶＡはＶＢより低く選択されるため、ＶＡの飽和ドレイン電流の方がＶＢの飽和ドレイン電流より高く、両スイッチＭ１及びＭ３がオンのとき、電流は優先的にＭ１を経て流れる。対応するゲート電圧が他のトランジスタ対のゲートに維持される。ADC回路に入力を供給する駆動増幅器がしきい値電圧に近いノード間の抵抗の両端に正しいデルタ電圧を維持するのに適切な電流を供給できる場合には、Ｍ３の飽和ドレイン電流は電流源およびシンクの固定の目標電流より高くする必要はない。
まで

十分に高い入力電圧において、チェーントランジスタＭ１のドレインの電圧はＭ１をターンオフするのに十分な高さになる。従って、電流源６３３からの電流はＭ１及びＭ３のドレイン間の抵抗をバイパスするバイパストランジスタＭ３を経て流れる。Ｍ３を流れる電流は、Ｍ３がそのゲート電圧ＶＢで供給できる飽和ドレイン電流により制限される。バイパスされた抵抗間のノードの電圧及びＭ３が電流源からの電流を制限する場合における入力とＭ３のドレインとの間のノードの電圧はもはや等間隔にならない。しかし、図４に関連して述べたように、しきい値電圧から離れたノードの電圧の精度はアナログ−ディスプレイ変換プロセスの精度に影響を与えない。

入力電圧が高いとき、コンポーネントチェーン６２５の他端において、チェーントランジスタＭ６のソース−ドレイン電圧が大きくなるため、Ｍ６がオンする。入力６０１と電流シンク６４３との間の抵抗を流れる電流が一定に維持されるため、抵抗間のデルタ電圧は一定に且つ等間隔になり、入力と電流シンクとの間のノードの電圧は正確になる。

入力６０１及び６０３は差動入力であり、入力電圧６０１は入力電圧６０３に等しいが符号は反対にするのが好ましい。従って、ＡＤＣは、入力電圧６０１が十分高くなるとともに入力電圧６０３が対応して十分に低くなるとき、チェーントランジスタＭ１及びＭ７が同一時点でスイッチオフするように構成される。チェーントランジスタＭ２及びＭ６については、入力電圧６０１が十分低くなるとともに入力電圧６０３が対応して十分に高くなるとき、同様に動作する。

Ｍ１及びＭ３のドレイン間の抵抗（及び対応するＭ７及びＭ８のドレイン間の抵抗）をバイパスすることによって、電流源６３３と入力６０１との間（及び電流シンク６４１と入力６０３との間）の総合抵抗値が減少し、ＡＤＣは入力電圧を上レール電圧Ｖ_DDになるまで変換することが可能になる。これは、入力電圧６０１がノード６２９の電圧をレール・ツー・レール電圧の半分だけプルアップし、入力電圧６０３がノード６３１の電圧をレール・ツー・レール電圧の半分だけプルダウンするとき、最後の比較器６３７が切り替わるように構成することによって達成される。換言すれば、ＡＤＣ入力６０１及び６０３が上及び下レール電圧にそれぞれ到達するとき、最後の比較器の入力を供給するノードがしきい値電圧に対応するように構成される。

十分に低い入力電圧においては、ＮＭＯＳトランジスタ対６１３（Ｍ５）および６１５（Ｍ６）がＭ１及びＭ３と同様に動作し、チェーントランジスタＭ６がターンオフし、電流がバイパストランジスタＭ５を経て流れ、Ｍ５及びＭ６のドレイン間の抵抗をバイパスする。対応して、Ｍ２がターンオフし、電流がＭ４を経て流れ、Ｍ２及びＭ４のドレイン間の抵抗をバイパスする。入力電圧６０１がノード６２９の電圧をレール・ツー・レール電圧の半分だけプルダウンし、入力電圧６０３がノード６３１の電圧をレール・ツー・レール電圧の半分だけプルアップするとき、第１比較器６３９が切り替わるように構成することによって、ＡＤＣは入力電圧を下レール電圧Ｖ_SSになるまで変換できる。

中間入力電圧においては、すべてのトランジスタがオンであり、ほとんどすべての電流が、バイパストランジスタＭ３，Ｍ４，Ｍ５及びＭ８に優先して、トランジスタＭ１，Ｍ２，Ｍ６及びＭ７を経て流れる。これは、例えば第１コンポーネントチェーン６２５につき説明すると、トランジスタＭ１のゲート電圧がＭ３のゲート電圧より遥かに低く（ＰＭＯＳ対）、トランジスタＭ６のゲート電圧がＭ５のゲート電圧より遥かに高い（ＮＭＯＳ対）ためである。換言すれば、中間入力電圧においては、回路は本質的に図４に示す回路と同一に動作する。

他の実施例では、スイッチデバイス対の制御電圧（図６のＭＯＳＦＥＴに関連して記載されたゲート電圧）は固定にしない。制御電圧は関連する入力電圧に少なくとも部分的に依存させてもよい。例えば、チェーントランジスタのゲート電圧は、関連する入力電圧が、チェーントランジスタがターンオフする所定のレベルに近づくにつれて、低下させることができる。このような構成はチェーントランジスタのオン／オフ特性を改善する助けになる。さらに、バイパストランジスタのゲート電圧は、関連する入力電圧が、チェーントランジスタがターンオフする所定のレベルに近づくにつれて、上昇させることができる。これは、バイパストランジスタが関連する電流源又は電流シンクにより供給される全電流を通すことができるようにする助けになる。トランジスタ対のチェーントランジスタとバイパストランジスタの両方がオンする際に、関連する電流源又は電流シンクからの電流がほとんどもっぱらチェーントランジスタを経て流れるようにするためにゲート電圧を調整することも望ましい。

図７は図６に示すＡＤＣの入力レンジを示す。入力レンジ７０１は全レール・ツー・レール電圧である。入力電圧がレール電圧に近づくと、回路は図４の回路と同様にレールに最も近い抵抗の両端間のデルタ電圧の圧縮を示す。しかし、上述したように、これはＡＤＣによる変換の精度に影響を与えない。「圧縮」時における破線で示されている。

丸７０５は各ビット値のしきい値における交差点を表わし、即ち各点は所定の比較器の出力がハイからローへ又はその逆に切り替わる電圧に相当する。しきい値電圧はすべての比較器について同一である点に注意されたい。

図６に示す回路の各「コーナ」におけるトランジスタ対は、ＡＤＣを全レール・ツー・レール電圧に等しい入力レンジに亘って正確に動作可能にする。図４に示すＡＤＣと比較して、入力レンジは、飽和状態に保つために両端間に所定の最小電圧を必要とする電流源又はシンクにより制限されない。図６に示す原理に従って動作するＡＤＣは、入力電圧がレール電圧に近づくにつれて、入力とこのレールとの間の抵抗のいくつかがバイパスされ、入力電圧がレール電圧に近づいていくため、レール電圧に等しい入力電圧を正しく変換することができる。

ここに記載する原理は多くの差動及びシングルエンデッド直接変換ＡＤＣ設計に適用可能であり、図６に示す回路に限定されない。トランジスタ対はコンポーネントチェーン６２５及び６２７の一方にのみ設けてもよい。これは、第１入力ノードの変換すべき信号がシングルエンデッドであり、第２入力ノードの電圧が固定である場合に好適であり、この場合には第２ノードチェーン内にトランジスタ対を用いることに何の利益もない。図４に関連して記載したように、ノードは抵抗以外のコンポーネントで分離することもでき、またこれらのノードの電圧は関連する入力電圧の上下に等間隔にする必要はない。

ノードは、チェーン内に配置する必要はなく、ＡＤＣの回路により規定される一組のノードであって、その各ノードが入力電圧とレール電圧との間の異なる電圧を有するものとしてもよい。しかし、入力電圧が変化する際に、入力電圧が該一組のノードの電圧に直接又は間接的に影響を与え、比較器がこの変化を測定できるようにするメカニズムが必要とされる。本発明のこのような実施例では、トランジスタ対を、次のように、即ち関連する入力電圧がレール電圧に近づくと、トランジスタ対の「チェーン」トランジスタ（一組のすべてのノードに電流を供給する）がターンオフし、電流を関連する電流源／シンクからバイパストランジスタを経て流し、バイパストランジスタが電圧的にレール電圧に最も近いノードのうちの選ばれたノードをバイパスし、電流をバイパスされない他のノードにのみ供給するように、実装する。

図８及び図９は、本発明の原理を図２に示す回路に適用した本発明の代替実施例を示す。図８及び図９においては、アナログ−ディジタル変換器が入力８０１及び８０２とシングル電圧レール８０３との間に配置される。図８におけるトランジスタ対８０４及び８０５、及び図９におけるトランジスタ対９０６及び８０７は図６に示すトランジスタ対と同様に動作する。（図６に関連して特定された用語を用いて説明すると）いずれかの一方の入力電圧がレール電圧に十分近づくと、対応するトランジスタ対のチェーントランジスタがターンオフし、すべての電流がバイパストランジスタを通過する。入力電圧８０１がレール電圧に達する際に最後の比較器８０８が切り替わるように構成することによって、図８及び図９に示すアナログ−ディジタル変換器は最高で(又は最低で)レール電圧８０３まで電圧を変換することができる。

入力電圧は図８及び図９に示す回路内の抵抗チェーンの端に供給されるため、これらの回路は使用可能なレール・ツー・レール電圧レンジの半分を使用できるのみである。しかし、図２の回路と異なり、図８及び図９の回路は、レール・ツー・レール電圧の完全な半分に等しい入力電圧レンジに亘って動作することができる。

本発明の原理によれば、一組のノード及びノードの電圧は任意の適切な一群のコンポーネントにより規定することができる。ノードは、隣接するノードが１つ以上のコンポーネントにより互いに結合されたチェーンとして構成し、その一端又は両端をレール電圧に結合する必要はない。例えば、各ノードは、電圧降下を生じる１つ以上のコンポーネントにより少なくとも１つの電圧レールに個別に結合してもよい。当業者に明らかなように、本発明の原理による直接変換ＡＤＣは、任意の数列に配置された第１及び第２セットのノードの電圧を有し、一組の比較器が第１セットのノードと第２セットのノードとの間に接続され且つ少なくともいくつかの比較器が所望の入力レンジ内の異なる入力電圧で切り替わるように構成することができる。それゆえ、空間的に又は図式的に隣接するノードは電圧的にも隣接する必要はない。

出願人は、ここに記載された個々の特徴及び２つ以上の特徴の任意の組み合わせを、これらの特徴又は組み合わせがここに開示する問題を解決するか否かにかかわらず、これらの特徴又は組み合わせを本命最初の記載に基づいて当業者が実施することができる程度に且つ本発明の範囲を限定することなく開示している。出願人は、本発明の種々の態様をこれらの個々の特徴又は組み合わせから構成できることを示している。以上の記載を記載を考慮すれば、本発明の範囲内において種々の変更が可能であること当業者に明らかであろう。

Claims (24)

1. 回路により規定された複数のノードを具え、各ノードはそれぞれ異なる電圧を有し、これらのノードの電圧が第１電流源の電圧と第１入力ノードの電圧との間の規則正しい増大を示す第１組のノードと、
   回路により規定された複数のノードを具え、各ノードはそれぞれ異なる電圧を有し、これらのノードの電圧が第２電流源の電圧と第２入力ノードの電圧との間の規則正しい増大を有する第１組のノードと、
   各比較器が前記第１組の１つノードの電圧を前記第２組の１つのノードの電圧と比較する複数の比較器と、
   前記第１電流源と前記第１組のノードとの間に配置された第１対のスイッチングデバイスとを具え、
   前記第１対の第１スイッチングデバイスが前記第１電流源からの電流を前記第１組のすべてのノードに供給するように接続され、前記第１対の第２スイッチングデバイスが前記第１電流源からの電流を前記第１入力ノードの電圧に最も近い電圧を有する前記第１組のノードの一部分に供給するように接続され、
   前記第１対の第１及び第２スイッチングデバイスの制御電圧が、
   （ａ）前記第１電流源の電圧と前記第１入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第１電流源からの電流が前記第１スイッチングデバイスを経て流れ、
   （ｂ）前記第１電流源の電圧と前記第１入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第１電流源からの電流が前記第２スイッチングデバイスを経て流れる、
   ように設定されることを特徴とするアナログ−ディジタル変換器。
2. 前記回路は、前記第１及び第２入力ノードに入力電圧がない場合に、前記第１及び第２組のノードの電圧が線形増大を示すように構成されていることを特徴とする請求項１記載のアナログ−ディジタル変換器。
3. 前記回路は、前記第１及び第２入力ノードに入力電圧がない場合に、前記第１及び第２組のノードの電圧が対数増大を示すように構成されていることを特徴とする請求項１記載のアナログ−ディジタル変換器。
4. 前記回路は、前記第１組のノードが前記第１電流源と前記第１入力ノードとの間を延在する第１ノードのチェーンを構成し、前記第２組のノードが前記第２電流源と前記第２入力ノードとの間を延在する第２ノードのチェーンを構成し、前記第１及び第２ノードのチェーンの隣接するノードの各対が１つ以上の抵抗の組により相互接続されていることを特徴とする請求項１−３の何れかに記載のアナログ−ディジタル変換器。
5. 前記第１及び第２ノードのチェーンの隣接するノードの各対を相互接続する１つ以上の抵抗の各組が同一の総合公称抵抗値を有することを特徴とする請求項４記載のアナログ−ディジタル変換器。
6. 前記各組の１つ以上の抵抗の総合公称抵抗値及び前記電流源の目標電流レベルが、当該アナログ−ディジタル変換器の入力レンジが最大になるように選択されていることを特徴とする請求項４又は５記載のアナログ−ディジタル変換器。
7. 前記第２電流源と前記第２組のノードとの間に配置された第２対のスイッチングデバイスを具え、前記第２対の第１スイッチングデバイスが前記第２電流源からの電流を前記第２組のすべてのノードに供給するように接続され、前記第２対の第２スイッチングデバイスが前記第２電流源からの電流を前記第２入力ノードの電圧に最も近い電圧を有する前記第２組内のノードの一部分に供給するように接続され、
   前記第２対の前記第１及び第２スイッチングデバイスの制御電圧が、
   （ａ）前記第２電流源の電圧と前記第２入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第２スイッチングデバイスは第１の状態にあり、前記第２電流源からの電流が前記第１スイッチングデバイスを経て流れ、
   （ｂ）前記第２電流源の電圧と前記第２入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第２電流源からの電流が前記第２スイッチングデバイスを経て流れる、
   ように設定されることを特徴とする請求項１−６の何れかに記載のアナログ−ディジタル変換器。
8. 前記制御電圧は動作中不変であることを特徴とする請求項１−７の何れかに記載のアナログ−ディジタル変換器。
9. 前記スイッチングデバイスはトランジスタであり、前記制御電圧はゲート電圧であることを特徴とする請求項１−８の何れかに記載のアナログ−ディジタル変換器。
10. 前記各対の第１トランジスタのゲート電圧とそのしきい値電圧との差が前記各対の第２トランジスタのゲート電圧とそのしきい値電圧との差より大きいことを特徴とする請求項９記載のアナログ−ディジタル変換器。
11. 前記第１及び第２入力ノードに第１及び第２入力電圧を供給するように構成された入力回路を更に具えることを特徴とする請求項１−１０の何れかに記載のアナログ−ディジタル変換器。
12. 前記入力回路は、前記第１及び第２入力電圧が前記入力回路により前記第１及び第２入力ノードに供給される電流とほぼ無関係になるように構成された１つ以上の駆動増幅器を含むことを特徴とする請求項１１記載のアナログ−ディジタル変換器。
13. 前記第１及び第２入力電圧は、最大及び最小入力電圧が当該アナログ−ディジタル変換器の入力電圧レンジの範囲を定める電圧に等しくなるようにスケーリングされていることを特徴とする請求項１１又は１２記載のアナログ−ディジタル変換器。
14. 前記第１及び第２入力電圧は、前記両入力電圧間の中点が当該アナログ−ディジタル変換器に供給される上及び下電源電圧間の中点に維持されるようにバイアスされていることを特徴とする請求項１１−１３の何れかに記載のアナログ−ディジタル変換器。
15. 前記第１及び第２入力電圧は１対の差動入力電圧であることを特徴とする請求項１−１４の何れかに記載のアナログ−ディジタル変換器。
16. 前記第１入力電圧はシングルエンデッド入力電圧であり、前記第２入力電圧は前記第１入力電圧から、前記２つの入力電圧間の中点電圧が当該アナログ−ディジタル変換器に供給される前記上及び下電源電圧間の中点電圧に維持されるように合成されることを特徴とする請求項１１−１３の何れかに記載のアナログ−ディジタル変換器。
17. 前記第１及び第２組のノードは各Ｎ個のノードを有し、各比較器はその第１入力が前記第１組の位置ｘのノードに接続され、その第２入力が前記第２組の位置Ｎ＋１−ｘのノードに接続され、ここでｘ＝１は前記第１及び第２電流源に隣接するノード位置であり、ｘ＝Ｎは前記第１及び第２入力ノードに隣接するノード位置であり、各組の残りのノードはそれらの間に連続順番に配置されていることを特徴とする請求項１−１６の何れかに記載のアナログ−ディジタル変換器。
18. 前記第１組のノードは、回路により規定された更なる第１ノードの組を具え、その各ノードはそれぞれ異なる電圧を有し、この更なる組の第１ノードの電圧は第１入力ノード電圧と第１電流シンクの電圧との間の規則正しい増大を示し、
    前記第２組のノードは、回路により規定された更なる第２ノードの組を具え、その各ノードはそれぞれ異なる電圧を有し、この更なる組の第２ノードの電圧は第２入力ノード電圧と第２電流シンクの電圧との間の規則正しい増大を示し、
    当該アナログ−ディジタル変換器は、更に、
    前記第１電流シンクと前記第１ノードの更なる組との間に配置された第３対のスイッチングデバイスを具え、前記第３対の第１スイッチングデバイスが前記第１電流シンクからの電流を前記第１ノードの更なる組のすべてのノードに供給するように接続され、前記第３対の第２スイッチングデバイスが前記第１電流シンクからの電流を前記第１入力ノードの電圧に最も近い電圧を有する前記更なる組の第１ノードの一部分に供給するように接続され、
    前記第３対の前記第１及び第２スイッチングデバイスの制御電圧が、
    （ａ）前記第１電流シンクの電圧と前記第１入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第１電流シンクからの電流が前記第１スイッチングデバイスを経て流れ、
    （ｂ）前記第１電流シンクの電圧と前記第１入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第１電流シンクからの電流が前記第２スイッチングデバイスを経て流れる、
    ように設定されることを特徴とする請求項１−１６の何れかに記載のアナログ−ディジタル変換器。
19. 前記第１入力ノードの電圧を前記第２入力ノードの電圧と比較するように構成された比較器を更に具えることを特徴とする請求項１８記載のアナログ−ディジタル変換器。
20. 前記第２電流シンクと前記第２ノードの更なる組との間に配置された第４対のスイッチングデバイスを具え、前記第４対の第１スイッチングデバイスが前記第２電流シンクからの電流を前記第２ノードの更なる組のすべてのノードに供給するように接続され、前記第４対の第２スイッチングデバイスが前記第２電流シンクからの電流を前記第２入力ノードの電圧に最も近い電圧を有する前記更なる組の第２ノードの一部分に供給するように接続され、
    前記第４対の前記第１及び第２スイッチングデバイスの制御電圧が、
    （ａ）前記第２電流シンクの電圧と前記第２入力ノードの電圧との電位差が所定の電位差より大きいとき、前記第１スイッチングデバイスは第１の状態にあり、前記第２電流シンクからの電流が前記第１スイッチングデバイスを経て流れ、
    （ｂ）前記第２電流シンクの電圧と前記第２入力ノードの電圧との電位差が前記所定の電位差より小さいとき、前記第１スイッチングデバイスは第２の状態にあり、前記第２電流シンクからの電流が前記第２スイッチングデバイスを経て流れる、
    ように設定されることを特徴とする請求項１８又は１９記載のアナログ−ディジタル変換器。
21. 前記入力電圧レンジは当該アナログ−ディジタル変換器に供給される上及び下電源電圧間の電位差に等しいことを特徴とする請求項２０記載のアナログ−ディジタル変換器。
22. 前記第１及び第２組のノードは各Ｎ個のノードを有し、比較器の総数はＮであり、各比較器はその第１入力が前記第１組の位置ｘのノードに接続され、その第２入力が前記第２組の位置Ｎ＋１−ｘのノードに接され、ここでｘ＝１は前記第１及び第２電流源に隣接するノード位置であり、ｘ＝Ｎは前記第１及び第２入力電流シンクに隣接するノード位置であり、各組の残りのノードはそれらの間に連続順番に配置されていることを特徴とする請求項１８−２１の何れかに記載のアナログ−ディジタル変換器。
23. 請求項１−２２の何れかに記載されたアナログ−ディジタル変換器を具える電子デバイス。
24. 請求項１−２２の何れかに記載のアナログ−ディジタル変換器を具える集積回路。

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