JPS58138122A - 並列型アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高精度でかつ高速変換が可能な並列型アナログ
・ディジタル（以下Ａ／Ｄと記す）変換器に関するもの
である。

従来並列型絨変換器は第１図に示すように量子化レベル
の数だけ比較器を並列に設け（１０ビツトであれが２　
１＝１０２３ケ）、それぞれの比較器の一方の入力にア
ナログ信号全印加し、他方の入力には、抵抗を直列に接
続して、量子化レベル毎に分圧した電圧を印加すること
により、アナログ信号と各量子化レベルの電圧とを全て
の比較器において同時に比較し、その出力をゲート回路
およびエンコーダ１を介してディジタル信号変換するも
のである。第１図は１０ビツトの並列型〜０変換器の概
要を示したブロック図である。

６図中０１〜Ｃ１ｏ２３　は比較器、Ｒ１−Ｒ１゜２３
は基準”電圧を各比較器に与えるための基準抵抗で通常
Ｒ１からＲ１０２３ｔでの全抵抗を等しぐする。■ＩＮ
はアナログ入力信−づを印加する入力端子、■ＲＴ、■
ＲＢは基準電圧を印加する端子であるｏｆだ、１は、ゲ
ート回路およびエンコーダであり、比較器の出力信号を
コード化する。２は出力回路であり、出力レベルの変換
等を行う。第１図において、今、比較器に流れ込む電流
が無視できるとすれば、比較器の各入力端の一方には、
■ＲＴ−■ＲＢを各抵抗Ｒ１〜Ｒ１゜２３で分圧した電
圧が出る。その時各抵たたしＲ”　Ｒ１＝　Ｒ２”　Ｒ
３””　Ｒ４”””　”’　−Ｒ１０２３で、ｎはビッ
ト数である。この場合はｎ−１０である。

したがってこの時、各比較器の入力端の電圧■Ｒｘは第
２図の点線で示すように直線となる。なお第２図の横軸
は比較器の番号を示している。

しかしながら、実際には比較器０１〜Ｃ１ｏ２３の入力
端にはバイアス電流Ｉ、が流れている。このために、ｖ
ＲＸは各比較器の入力端の位置Ｘに苅して破線のごとき
直線にならずに第２図の実線で示すような下に凸の線と
なる。これを式で表わすと次式のように表わされる。

・・・・・・・・・・・・・・（１） ｎ ただし１くｘく−である。

　２ 一方第２図の点線で表わした理想線は ＲＲＸＯ−（■ＲＴ−■ＲＢ）−”ＩＲ”Ｘ””・・”
・−１２１であるから、実線と点線の差すなわち誤差は
となる。ただしｎはビット数を表わす。

ΔＶＲＸ＝ＶＲＹ（Ｙ＝２”−Ｘ）　　　　、、、−・
−・・・・−・・Ｃ４１となる。

ノ （３）式においてｘ＝−のときΔ’ＲＸは最大となり、
その時の値は となる。

ここでへρ変換器としての直線性を満足するだめには誤
差は−ＬＳＢ以下でなければならないかでなければなら
ない。

したがって（５）式、（６）式よりＩＲとＩｉの比はを
満足しなければならないことになる。

今、ｌ１＝１μＡであるとすれば、１ｏビツトの場合は
Ｉ　Ｒ””　７８６　ｍＡ　にもなり、■ＲＴ−■ＲＢ
が２Ｖ（アナログ入力信号が２Ｖ　　’Ｌ！：き）であ
れば、ｐ 基準抵抗１個当りの抵抗値は約２．５Ｘ１０’Ωと、極
めて小さな値にしなければならない。この様な小さな抵
抗を形成することは現実には不可能であり、かつ電流が
７８６　ｍＡも必要とすることから消費電力も極めて大
きくなってし捷うおそれがある０ 以上の問題を解決する手段としてまず第一に考えられる
ことは比較器のバイアス電極を小さくすることがあるが
、比較器をＥＣＬで構成した場合ビデオ帯域の信号をＡ
ρ変換できるような高速のＡ／Ｄ変換器の場合、あ壕り
バイアス電流を小さくすることができない。寸だＭＯＳ
トランジスタを用いて比較器を構成すればバイアス電流
はほとんど零にすることができるが、ＭＯＳトランジス
タの場合はオフセット電圧が犬きく、あまりビット数の
多いＡ／Ｄ変換器を得ることができないという欠点を有
する。

一方、第３図に示すように、比較器のバイアス電流によ
る誤差を少なくするために基準電流源自体を帰還回路に
よって構成し、基準抵抗に電流を供給する構成が提案さ
れている。第３図において１、Ｃ１〜Ｃｎ、Ｒ１−Ｒｎ
は第１図のそれと同一の構成要素である。また１０１は
帰還増巾回路で■ｒｅｆ　と”ｎ−１１Ｒｎの接続点と
の電圧を検出して、Ｒｎ−１とＲｎとの接続点が”ｒｅ
ｆと等しくなるようにＲ１−Ｒｎの抵抗列に電流を供給
している。

しかしこの方式は帰還増巾回路１０１の出力は基準抵抗
（Ｒ１−Ｒｎ）の全電流を供給するように構成されてお
り、高精度にするに従って大電流を供給してやらねばな
らないという欠点を有する。

しだがって本発明は抵抗列全体に電流を供給する電源は
第１図の場合と同様に設けでおき、さらに別途設けた第
２の基準電圧源ならびにトリミング修正された抵抗を用
いることにより、比較器の基準電圧を適当な間隔で補正
することにより、高速性を低下させることなく高精度の
Ａ／Ｄ変換器をを実現しようとするものである。

以下本発明の具体的内容を図に従って説明する。

第４図は本発明の一実施例を示した棚、略の回路図であ
る。第４図中Ｃ１〜Ｃ１ｏ２３．Ｒ１〜Ｒ１ｏ２３．。

■ＩＮ、■ＲＴ、■ＲＢ、１，２は第１図のそれと同一
である。ｒ１〜ｒ８ｄ’、　Ｒ１−”１０２３　　と並
列に設けた第２の基準抵抗で本実施例の場合は、８本の
抵抗を直列に接続している。Ｄｌ、Ｄ２は電流増巾回路
である。第４図の場合には基準抵抗Ｒ１〜Ｒ１ｏ２３を
８分割して７ケ所で補正を行おうとする例である。

今ｒ　１”＝　ｒ　２　”’　ｒ　３−・・・・・−ｒ
８とすれば、電圧■Ｒ’Ｔ−（■ＲＴ−■ＲＢ）となる
。一方各比較器の入力バイアス電流が零であれば、Ａ′
点の電圧も本来ｉ　（ｖＲＴ　　’ＲＢ　）とならない
が、実際は比較器の入力バイアス電流のために第２図に
示すようにずれている。ここで、第４図に示すように電
流増巾回路Ｄ１の一方の入力をＡ点に接続し、他方の入
力をＡ′点に接続し、さらに出力端をＡ′点に接続する
ことにより、Ａ′点の電位をＡ点の電位に等しくなるよ
うに基準抵抗Ｒ１〜Ｒ１ｏ２３の電流を制御することが
できる。Ｄ２についても同様である。ここではＤｌ、Ｄ
２だけしか図示していないが、実際には７ケの電流増１
４１回路を設ける。つ捷り第３の電流増１］回路の出力
はＲ３８４とＲ３８，の接続点に、第４のそれはＲ６１
２とＲ５１３の接続点に、第６のそれはＲ６４ｏとＲ６
４１の接続点に、第６のそれはＲ７６８とＲ７６９の接
続点に第７のそれはＲ８９６とＲ８９□の接続点に印加
されるわけである。このようにすることにより、基準抵
抗Ｒ１〜Ｒ１゜２３を８等分した分割点の電位は第５図
に示すように理想的な電位である点線上に合わせること
ができる。ただし各分割点と分割点との間では実線で示
されるようにやはり誤差が生じる。

しかしく櫛式に示されるように誤差の最大はほぼ量子化
数の２乗に比例することから、例えば本実施例のように
量子化数を８分割した場合には極めて小さくなってしま
う。このことはすなわち、誤差分を、ＬＳＢ以下にしよ
うとした場合は、基準抵抗Ｒ１〜Ｒ１゜２３の抵抗値を
前述の２．５ＸＩＣ）’Ωに比べて大巾に大きくできる
ことから、充分実現可能な範囲に入ってくる。今回の８
分割の場合Ａ′とＢ′の間に入る量子化レベルの数また
は比較器の数は１２８ケであるから（６）式においてｎ
−７となり、（７）式よｐＩｉ＝１μＡのとき　ＩＲは
１２．２ｍＡとなる０ したがって基準抵抗１ヶ当りの抵抗値は約０．１６Ωで
、金属抵抗を用いれば充分実現可能な範囲である。また
分割を２倍の１６にすれば１分割内に０ Ωとなり、当初の補ＩＦ′ｆｒ：行わない時に比べれば
２６６倍の抵抗値で３Ｌいことになる。

一方電流増ｄ］回路ＤＩ、Ｄ２・・・・・・の具体回路
は第６図に示す回路で構成できる。第６図でＴｒｌｌ　
Ｔｒ２は差動トランジスタの対でＴ　ｒ　３は電流を増
巾するだめのエミッタフメロアトランジスタ、ＲＬは負
荷抵抗であり、端子１０１は第４図の電流増巾回路の十
入力端子に相当し、１０２は一人力端子と出力の接続点
に相当する。

また１０３，１０１ｊ：定電流源、ｖｃｃ、−ｖＥＥは
各々電源電圧印加端子である。第６図のトランジスタ回
路は一種のインピーダンス変換回路で、Ｔｒｌｊ：　Ｔ
ｒ２の特性が等しいとすると、端子１０１と１０２の電
圧が等しくなるようにＴ　ｒｓにより電流を出力端子１
０２に供給するように動作する。

したがって第４図のＡとＡ′、Ｂ、！：Ｂ′の点の電位
がそれぞれ等しくなるわけである。しかも通常ＩＣ化し
た場合にはＴｒｌとＴ　ｒ　２の温度依存性も等しくな
るので温度による変化も極めて小さいものとなり、第５
図に示すように優れた分圧特性を持つ基準抵抗を形成す
ることができるわけである。

次に、第２の基準抵抗列ｒ１〜ｒ８について説明する。

今にｒ１＝　ｒ２　＝　ｒ３二・・・・・・−ｒ８と仮
定したが、現実には、完全にこれらの抵抗を等しくする
のは困難である。一方、ｒ１〜ｒ８によって分圧された
各分圧点の電位の誤差は充分小さいものでなければなら
ない。通常この値は一１ＬＳＢ以下である。

すなわち、１Ｑビツトで入力ダイナミックレンジ２■　
を仮定すると７ＬＳＢ″；１ｍＶとなり、各ｐ 分圧点の誤差は１ｍＶ以下の必要がある。

、１ また仮りに前述の誤差か７ＬＳＢ以下であったとしても
、Ｎ０変換器全体の直線性を満足できるとは限らない。

今、電流増巾回路Ｄ１．　Ｄ２・・・・・・にオフセッ
トがあれば、図６の端子１０１と１０２の電位は等しく
ならない。したがってｒ１〜ｒ８によって分圧した各分
圧点の電位が所定の誤差内に納っていたとしても、対応
する基準抵抗Ｒ１〜Ｒ１゜２３の分圧点の電位は所定の
値にならないことになる・このことを防ぐために、第２
の基準抵抗ｒ１〜ｒ８は電流増巾回路ＤＩ、Ｄ２〜のオ
フセラトラ含んで、である。

今、本発明に」こる並列型Ａ／Ｄ変換器をモノリシック
ＩＣに構成しようとする時には、前述のように第１の基
準抵抗Ｒ１〜Ｒ１ｏ２３はアルミ等の金属で形成するこ
とができるが、ｒ１〜ｒ８を金属にすると、レーザーに
よるトリミングはその反射性質のため困難となる。した
がってモノリシックＩＣとして構成しやすくかつトリミ
ングが容易な材料で形成することが必要であり、多結晶
シリコンが有利である。

今、多結晶シリコンによってｒ１〜ｒ８を形成する際の
単位面積当りの抵抗率、シート抵抗はＡ／Ｄ変換器の精
度にかなり影響企及ぼす。多結晶シリコンは通常その形
成条件、不純物量によって温度係数が正の場合と負の場
合とがある。したがってできるだけ、温度係数が正から
負へ変わる領域つ壕り温度係数が０′に近い領域（形成
条件、不純物量）を選ぶことが重要である。なんとなれ
ば、温￥係数が大きいと、必然的に各抵抗間の温度係数
３ の差も大きくなり、温度によって精度がかなり変化する
ことになる。

実験によれば、７００°Ｃの温度でＣＶＤ法によって、
約３０００への厚さに形成した多結晶シリコンにボロン
をイオン注入によりテポジンヨノして、１０００’Ｃの
Ｎ２中でドライブインした場合、ノート抵抗は約３０ｏ
Ｑ／Ｉ］になるようボロンの原子数を制御する場合が最
も温度係数を小さくすることができることがわかった。

したがってシート抵抗３００ΩΔ］の多結晶シリコンで
、ｒ１〜ｒ８の第２の基準抵抗列を形成し、〜００変換
器全の直線性が一！−ＬＳＢ以内に入るよう、レーザー
ビームによす、第２の基準抵抗列をトリミングして修正
することにより、第１の基準抵抗列のｒ１〜ｒ８の分圧
点に対応する分圧点の電位を第５図に示すように補正で
きることになる。

したがって以上のことから本発明によれば、比較器の比
較電圧のバイアス電流による誤差を部分的に補正してや
ることが可能とな抄、基準抵抗に流れる電流を小さくで
きると共に抵抗値を実現可４ 能な値にすることができ、より高精度な並列型Ａ／Ｄ変
換器を実現できる７、

【図面の簡単な説明】

第１図、第３図は従来の並列型Ａ／Ｄ変換器の構成図、
第２図は第１図に示す並列型〜Φ変換器の誤差を表わす
説明図、第４図は本発明の実施例を示す構成図、第６図
は本発明の実施例にもとすく特性を示す説明図、第６図
は本発明の電流増巾回路の具体回路の実施例を示す回路
図である。 Ｒ１〜Ｒ１ｏ２３・・−・−・基準抵抗列、ｒ１〜ｒ８
・・・・・・他の基準抵抗列、ＤＩ、Ｄ２・・・−・・
電流増巾回路、Ｃ１〜Ｃ１゜２３・・・・−・比較器・
代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第３図 第４図 ＶＲＢ 第５図 １０２−

Claims (3)

【特許請求の範囲】
1. （１）直列に接続され、かつ各接続点の電位を比較器の
   比較電圧とする第１の基準抵抗列を有し、前記第１の基
   準抵抗列と並列に設けられ、トリミング修正がなされた
   第２の基準抵抗列と、同第２の基準抵抗列による分圧点
   の電位と同分集点の電位に対応する前記第１の基準抵抗
   列の所定の接続点の電位とが等しくなるように、前記第
   １の基準抵抗列の所定の接続点に電流を供給する電流増
   巾回路とを有することを特徴とする並列型アナログ・デ
   ィジタル変換器。
2. （２）電流増巾回路が、差動増巾回路とエミッタフォロ
   ア回路とで構成され、前記エミッタツメロア回路の出力
   が前ｇｔ差動増巾回路の一方の入力に直接帰還せられる
   こと全特徴とする特許請求の範囲第１項に記載の並列型
   アナログ−ディジタル変換器。
3. （３）第２の基準抵抗が多結晶シリコンよりなる特許請
   求の範囲第１項に記載の並列型アナログ・ディジタル変
   換器。