JP2546251B2 - 並列型ａ／ｄコンバ−タの直線性補償回路 - Google Patents
並列型ａ／ｄコンバ−タの直線性補償回路Info
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第３図、第４図］ a.背景技術［第３図］ b.従来例［第４図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.発明の効果 （A.産業上の利用分野） 本発明は並列型A/Dコンバータの直線性補償回路、特
に比較電圧発生用の抵抗チェーンからコンパレータに電
流が流れることによって損なわれようとする入出力特性
の直線性を補償するA/Dコンバータの直線性補償回路に
関する。
に比較電圧発生用の抵抗チェーンからコンパレータに電
流が流れることによって損なわれようとする入出力特性
の直線性を補償するA/Dコンバータの直線性補償回路に
関する。
（B.発明の概要） 本発明は、並列型A/Dコンバータの直線性補償回路に
おいて、 同じ補償用電流を得るために要する消費電流を少なく
するため、 コンパレータ１個の入力電流ｉをそれの入力回路によ
って増幅した電流IEと同じかあるいはそれと対応した大
きさの電流をダミー回路によってつくり、そのダミー回
路によってつくった電流に基づいて上記電流IEをｋ倍し
た電流kIEを第１の電流増倍回路によりつくり、該電流
増倍回路によって得たkIEの電流を増幅手段によって上
記入力回路の増幅率の逆数倍して電流kiをつくり、この
電流kiを第２の電流増倍回路によってｌ倍することによ
りkliの電流を得るようにしたものである。
おいて、 同じ補償用電流を得るために要する消費電流を少なく
するため、 コンパレータ１個の入力電流ｉをそれの入力回路によ
って増幅した電流IEと同じかあるいはそれと対応した大
きさの電流をダミー回路によってつくり、そのダミー回
路によってつくった電流に基づいて上記電流IEをｋ倍し
た電流kIEを第１の電流増倍回路によりつくり、該電流
増倍回路によって得たkIEの電流を増幅手段によって上
記入力回路の増幅率の逆数倍して電流kiをつくり、この
電流kiを第２の電流増倍回路によってｌ倍することによ
りkliの電流を得るようにしたものである。
（C.従来技術）［第３図、第４図］ （a.背景技術）［第３図］ 高速性に優れたA/Dコンバータとして並列型（並列比
較型とも称される）A/Dコンバータがある。Ｎビットの
並列型A/Dコンバータは、一般に2N−１個のコンパレー
タを並べると共に基準電圧（例えば2V）を2N個の等しい
抵抗で分圧する等して2N−１個の互いに少しずつ値の異
なる比較電圧をつくり、各比較電圧をそれぞれそれと対
応するコンパレータに与えると共に全コンパレータにそ
の比較電圧と入力電圧VINとの比較をさせ、どの比較電
圧が入力電圧VINに最も近いかを検出し、その検出結果
をエンコードしてＮビットのディジタル信号を得るよう
にしたものである。第３図は８ビットの並列型A/Dコン
バータの一例を示すものである。
較型とも称される）A/Dコンバータがある。Ｎビットの
並列型A/Dコンバータは、一般に2N−１個のコンパレー
タを並べると共に基準電圧（例えば2V）を2N個の等しい
抵抗で分圧する等して2N−１個の互いに少しずつ値の異
なる比較電圧をつくり、各比較電圧をそれぞれそれと対
応するコンパレータに与えると共に全コンパレータにそ
の比較電圧と入力電圧VINとの比較をさせ、どの比較電
圧が入力電圧VINに最も近いかを検出し、その検出結果
をエンコードしてＮビットのディジタル信号を得るよう
にしたものである。第３図は８ビットの並列型A/Dコン
バータの一例を示すものである。
図面において、１は256個の抵抗R1〜R256を直列に接
続してなる抵抗チェーンで、例えば2Vの電圧を受けて各
抵抗接続点から互いに異なる大きさの比較電圧を発生す
る。各比較電圧はコンパレータ群２に入力される。該コ
ンパレータ群２は255個のコンパレータCOP1、COP2、・
・・からなり、コンパレータCOP1は抵抗R1と抵抗R2との
接続点からの比較電圧を、コンパレータCOP2は抵抗R2と
抵抗R3との接続点からの比較電圧を、というように各コ
ンパレータCOPはそれぞれ１つの比較電圧を受け、その
受けた比較電圧とアナログの入力電圧VINとを比較す
る。そして、各コンパレータCOPの出力信号は一致検出
回路３に入力される。該一致検出回路３は入力電圧VIN
がどの比較電圧に略一致しているか、即ち、どの比較電
圧に最も近いかを検出するもので、１つのコンパレータ
COPとその隣りのコンパレータCOPとの出力信号どうしを
比較するゲートG1、G2・・・からなり、各ゲートG1、G
2、・・・の出力信号がエンコーダ４に入力される。各
ゲートG1、G2、・・・は２つの入力信号が不一致のとき
出力信号を発生するものであり、A/Dコンバータに入力
電圧VINが印加されるといずれか１つのゲートＧから出
力信号が発生する。そして、ある１つのゲートから出力
信号が発生するとエンコーダ４からそのゲートＧに対応
するディジタル信号（８ビット）が発生するようになっ
ている。
続してなる抵抗チェーンで、例えば2Vの電圧を受けて各
抵抗接続点から互いに異なる大きさの比較電圧を発生す
る。各比較電圧はコンパレータ群２に入力される。該コ
ンパレータ群２は255個のコンパレータCOP1、COP2、・
・・からなり、コンパレータCOP1は抵抗R1と抵抗R2との
接続点からの比較電圧を、コンパレータCOP2は抵抗R2と
抵抗R3との接続点からの比較電圧を、というように各コ
ンパレータCOPはそれぞれ１つの比較電圧を受け、その
受けた比較電圧とアナログの入力電圧VINとを比較す
る。そして、各コンパレータCOPの出力信号は一致検出
回路３に入力される。該一致検出回路３は入力電圧VIN
がどの比較電圧に略一致しているか、即ち、どの比較電
圧に最も近いかを検出するもので、１つのコンパレータ
COPとその隣りのコンパレータCOPとの出力信号どうしを
比較するゲートG1、G2・・・からなり、各ゲートG1、G
2、・・・の出力信号がエンコーダ４に入力される。各
ゲートG1、G2、・・・は２つの入力信号が不一致のとき
出力信号を発生するものであり、A/Dコンバータに入力
電圧VINが印加されるといずれか１つのゲートＧから出
力信号が発生する。そして、ある１つのゲートから出力
信号が発生するとエンコーダ４からそのゲートＧに対応
するディジタル信号（８ビット）が発生するようになっ
ている。
５は直線性補償回路であり、分圧用の抵抗R1〜R256か
らなる比較電圧発生用抵抗チェーン１から各コンパレー
タCOPに流れる電流ｉ、ｉ・・・によって損なわれるA/D
コンバータの入出力特性の直線性を補償する働きをす
る。即ち、比較電圧発生用分圧抵抗R1〜R256はすべて同
じ大きさを有するので、本来ならば各抵抗Ｒの端子電圧
が互いに等しく、各抵抗接続点の電位はOV側から−2V側
（第３図に示す例の場合）に行くに従って同じ値ずつ低
下して行くので各抵抗接続点とそこから発生する比較電
圧との関係を示す特性曲線は完全な直線性を有する筈で
ある。しかし、各コンパレータCOPにはそれぞれ抵抗チ
ェーンから一定の電流ｉが流れるので各抵抗Ｒに流れる
電流が均一にはならず、そのため上記直線性が損なわれ
てしまう。これはA/Dコンバータの入出力特性の直線性
を悪くし、誤差の原因になるので、コンパレータCOPに
流れ込んだ分の電流を抵抗チェーン１に適宜補充するこ
とによって直線性を補償する必要がある。その補償の役
割を果すのが直線性補償回路５である。該直線性補償回
路５は３つの出力端子を有し、第１の出力端子は抵抗R6
4とR65との接続点Nd1に接続され抵抗R1から抵抗64まで
の64個の抵抗Ｒからコンパレータ群２に流れ込んだ電流
64iを補充する。同様に、第２の出力端子は抵抗R128とR
129との接続点Nd2に接続され抵抗R65から抵抗R128まで
の64の抵抗からコンパレータ群２に流れ込んだ電流64i
を補充する。第３の出力端子は抵抗R192とR193との接続
点Nd3に接続され抵抗R129から抵抗R192までの64個の抵
抗Ｒからコンパレータ群２に流れ込んだ電流64iを補充
する。尚、直線性補償回路５の出力端子の数は多い程補
償がより完全になり、その数を比較電圧発生用抵抗Ｒの
数よりも１個だけ少ない255個にし、各出力端子に１個
のコンパレータに流れる電流ｉ分補充させるようにすれ
ば完全な直線性を得ることができる。しかし、そのよう
にすると直線性補償回路の構成が複雑になりA/Dコンバ
ータの大型化を招くし、消費電力も大きくなるので要求
される精度を得るに必要な限度で出力端子の数が少なく
され、実際は８ビットの場合第３図に示すように抵抗チ
ェーンを４つに分けて３個所で64iずつ電流の補充を行
うようにすることによって必要な直線性を確保すること
ができる。
らなる比較電圧発生用抵抗チェーン１から各コンパレー
タCOPに流れる電流ｉ、ｉ・・・によって損なわれるA/D
コンバータの入出力特性の直線性を補償する働きをす
る。即ち、比較電圧発生用分圧抵抗R1〜R256はすべて同
じ大きさを有するので、本来ならば各抵抗Ｒの端子電圧
が互いに等しく、各抵抗接続点の電位はOV側から−2V側
（第３図に示す例の場合）に行くに従って同じ値ずつ低
下して行くので各抵抗接続点とそこから発生する比較電
圧との関係を示す特性曲線は完全な直線性を有する筈で
ある。しかし、各コンパレータCOPにはそれぞれ抵抗チ
ェーンから一定の電流ｉが流れるので各抵抗Ｒに流れる
電流が均一にはならず、そのため上記直線性が損なわれ
てしまう。これはA/Dコンバータの入出力特性の直線性
を悪くし、誤差の原因になるので、コンパレータCOPに
流れ込んだ分の電流を抵抗チェーン１に適宜補充するこ
とによって直線性を補償する必要がある。その補償の役
割を果すのが直線性補償回路５である。該直線性補償回
路５は３つの出力端子を有し、第１の出力端子は抵抗R6
4とR65との接続点Nd1に接続され抵抗R1から抵抗64まで
の64個の抵抗Ｒからコンパレータ群２に流れ込んだ電流
64iを補充する。同様に、第２の出力端子は抵抗R128とR
129との接続点Nd2に接続され抵抗R65から抵抗R128まで
の64の抵抗からコンパレータ群２に流れ込んだ電流64i
を補充する。第３の出力端子は抵抗R192とR193との接続
点Nd3に接続され抵抗R129から抵抗R192までの64個の抵
抗Ｒからコンパレータ群２に流れ込んだ電流64iを補充
する。尚、直線性補償回路５の出力端子の数は多い程補
償がより完全になり、その数を比較電圧発生用抵抗Ｒの
数よりも１個だけ少ない255個にし、各出力端子に１個
のコンパレータに流れる電流ｉ分補充させるようにすれ
ば完全な直線性を得ることができる。しかし、そのよう
にすると直線性補償回路の構成が複雑になりA/Dコンバ
ータの大型化を招くし、消費電力も大きくなるので要求
される精度を得るに必要な限度で出力端子の数が少なく
され、実際は８ビットの場合第３図に示すように抵抗チ
ェーンを４つに分けて３個所で64iずつ電流の補充を行
うようにすることによって必要な直線性を確保すること
ができる。
（b.従来例）［第４図］ ところで、直線性補償回路として第４図に示すものが
昭和58年度電子通信学会総合全国大会で発表されている
（予稿集第467頁）。この回路の破線内の部分はA/Dコン
バータのコンパレータ群及び符号化器に用いられている
ECL回路の電流を決める回路であり、トランジスタQaに
１つのコンパレータの入力回路に入力電流（ベース）と
して流れる電流ｉの384倍の電流384iが流れるように
し、その電流384iをトランジスタQb〜Qeからなるカレン
トミラー回路によって６等分し、その６等分によって得
られた64iの電流３つを抵抗チェーンの３つの接続点に
補充している。尚、64iの電流は６つ得られるが、その
うちの３つしか直線性補償に使用しないので、残りの３
つは単に電源のマイナス端子に流される。
昭和58年度電子通信学会総合全国大会で発表されている
（予稿集第467頁）。この回路の破線内の部分はA/Dコン
バータのコンパレータ群及び符号化器に用いられている
ECL回路の電流を決める回路であり、トランジスタQaに
１つのコンパレータの入力回路に入力電流（ベース）と
して流れる電流ｉの384倍の電流384iが流れるように
し、その電流384iをトランジスタQb〜Qeからなるカレン
トミラー回路によって６等分し、その６等分によって得
られた64iの電流３つを抵抗チェーンの３つの接続点に
補充している。尚、64iの電流は６つ得られるが、その
うちの３つしか直線性補償に使用しないので、残りの３
つは単に電源のマイナス端子に流される。
このように、従来の直線性補償回路はA/Dコンバータ
の全コンパレータに流れ込む抵抗チェーンからの入力電
流ｉの総和Σｉあるいはその何倍かの電流が流れる電流
経路をつくり、その電流をカレントミラー回路によって
分割して補充用の電流を複数個つくり、これを抵抗チェ
ーンの適宜の分割点に供給するようにしていた。
の全コンパレータに流れ込む抵抗チェーンからの入力電
流ｉの総和Σｉあるいはその何倍かの電流が流れる電流
経路をつくり、その電流をカレントミラー回路によって
分割して補充用の電流を複数個つくり、これを抵抗チェ
ーンの適宜の分割点に供給するようにしていた。
（D.発明が解決しようとする問題点） ところで、第４図に示した従来の直線性補償回路は消
費電力が大きくなるという問題があった。というのは上
記トランジスタQaに流れる電流384iはトランジスタQf、
Qg、Qhによって３等分されてベース電流として供給され
る。従って、１個の入力電流ｉによってコンパレータの
入力バイアス回路に流れる電流（トランジスタのエミッ
タ電流）をIEとすると、上記トランジスタQf、Qg、Qhに
は全部で384IEもの電流が流れることになる。即ち、コ
ンパレータの入力トランジスタにベース電流として供給
される電流ｉの64倍の電流64iを３つ得るために１つの
トランジスタのエミッタ電流IEの384倍の電流を謂わば
無駄に流さなければならず、これがA/Dコンバータの電
流を著しく増大させるという問題があった。
費電力が大きくなるという問題があった。というのは上
記トランジスタQaに流れる電流384iはトランジスタQf、
Qg、Qhによって３等分されてベース電流として供給され
る。従って、１個の入力電流ｉによってコンパレータの
入力バイアス回路に流れる電流（トランジスタのエミッ
タ電流）をIEとすると、上記トランジスタQf、Qg、Qhに
は全部で384IEもの電流が流れることになる。即ち、コ
ンパレータの入力トランジスタにベース電流として供給
される電流ｉの64倍の電流64iを３つ得るために１つの
トランジスタのエミッタ電流IEの384倍の電流を謂わば
無駄に流さなければならず、これがA/Dコンバータの電
流を著しく増大させるという問題があった。
本発明はこのような問題点を解決すべく為されたもの
であり、並列型A/Dコンバータの直線性補償回路の低電
流化を図ることを目的とするものである。
であり、並列型A/Dコンバータの直線性補償回路の低電
流化を図ることを目的とするものである。
（E.問題点を解決するための手段） 本発明並列型A/Dコンバータの直線性補償回路は上記
問題点を解決するため、コンパレータ１個の入力電流ｉ
をそれの入力回路によって増幅した電流IEと同じかある
いはそれと対応した大きさの電流をダミー回路によって
つくり、そのダミー回路によってつくった電流に基づい
て上記電流IEをｋ倍した電流kIEを第１の電流増倍回路
によりつくり、該電流増倍回路によって得たkIEの電流
を増幅手段によって上記入力回路の増幅率の逆数倍して
電流kiをつくり、この電流kiを第２の電流増倍回路によ
ってｌ倍することによりkliの電流を得るようにしたこ
とを特徴とするものである。
問題点を解決するため、コンパレータ１個の入力電流ｉ
をそれの入力回路によって増幅した電流IEと同じかある
いはそれと対応した大きさの電流をダミー回路によって
つくり、そのダミー回路によってつくった電流に基づい
て上記電流IEをｋ倍した電流kIEを第１の電流増倍回路
によりつくり、該電流増倍回路によって得たkIEの電流
を増幅手段によって上記入力回路の増幅率の逆数倍して
電流kiをつくり、この電流kiを第２の電流増倍回路によ
ってｌ倍することによりkliの電流を得るようにしたこ
とを特徴とするものである。
（F.作用） 本発明並列型A/Dコンバータの直線性補償回路によれ
ば、２つの電流増倍回路によって入力電圧ｉをkl倍した
大きさの補償用電流kliを得ることができ、その電流kli
を得るために無駄に消費する電流は第１の電流増倍回路
によって消費されるkIE程度で済ますことができる。従
って、同じ補償用電流を得るために要する電流を著しく
少なくすることができる。
ば、２つの電流増倍回路によって入力電圧ｉをkl倍した
大きさの補償用電流kliを得ることができ、その電流kli
を得るために無駄に消費する電流は第１の電流増倍回路
によって消費されるkIE程度で済ますことができる。従
って、同じ補償用電流を得るために要する電流を著しく
少なくすることができる。
（G.実施例）［第１図、第２図］ 以下、本発明並列型A/Dコンバータの直線性補償回路
を図示実施例に従って詳細に説明する。
を図示実施例に従って詳細に説明する。
第１図は本発明並列型A/Dコンバータの直線性補償回
路の一つの実施例を示す回路図、第２図はコンパレータ
の入力回路を示す回路図である。
路の一つの実施例を示す回路図、第２図はコンパレータ
の入力回路を示す回路図である。
第１図の6aはダミーバイアス回路であり、第２図に示
した１個のコンパレータの入力側のバイアスポイントを
決めるバイアス回路６と全く同じに形成されている。こ
こで、このダミーバイアス回路6aの説明に先立って第２
図に示したコンパレータの入力回路について説明する。
した１個のコンパレータの入力側のバイアスポイントを
決めるバイアス回路６と全く同じに形成されている。こ
こで、このダミーバイアス回路6aの説明に先立って第２
図に示したコンパレータの入力回路について説明する。
Q1はベースに抵抗チェーンからの比較電圧を受けるエ
ミッタフォロアトランジスタで、このエミッタ電位が比
較部においてアナログ入力電圧VINとの比較に供され
る。Q2は該トランジスタQ1のエミッタ側に接続されたト
ランジスタで、バイアス回路６によって流れる電流が所
定の値に規定される。該バイアス回路６はトランジスタ
Q3、Q4及び抵抗からなり、トランジスタQ3に所定の電流
IEが流れ、そして、このトランジスタQ3が上記トランジ
スタQ2等とカレントミラー回路を構成するようにされて
いる。従って、トランジスタQ2にはバイアス回路６のト
ランジスタQ3に流れる電流IEと同じ電流IEが流れる。
尚、Q4はカレントミラー回路を構成するトランジスタQ
2、Q3等のエミッタ接地電流増幅率が不充分でトランジ
スタに流れるベース電流がコレクタ電流に照して無視で
きない程の大きさを有するため増幅率を高めるべく接続
された補償用トランジスタである。
ミッタフォロアトランジスタで、このエミッタ電位が比
較部においてアナログ入力電圧VINとの比較に供され
る。Q2は該トランジスタQ1のエミッタ側に接続されたト
ランジスタで、バイアス回路６によって流れる電流が所
定の値に規定される。該バイアス回路６はトランジスタ
Q3、Q4及び抵抗からなり、トランジスタQ3に所定の電流
IEが流れ、そして、このトランジスタQ3が上記トランジ
スタQ2等とカレントミラー回路を構成するようにされて
いる。従って、トランジスタQ2にはバイアス回路６のト
ランジスタQ3に流れる電流IEと同じ電流IEが流れる。
尚、Q4はカレントミラー回路を構成するトランジスタQ
2、Q3等のエミッタ接地電流増幅率が不充分でトランジ
スタに流れるベース電流がコレクタ電流に照して無視で
きない程の大きさを有するため増幅率を高めるべく接続
された補償用トランジスタである。
トランジスタQ2のベース接地電流増幅率をαとする
と、上記トランジスタQ1にはαIEのエミッタ電流が流
れ、αIE/βの電流ｉがベース電流として流れることに
なる。尚、βはトランジスタQ1のエミッタ接地電流増幅
率である。このようにバイアス回路６によって抵抗チェ
ーンから１つのコンパレータに流れる電流ｉが決るので
ある。そして、第１図に示した直線性補償回路はそのバ
イアス回路６と全く同じように形成されたダミーバイア
ス回路6aを設けて上記電流IEを得るようにしている。
と、上記トランジスタQ1にはαIEのエミッタ電流が流
れ、αIE/βの電流ｉがベース電流として流れることに
なる。尚、βはトランジスタQ1のエミッタ接地電流増幅
率である。このようにバイアス回路６によって抵抗チェ
ーンから１つのコンパレータに流れる電流ｉが決るので
ある。そして、第１図に示した直線性補償回路はそのバ
イアス回路６と全く同じように形成されたダミーバイア
ス回路6aを設けて上記電流IEを得るようにしている。
７は第１の電流増倍回路であり、その増倍率ｋは本実
施例においては８倍である。該電流増倍回路７は上記ダ
ミーバイアス回路6aの電流IEがエミッタ電流として流れ
ているトランジスタQ3とでカレントミラー回路を構成す
る８つのトランジスタQ51〜58からなり、8IEの電流をつ
くる役割を果す。このトランジスタQ51〜Q58は上記トラ
ンジスタQ2とベース接地電流増幅率αが同じであり、こ
の電流増倍回路７のコレクタ側に流れる電流は８αIEで
ある。
施例においては８倍である。該電流増倍回路７は上記ダ
ミーバイアス回路6aの電流IEがエミッタ電流として流れ
ているトランジスタQ3とでカレントミラー回路を構成す
る８つのトランジスタQ51〜58からなり、8IEの電流をつ
くる役割を果す。このトランジスタQ51〜Q58は上記トラ
ンジスタQ2とベース接地電流増幅率αが同じであり、こ
の電流増倍回路７のコレクタ側に流れる電流は８αIEで
ある。
Q61、Q62は上記電流増倍回路７を負荷とするエミッタ
フロアトランジスタで、電流8iをつくる働きをする。該
トランジスタQ61、Q62は第２図に示したコンパレータの
入力トランジスタQ1とエミッタ接地電流増幅率が同じで
あり、従って、トランジスタQ61、Q62のベース電流の総
和は８αIE/βであり、これは電流8iに外ならない。
フロアトランジスタで、電流8iをつくる働きをする。該
トランジスタQ61、Q62は第２図に示したコンパレータの
入力トランジスタQ1とエミッタ接地電流増幅率が同じで
あり、従って、トランジスタQ61、Q62のベース電流の総
和は８αIE/βであり、これは電流8iに外ならない。
Q7はトランジスタQ61、Q62にベース電流を供給するト
ランジスタで、該トランジスタQ7に8iの電流がコレクタ
電流として流れる。
ランジスタで、該トランジスタQ7に8iの電流がコレクタ
電流として流れる。
８は上記8iの電流を増倍する第２の電流増倍回路で、
その増倍率ｌは本実施例では８であり、8iの電流から64
iの電流をつくる役割を果す。この電流増倍回路８は上
記トランジスタQ7とでカレントミラー回路を構成する８
つのトランジスタQ81〜Q88からなり、この８つのトラン
ジスタQ81〜Q88のコレクタ電流の総和64iが例えば第３
図の抵抗チェーン１の抵抗R64とR65との接続点Nd1に供
給される。
その増倍率ｌは本実施例では８であり、8iの電流から64
iの電流をつくる役割を果す。この電流増倍回路８は上
記トランジスタQ7とでカレントミラー回路を構成する８
つのトランジスタQ81〜Q88からなり、この８つのトラン
ジスタQ81〜Q88のコレクタ電流の総和64iが例えば第３
図の抵抗チェーン１の抵抗R64とR65との接続点Nd1に供
給される。
尚、Q9はバイアス回路６、ダミーバイアス回路6aのト
ランジスタQ4と同じ働きをするトランジスタで、該トラ
ンジスタQ9のベース電流はトランジスタQ61、Q62のベー
ス電流8iに比べて無視できる。
ランジスタQ4と同じ働きをするトランジスタで、該トラ
ンジスタQ9のベース電流はトランジスタQ61、Q62のベー
ス電流8iに比べて無視できる。
このような直線性補償回路が３個あり、他の２個の直
線性補償回路は他の２つの接続点Nd2、Nd3への電流の補
充に使われる。
線性補償回路は他の２つの接続点Nd2、Nd3への電流の補
充に使われる。
第１図に示した直線性補償回路は要約すると、コンパ
レータの入力回路のトランジスタQ2に流れるエミッタ電
流IE（＝βi/α）と同じ電流をその入力回路のバイアス
回路６と全く同じに形成したダミーバイアス回路6aによ
りつくり、該回路6aによりつくった電流IEを電流増倍回
路７によって８倍の電流8IEにし、それをトランジスタQ
61、Q62によってベース電流8iに変換（8IE/β）したう
えでトランジスタQ7とでカレントミラー回路を構成する
トランジスタQ81〜Q88からなる電流増倍回路８によって
８倍することにより入力電流ｉの64倍の電流64iを得る
ようにしたものである。
レータの入力回路のトランジスタQ2に流れるエミッタ電
流IE（＝βi/α）と同じ電流をその入力回路のバイアス
回路６と全く同じに形成したダミーバイアス回路6aによ
りつくり、該回路6aによりつくった電流IEを電流増倍回
路７によって８倍の電流8IEにし、それをトランジスタQ
61、Q62によってベース電流8iに変換（8IE/β）したう
えでトランジスタQ7とでカレントミラー回路を構成する
トランジスタQ81〜Q88からなる電流増倍回路８によって
８倍することにより入力電流ｉの64倍の電流64iを得る
ようにしたものである。
このような直線性補償回路によれば、同じ補償用電流
64iを得るためにトランジスタQ3、Q51〜Q58に謂わば無
駄に流さなければならない電流は9IEで済む。これを第
４図に示した従来の直線性補償回路と比較すれば電流が
著しく少なくなっていることが明らかである。
64iを得るためにトランジスタQ3、Q51〜Q58に謂わば無
駄に流さなければならない電流は9IEで済む。これを第
４図に示した従来の直線性補償回路と比較すれば電流が
著しく少なくなっていることが明らかである。
即ち、第４図に示した直線性補償回路は64iの電流を
３つ得るためにトランジスタQf、Qg、Qhに全部で384IE
の電流を流さなければならず、64iを得るに必要な電流
は128IEにもなるが、第１図に示した本直線性補償回路
によればそれが9IEで済み、電流を約15分の１程度で済
ますことができる。尚、第１図、第２図のトランジスタ
Q3のエミッタ電流はトランジスタQ2のエミッタ電流IEに
等しくする必要は無く、ダミーバイアス回路6aをバイア
ス回路６と全く同じに形成し、トランジスタQ2のエミッ
タ負荷抵抗とQ51〜Q58のエミッタ負荷抵抗の値を同じに
しさえすれば良い。このときトランジスタQ3のエミッタ
電流はIEより小さい適当な値にしても略同じ効果が得ら
れる。
３つ得るためにトランジスタQf、Qg、Qhに全部で384IE
の電流を流さなければならず、64iを得るに必要な電流
は128IEにもなるが、第１図に示した本直線性補償回路
によればそれが9IEで済み、電流を約15分の１程度で済
ますことができる。尚、第１図、第２図のトランジスタ
Q3のエミッタ電流はトランジスタQ2のエミッタ電流IEに
等しくする必要は無く、ダミーバイアス回路6aをバイア
ス回路６と全く同じに形成し、トランジスタQ2のエミッ
タ負荷抵抗とQ51〜Q58のエミッタ負荷抵抗の値を同じに
しさえすれば良い。このときトランジスタQ3のエミッタ
電流はIEより小さい適当な値にしても略同じ効果が得ら
れる。
そして、第１の電流増倍回路７の電流増倍率ｋを変え
ることによって直線性補償回路の電流量をもっと少なく
することができる。例えば電流増倍率ｋを４とすれば、
その電流増倍回路７に流れる電流は4IEで済み、それと
ダミーバイアス回路6aに流れる電流IEを合わせても5IE
の電流しか無駄な電流とならない。しかし、この場合、
第２の電流増倍回路８の電流増倍率ｌを８倍から16倍に
しなければならず、トランジスタの数が若干増えること
になる。
ることによって直線性補償回路の電流量をもっと少なく
することができる。例えば電流増倍率ｋを４とすれば、
その電流増倍回路７に流れる電流は4IEで済み、それと
ダミーバイアス回路6aに流れる電流IEを合わせても5IE
の電流しか無駄な電流とならない。しかし、この場合、
第２の電流増倍回路８の電流増倍率ｌを８倍から16倍に
しなければならず、トランジスタの数が若干増えること
になる。
従って、小型化と小電流化の２つの要請を考慮して回
路７と８の電流増倍率ｋ、ｌを決めることが好ましいと
いえる。
路７と８の電流増倍率ｋ、ｌを決めることが好ましいと
いえる。
尚、上記実施例において直線性補償回路の電流増倍回
路８の数を３個にし、その３個の電流増倍回路８、８、
８それぞれから64iの電流を取り出すようにしても良
い。このようにすると、ダミーバイアス回路6a、電流増
倍回路７、トランジスタQ61、Q62、Q7を３個の電流増倍
回路８、８、８で共有することができ、３×64iに対す
る無駄な電流が9IEで済むことになる。
路８の数を３個にし、その３個の電流増倍回路８、８、
８それぞれから64iの電流を取り出すようにしても良
い。このようにすると、ダミーバイアス回路6a、電流増
倍回路７、トランジスタQ61、Q62、Q7を３個の電流増倍
回路８、８、８で共有することができ、３×64iに対す
る無駄な電流が9IEで済むことになる。
（H.発明の効果） 以上に述べたように、本発明並列型A/Dコンバータの
直線性補償回路は、比較電圧発生用抵抗チェーンと１つ
のコンパレータの入力回路との間に流れる入力電流ｉを
その入力回路を構成するエミッタフォロアトランジスタ
によって増幅した電流IEと同じかあるいはそれと対応し
た大きさの電流を別のトランジスタにてエミッタ電流と
して得るダミー回路と、上記別のトランジスタに対して
カレントミラー接続されたｋ個のトランジスタからな
り、上記電流IEをｋ倍した電流kIEを該ｋ個のトランジ
スタのコレクタ電流の総和として得る第１の電流増倍回
路と、該第１の電流増倍回路を負荷とし上記入力回路の
エミッタフォロアトランジスタと同じ増幅率を有し上記
電流kIEを該増幅率の逆数倍した電流kiをベース電流と
して得るエミッタタフォロアトランジスタからなる増幅
手段と、該増幅手段により得た電流kiをコレクタ電流と
するトランジスタに対してカレントミラー接続されたｌ
個のトランジスタからなり、該ｌ個のトランジスタのコ
レクタ電流の総和として上記kiをｌ倍した電流を上記比
較電圧発生用抵抗チェーンの補償電流補充点に供給する
複数の第２の電流増倍回路と、からなることを特徴とす
るものである。
直線性補償回路は、比較電圧発生用抵抗チェーンと１つ
のコンパレータの入力回路との間に流れる入力電流ｉを
その入力回路を構成するエミッタフォロアトランジスタ
によって増幅した電流IEと同じかあるいはそれと対応し
た大きさの電流を別のトランジスタにてエミッタ電流と
して得るダミー回路と、上記別のトランジスタに対して
カレントミラー接続されたｋ個のトランジスタからな
り、上記電流IEをｋ倍した電流kIEを該ｋ個のトランジ
スタのコレクタ電流の総和として得る第１の電流増倍回
路と、該第１の電流増倍回路を負荷とし上記入力回路の
エミッタフォロアトランジスタと同じ増幅率を有し上記
電流kIEを該増幅率の逆数倍した電流kiをベース電流と
して得るエミッタタフォロアトランジスタからなる増幅
手段と、該増幅手段により得た電流kiをコレクタ電流と
するトランジスタに対してカレントミラー接続されたｌ
個のトランジスタからなり、該ｌ個のトランジスタのコ
レクタ電流の総和として上記kiをｌ倍した電流を上記比
較電圧発生用抵抗チェーンの補償電流補充点に供給する
複数の第２の電流増倍回路と、からなることを特徴とす
るものである。
従って、本発明並列型A/Dコンバータの直線性補償回
路によれば、２つの電流増倍回路によって入力電圧ｉを
kl倍した大きさの補償用電流kliを得ることができ、そ
の電流kliを得るために無駄に消費する電流は第１の電
流増倍回路によって消費されるkIE程度で済ますことが
できる。従って、同じ補償用電流を得るために要する電
流を著しく少なくすることができる。
路によれば、２つの電流増倍回路によって入力電圧ｉを
kl倍した大きさの補償用電流kliを得ることができ、そ
の電流kliを得るために無駄に消費する電流は第１の電
流増倍回路によって消費されるkIE程度で済ますことが
できる。従って、同じ補償用電流を得るために要する電
流を著しく少なくすることができる。
第１図及び第２図は本発明並列型A/Dコンバータの直線
性補償回路の一つの実施例を説明するためのもので、第
１図は直線性補償回路を示す回路図、第２図はA/Dコン
バータのコンパレータの入力回路を示す回路図、第３図
は背景技術を説明するため並列型A/Dコンバータの構成
を示す回路ブロック図、第４図は直線性補償回路の一つ
の従来例を示す回路図である。 符号の説明 １……比較電圧発生用抵抗チェーン、 6a……ダミー回路、 ７……第１の電流増倍回路、 ８……第２の電流増倍回路、 Q61、Q62……増幅手段、 Q1、Q2……入力回路、 ｉ……入力電流、 IE……入力電流を入力回路によって増幅した電流。
性補償回路の一つの実施例を説明するためのもので、第
１図は直線性補償回路を示す回路図、第２図はA/Dコン
バータのコンパレータの入力回路を示す回路図、第３図
は背景技術を説明するため並列型A/Dコンバータの構成
を示す回路ブロック図、第４図は直線性補償回路の一つ
の従来例を示す回路図である。 符号の説明 １……比較電圧発生用抵抗チェーン、 6a……ダミー回路、 ７……第１の電流増倍回路、 ８……第２の電流増倍回路、 Q61、Q62……増幅手段、 Q1、Q2……入力回路、 ｉ……入力電流、 IE……入力電流を入力回路によって増幅した電流。
Claims (1)
- 【請求項１】比較電圧発生用抵抗チェーンと１つのコン
パレータの入力回路との間に流れる入力電流ｉをその入
力回路を構成するエミッタフォロアトランジスタによっ
て増幅した電流IEと同じかあるいはそれと対応した大き
さの電流を別のトランジスタにてエミッタ電流として得
るダミー回路と、 上記ダミー回路の上記エミッタ電流が流れる上記別のト
ランジスタに対してカレントミラー接続されたｋ（正の
整数）個のトランジスタからなり、上記電流IEをｋ倍し
た電流kIEを該ｋ個のトランジスタのコレクタ電流の総
和として得る第１の電流増倍回路と、 上記第１の電流増倍回路を負荷とし上記入力回路のエミ
ッタフォロアトランジスタと同じ増幅率を有し上記電流
kIEを該増幅率の逆数倍した電流kiをベース電流として
得るエミッタフォロアトランジスタからなる増幅手段
と、 上記増幅手段により得た電流kiをコレクタ電流とするト
ランジスタに対してカレントミラー接続されたｌ（正の
整数）個のトランジスタからなり、該ｌ個のトランジス
タのコレクタ電流の総和として上記kiをｌ倍した電流を
上記比較電圧発生用抵抗チェーンの補償電流補充点に供
給する複数の第２の電流増倍回路と、 からなることを特徴とする並列型A/Dコンバータの直線
性補償回路
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030831A JP2546251B2 (ja) | 1987-02-12 | 1987-02-12 | 並列型ａ／ｄコンバ−タの直線性補償回路 |
| KR1019880000539A KR950010209B1 (ko) | 1987-02-12 | 1988-01-25 | 병렬형 a/d 콘버터의 직선성 보상회로 |
| US07/153,356 US4804941A (en) | 1987-02-12 | 1988-02-08 | Circuit for compensating a linearity of an input/output characteristic of a parallel comparison type analog-to-digital converter |
| EP88102101A EP0278524B1 (en) | 1987-02-12 | 1988-02-12 | Circuit for compensating the non-linearity of the input/output characteristic of a parallel comparison type analog-to-digital converter |
| DE3854535T DE3854535T2 (de) | 1987-02-12 | 1988-02-12 | Schaltung zur Kompensierung der Nichtlinearität der Ein-/Ausgangscharakteristik eines AD-Wandlers vom Parallel-Typ. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030831A JP2546251B2 (ja) | 1987-02-12 | 1987-02-12 | 並列型ａ／ｄコンバ−タの直線性補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198419A JPS63198419A (ja) | 1988-08-17 |
| JP2546251B2 true JP2546251B2 (ja) | 1996-10-23 |
Family
ID=12314644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030831A Expired - Fee Related JP2546251B2 (ja) | 1987-02-12 | 1987-02-12 | 並列型ａ／ｄコンバ−タの直線性補償回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4804941A (ja) |
| EP (1) | EP0278524B1 (ja) |
| JP (1) | JP2546251B2 (ja) |
| KR (1) | KR950010209B1 (ja) |
| DE (1) | DE3854535T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910518A (en) * | 1987-07-16 | 1990-03-20 | Samsun Semiconductor and Telecommunications Co., Ltd. | Comparator unit for a flash analog-to-digital converter |
| US5175490A (en) * | 1992-04-03 | 1992-12-29 | Hewlett Packard Company | Reference voltage source |
| DE69425997T2 (de) * | 1993-06-17 | 2001-04-05 | Sony Corp | Emitterfolgeschaltung und Analog-Digitalwandler mit einer solchen Schaltung |
| JP2814910B2 (ja) * | 1994-03-11 | 1998-10-27 | ソニー株式会社 | アナログデイジタル変換器 |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5717396A (en) * | 1996-06-17 | 1998-02-10 | Lucent Technologies Inc. | Analog-to-digital converter signal storage capacitor perturbation |
| US5731775A (en) * | 1996-06-17 | 1998-03-24 | Lucent Technologies Inc. | Subranging converter with plurality of resistor strings and transistor switches |
| TW382858B (en) * | 1998-03-10 | 2000-02-21 | Winbond Elelctronics Corp | Device for providing multiple reference voltages |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216465A (en) * | 1978-03-07 | 1980-08-05 | Hughes Aircraft Company | Programmable analog to digital converter |
| JPS58138122A (ja) * | 1982-02-12 | 1983-08-16 | Matsushita Electric Ind Co Ltd | 並列型アナログ・デイジタル変換器 |
| JPS58165421A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | Ａ／ｄ変換器 |
| US4578715A (en) * | 1983-02-14 | 1986-03-25 | Ricoh Company, Ltd. | Picture signal quantizing circuit |
| JPS6068726A (ja) * | 1983-09-26 | 1985-04-19 | Toshiba Corp | 並列形アナログ・ディジタル変換器の基準電圧補償回路 |
-
1987
- 1987-02-12 JP JP62030831A patent/JP2546251B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-25 KR KR1019880000539A patent/KR950010209B1/ko not_active IP Right Cessation
- 1988-02-08 US US07/153,356 patent/US4804941A/en not_active Expired - Lifetime
- 1988-02-12 EP EP88102101A patent/EP0278524B1/en not_active Expired - Lifetime
- 1988-02-12 DE DE3854535T patent/DE3854535T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010209B1 (ko) | 1995-09-11 |
| KR880010578A (ko) | 1988-10-10 |
| DE3854535D1 (de) | 1995-11-09 |
| EP0278524A2 (en) | 1988-08-17 |
| DE3854535T2 (de) | 1996-05-15 |
| JPS63198419A (ja) | 1988-08-17 |
| US4804941A (en) | 1989-02-14 |
| EP0278524A3 (en) | 1992-04-08 |
| EP0278524B1 (en) | 1995-10-04 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |