JPS6068726A - 並列形アナログ・ディジタル変換器の基準電圧補償回路 - Google Patents
並列形アナログ・ディジタル変換器の基準電圧補償回路Info
- Publication number
- JPS6068726A JPS6068726A JP17626683A JP17626683A JPS6068726A JP S6068726 A JPS6068726 A JP S6068726A JP 17626683 A JP17626683 A JP 17626683A JP 17626683 A JP17626683 A JP 17626683A JP S6068726 A JPS6068726 A JP S6068726A
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- Japan
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- current
- digital converter
- resistors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、並列形アナログ・デジタル変換器（以下、Ａ
ＤＯとする。）の基準電圧抜イ賞回路に関する。
ＤＯとする。）の基準電圧抜イ賞回路に関する。
従来の並列形ＡＤＣの一例として、８ピツ）ＡＩ疋を第
１図に示す。
１図に示す。
この構成は、基準電圧印加端子１，２に印加さ３〜３
により ２−１＝２５５個の電圧比較器４１．４□〜Ｚ
、 ２５６ ４□５５の各基準電圧を発生させ、これと入力端子５に
印加された入力信号の雷、圧とを該比較器群によシ比較
した結果を、符号化回路旦によシ８ビットのデジタル符
号に変換し、出力端子群りよυ出力するものである。
により ２−１＝２５５個の電圧比較器４１．４□〜Ｚ
、 ２５６ ４□５５の各基準電圧を発生させ、これと入力端子５に
印加された入力信号の雷、圧とを該比較器群によシ比較
した結果を、符号化回路旦によシ８ビットのデジタル符
号に変換し、出力端子群りよυ出力するものである。
このような、並列形ＡＤＣを単一半導体基板（以下ＩＣ
とする。）上に構成する場合の問題点としては、前記直
列抵抗３１，３□、〜３□５６は後述する理由から低抵
抗値の抵抗が必要なため配線に用いられるアルミニウム
または、シリサイド合金等が用いられるが、これをＩＣ
内に第２図のように構成したＩＣ内で、位置（例えば、
第２図のＸ方向、第３図の横軸８）によりアルミニウム
及び、シリサイド合金等の厚さすなわち抵抗値（第３図
の縦＠）に傾き金持ってしまう場合がある。このような
並列形ＡＤＣの直線性を示したものが第４図である。こ
れけランプ信号を入力した時の該ＡＤＣ全通しさらに即
問的な８ビツトデジタル・アナログ変換器ＬＤ出力と考
えればよいが１、例えば第３図の１０ａ、ｌｌａ。
とする。）上に構成する場合の問題点としては、前記直
列抵抗３１，３□、〜３□５６は後述する理由から低抵
抗値の抵抗が必要なため配線に用いられるアルミニウム
または、シリサイド合金等が用いられるが、これをＩＣ
内に第２図のように構成したＩＣ内で、位置（例えば、
第２図のＸ方向、第３図の横軸８）によりアルミニウム
及び、シリサイド合金等の厚さすなわち抵抗値（第３図
の縦＠）に傾き金持ってしまう場合がある。このような
並列形ＡＤＣの直線性を示したものが第４図である。こ
れけランプ信号を入力した時の該ＡＤＣ全通しさらに即
問的な８ビツトデジタル・アナログ変換器ＬＤ出力と考
えればよいが１、例えば第３図の１０ａ、ｌｌａ。
のような傾き全直列抵抗が持つとその直線性は第４図の
Ｊｏｂ、ｌｌｂのように劣化してしまい、歪の原因とな
る。ここで第３図の１２３．第４図の１２ｂは理想直線
である。またよく知られるように、第１図の電圧比較器
４１，４□〜４□５５の入力電流によっても直線性が劣
化し第４図の１０ｂのような特性になる。この入力電流
の影境を減させるため、直列抵抗３□。
Ｊｏｂ、ｌｌｂのように劣化してしまい、歪の原因とな
る。ここで第３図の１２３．第４図の１２ｂは理想直線
である。またよく知られるように、第１図の電圧比較器
４１，４□〜４□５５の入力電流によっても直線性が劣
化し第４図の１０ｂのような特性になる。この入力電流
の影境を減させるため、直列抵抗３□。
３゜、〜３□５６に大電流を流す必要があり、したがっ
て該抵抗は、低抵抗値にする必要があり、現在では、ア
ルミニウム、またはシリサイド合金等が用いられる。
て該抵抗は、低抵抗値にする必要があり、現在では、ア
ルミニウム、またはシリサイド合金等が用いられる。
また、このような劣化を減少させるために、直列抵抗中
の１点もしくは数点にＩＣの外部より電圧を与えること
もあるが、ＩＣとして用いることが容易でなくなるとい
う欠点となる。
の１点もしくは数点にＩＣの外部より電圧を与えること
もあるが、ＩＣとして用いることが容易でなくなるとい
う欠点となる。
そこで本発明は、このように、抵抗値に傾きを持った場
合、または、比較器の入力電流により直に補償回路を入
れることにより改善し、直線性のより、 ＡＤＣを提供
することにある。
合、または、比較器の入力電流により直に補償回路を入
れることにより改善し、直線性のより、 ＡＤＣを提供
することにある。
本発明の補償回路は、抵抗を１宣列接続して基準電圧を
発生させる並列形アナログ・デジタル変換器と、前記直
列抵抗間の接続点の１点以上の各電圧と前記直列抵抗に
ょ多発生される基準電圧とは別の基準電圧との差電圧を
増幅する増幅器と、該増幅された電圧により、電流値が
変化する複数の電流源とを具備し、前記電流源の出力を
各々前記直列抵抗の複数点以上に接続することを特徴と
するものである。
発生させる並列形アナログ・デジタル変換器と、前記直
列抵抗間の接続点の１点以上の各電圧と前記直列抵抗に
ょ多発生される基準電圧とは別の基準電圧との差電圧を
増幅する増幅器と、該増幅された電圧により、電流値が
変化する複数の電流源とを具備し、前記電流源の出力を
各々前記直列抵抗の複数点以上に接続することを特徴と
するものである。
本発明を８ビット並列形ＡＤＣに適用した、一実施例を
第５図に示す。これは基準電圧の借も誤差の大きい中点
１３と１３の理想値の電圧を印加した端子１４との差分
重圧にょシミ流源の電流を調整し、直列抵抗の３点、６
４，１２８，１９２番目の比較器の入力の接続点１５，
１３．１６に供給するものである。ナなゎち前記中点１
２８の重圧と端子１４の電圧の差分が差動増幅器１７と
ＰｎＰ ）ランラスタ１８，１９，２０１．抵抗２１゜
２２．２３により構成される電流源とによ９％また差動
増幅器２４と、ｎｕｎ ）ランジスタ２５ 、２６ 、
２７ 、抵抗２８ 、２９ 、３０により構成される電
流源とによシ、帰還され、接続点１３と端子１４の電位
が等しくなるよ・うに、前記電流源の電流値が決まり、
端子１５，１３．１６の電位は補償され、第６図に示す
ように直線性は改善される（第６図の曲線３４）。これ
は、直列抵抗の６４，１２８，１９２番目の電位を外部
電源により、理想電位にしたことと等価である。また、
本実施例では、電流源を３点に接続したが、さらに多く
接続すれば、直線性もさらに改善される６また、差動増
幅器の差電圧を得る端子は、中点１３でなくてもよくさ
らに２点以上でもよく、端子１４の電位は外部より与え
ているがＩＣ内部で発生させてもよい。
第５図に示す。これは基準電圧の借も誤差の大きい中点
１３と１３の理想値の電圧を印加した端子１４との差分
重圧にょシミ流源の電流を調整し、直列抵抗の３点、６
４，１２８，１９２番目の比較器の入力の接続点１５，
１３．１６に供給するものである。ナなゎち前記中点１
２８の重圧と端子１４の電圧の差分が差動増幅器１７と
ＰｎＰ ）ランラスタ１８，１９，２０１．抵抗２１゜
２２．２３により構成される電流源とによ９％また差動
増幅器２４と、ｎｕｎ ）ランジスタ２５ 、２６ 、
２７ 、抵抗２８ 、２９ 、３０により構成される電
流源とによシ、帰還され、接続点１３と端子１４の電位
が等しくなるよ・うに、前記電流源の電流値が決まり、
端子１５，１３．１６の電位は補償され、第６図に示す
ように直線性は改善される（第６図の曲線３４）。これ
は、直列抵抗の６４，１２８，１９２番目の電位を外部
電源により、理想電位にしたことと等価である。また、
本実施例では、電流源を３点に接続したが、さらに多く
接続すれば、直線性もさらに改善される６また、差動増
幅器の差電圧を得る端子は、中点１３でなくてもよくさ
らに２点以上でもよく、端子１４の電位は外部より与え
ているがＩＣ内部で発生させてもよい。
例えばボア図のように同−抵抗値凡の抵抗３５ 、３６
により構成してもよく、１４よシ引かれる電流は差動増
幅器１７．２４の入力電流のみであり、直列抵抗３３〜
３ よ、シ十分精度のよい、電位を発生で１．２，２３
６ き、かつ、舷２つの抵抗３５ 、３６をＩＣ内で隣接し
て、形成すれば、抵抗間の相対精度も得やすい。また、
Ｎ流源及び、補償回路の構成も、第５図のみにはよらず
基準面、圧の１点以上の電圧から、帰還ループを用いて
、電流値を可変できれば１本発明を適用できることは明
らかである。
により構成してもよく、１４よシ引かれる電流は差動増
幅器１７．２４の入力電流のみであり、直列抵抗３３〜
３ よ、シ十分精度のよい、電位を発生で１．２，２３
６ き、かつ、舷２つの抵抗３５ 、３６をＩＣ内で隣接し
て、形成すれば、抵抗間の相対精度も得やすい。また、
Ｎ流源及び、補償回路の構成も、第５図のみにはよらず
基準面、圧の１点以上の電圧から、帰還ループを用いて
、電流値を可変できれば１本発明を適用できることは明
らかである。
〔発明の効果〕
このように本発明によれば、基ω電圧補償回路を用いる
ことにより、並列形原の精度を改善でき、かつ１同一の
ＩＣ上に構成できるため、使い易くかつ精度のよい、並
列形ＡＤＣを提供できる。
ことにより、並列形原の精度を改善でき、かつ１同一の
ＩＣ上に構成できるため、使い易くかつ精度のよい、並
列形ＡＤＣを提供できる。
第１図は従来の並列形８ビットＡＤＣの一例。第２図は
第１図のＡＤＣの基準電圧をＩＣ内に構成した場合の基
準抵抗の構成。第３図は第２図で、ＩＣ内で抵抗値に傾
きを持りた場合の説１明図。第４図は第３図のときの尤
℃の直線性を示す図。第５図は本発明の一実施例。第６
図は本発明を用いたときの直線性を示す図。第７図はざ
１５図の端子１４の電位を発生する回路の一例。 １．２．−・・基準〒１・１゛圧印加端子。 ３〜３ ２．１〜２３ 、２ｈ３０ 、３５ 、３６・
・・抵抗つ１ ２５６゜ ４〜４ ・・電圧比軸器。５・・入力信号印加端子。 １ ２５５ 旦・符号化器。ヱ・・デジタル出力端子群。 １７．２４ 差動増幅器。１８〜２０・・・ＰｎＰ ）
ランジスタ。 ２５〜２７・・ｎＰｎ トランジスタ。３２ 、３３・
・・電源電圧印加端子。 代理人 弁理士 則近憲佑（ほか１名）第１図 第２図 −一χ 第 ６ 図 第７図
第１図のＡＤＣの基準電圧をＩＣ内に構成した場合の基
準抵抗の構成。第３図は第２図で、ＩＣ内で抵抗値に傾
きを持りた場合の説１明図。第４図は第３図のときの尤
℃の直線性を示す図。第５図は本発明の一実施例。第６
図は本発明を用いたときの直線性を示す図。第７図はざ
１５図の端子１４の電位を発生する回路の一例。 １．２．−・・基準〒１・１゛圧印加端子。 ３〜３ ２．１〜２３ 、２ｈ３０ 、３５ 、３６・
・・抵抗つ１ ２５６゜ ４〜４ ・・電圧比軸器。５・・入力信号印加端子。 １ ２５５ 旦・符号化器。ヱ・・デジタル出力端子群。 １７．２４ 差動増幅器。１８〜２０・・・ＰｎＰ ）
ランジスタ。 ２５〜２７・・ｎＰｎ トランジスタ。３２ 、３３・
・・電源電圧印加端子。 代理人 弁理士 則近憲佑（ほか１名）第１図 第２図 −一χ 第 ６ 図 第７図
Claims (1)
- 抵抗を直列接続して基準電圧を発生さ−する並りＩＪ形
アナログ・デジタル変４魚器と、前＠己直夕１１抵抗間
の接続点の１点以上の各電圧と、πｆＨ己直夕１ｊ抵抗
により発生させる基準電圧とは男１」の基準電圧との差
電圧を増幅する増幅器と、該増幅された電圧により電流
値が変化する複数の電流源とを具イ賄し、 ＃配電流源
の出力を各々前記直夕］ｊ抵抗の複数点以上に接続する
ことを特徴とする並夕１］形アナログ・デジタル変換器
の基準電圧補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17626683A JPS6068726A (ja) | 1983-09-26 | 1983-09-26 | 並列形アナログ・ディジタル変換器の基準電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17626683A JPS6068726A (ja) | 1983-09-26 | 1983-09-26 | 並列形アナログ・ディジタル変換器の基準電圧補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068726A true JPS6068726A (ja) | 1985-04-19 |
Family
ID=16010562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17626683A Pending JPS6068726A (ja) | 1983-09-26 | 1983-09-26 | 並列形アナログ・ディジタル変換器の基準電圧補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068726A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0278524A2 (en) * | 1987-02-12 | 1988-08-17 | Sony Corporation | Circuit for compensating the non-linearity of the input/output characteristic of a parallel comparison type analog-to-digital converter |
| JPH01265619A (ja) * | 1988-01-28 | 1989-10-23 | General Electric Co <Ge> | 積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法 |
| US6211784B1 (en) | 1996-03-18 | 2001-04-03 | Keyence Corporation | Object detector and object detector system |
-
1983
- 1983-09-26 JP JP17626683A patent/JPS6068726A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0278524A2 (en) * | 1987-02-12 | 1988-08-17 | Sony Corporation | Circuit for compensating the non-linearity of the input/output characteristic of a parallel comparison type analog-to-digital converter |
| JPH01265619A (ja) * | 1988-01-28 | 1989-10-23 | General Electric Co <Ge> | 積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法 |
| US6211784B1 (en) | 1996-03-18 | 2001-04-03 | Keyence Corporation | Object detector and object detector system |
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