JP2001094424A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力や回路規模を増大することなく、コ
ンパレータのオフセットを低減可能なＡ／Ｄ変換器を提
供する。 【解決手段】 本発明のＡ／Ｄ変換器は、アナログ入力
電圧Ｖ_inを基準電圧と比較する複数のコンパレータ１
と、各コンパレータ１の出力に基づいてアナログ入力電
圧Ｖ_inに応じたデジタル信号を生成するデジタル・デコ
ーダ２とを備えている。コンパレータ１は、プリアンプ
３と、プリアンプ３の後段に接続された多入力差動増幅
部４ａとを有する。多入力差動増幅部４ａは、隣接する
３つのプリアンプ３から出力された差動信号それぞれを
平均化して、最終的な差動信号を出力する。これによ
り、各プリアンプ３のオフセットを相殺でき、高精度に
Ａ／Ｄ変換を行うことができる。また、抵抗を用いずに
平均化処理を行うため、コストアップにならず、消費電
力も抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それぞれ異なる電
圧レベルの基準電圧が設定された複数のコンパレータの
それぞれにて、基準電圧とアナログ入力電圧とを比較
し、その比較結果に基づいて、アナログ入力電圧をデジ
タル信号に変換するフラッシュ型のＡ／Ｄ(analog-to-d
igital)変換器に関する。

【０００２】

【従来の技術】フラッシュ型のＡ／Ｄ変換器（以下、フ
ラッシュＡＤＣと呼ぶ）は、高速にＡ／Ｄ変換を行える
ため、高速性が要求される分野で幅広く利用されてい
る。

【０００３】図７は従来のフラッシュＡＤＣの基本構成
を示すブロック図である。同図に示すように、従来のフ
ラッシュＡＤＣは、複数の高速コンパレータ１と、これ
らコンパレータ１の出力に基づいてデジタル出力値を生
成するデジタル・デコーダ２とを備えている。複数のコ
ンパレータ１は互いに並列に接続され、各コンパレータ
１には、それぞれ異なる電圧レベルの基準電圧が設定さ
れている。

【０００４】各コンパレータ１は、アナログ入力電圧Ｖ
_inと基準電圧Ｖrefとを比較し、両電圧の差電圧をデジ
タル出力値レベルにまで増幅して出力する。デジタル・
デコーダ２は、各コンパレータ１の出力に基づいて、ア
ナログ入力電圧Ｖ_inに応じたデジタル出力値を出力す
る。

【０００５】Ａ／Ｄ変換器は、ある電圧範囲内のアナロ
グ入力電圧Ｖ_inを同一のデジタル出力値に割り当てる。
デジタル出力値のビット数が増えるほど、各デジタル出
力値に対応するアナログ入力電圧Ｖ_inの電圧幅（ステッ
プ幅）は小さくなり、アナログ入力電圧Ｖ_inの変化をよ
り忠実に再現することができる。

【０００６】理想的には、個々のステップ幅にばらつき
がないのが望ましい。すなわち、均一な階段特性（線形
特性）を備えるＡ／Ｄ変換器が理想的である。

【０００７】Ａ／Ｄ変換器の分解能は通常、デジタル出
力値のビット数で表される。ｎビットの分解能をもつＡ
／Ｄ変換器の場合、２ⁿ種類のデジタル値を有する。ｎ
ビットのユニポート型線形ＡＤＣの先頭ステップ幅（最
大電圧に対応するステップ幅）と最終ステップ幅（最小
電圧に対応するステップ幅）は、他のステップ幅の半分
の幅を有する。このタイプのＡ／Ｄ変換器のアナログ入
力変化電圧Ｖ_i,tranは、以下の（１）式で表される。

【０００８】

【数１】 （１）式において、ＬＳＢはステップ幅を表し、１ＬＳ
Ｂは（２）式で表される。

【０００９】 １ＬＳＢ＝ＦＳＲ／(２ⁿ−１) …（２） （２）式において、ＦＳＲは、Ａ／Ｄ変換器のフル入力
電圧幅である。

【００１０】実際のＡ／Ｄ変換器は非線形エラーを有す
るため、理想的なＡ／Ｄ変換特性をもつＡ／Ｄ変換器を
実現するのは困難である。非線形エラーには、ＩＮＬ
(積分誤差：Integral Non-Linear)エラーとＤＮＬ(微分
誤差：Differential Non-Linear)がある。これらＩＮＬ
とＤＮＬにより、実際のＡ／Ｄ変換器が理想的なものと
比べてどの程度の誤差を含むのかを知ることができる。
ＩＮＬはアナログ入力変化点の誤差の積算値、すなわ
ち、理論値と実測値の差の積算値であり、ＤＮＬは１Ｌ
ＳＢのステップ幅の誤差である。

【００１１】ｎビットのフラッシュＡＤＣは、少なくと
も２ⁿ−１個のコンパレータ１を必要とする。各コンパ
レータ１の非理想特性（例えば、オフセット）により、
ＡＤＣの出力に誤差が生じる。

【００１２】図７のコンパレータ１を実際に実装する場
合は、多段のカスケード接続された増幅器やラッチド・
コンパレータ１が用いられる。ラッチド・コンパレータ
１は通常、比較的大きなオフセットを有する。このオフ
セットにより、各コンパレータ１にマッチングミスが起
きたり、コンパレータ１のクロック動作やラッチ動作に
異常が生じる。

【００１３】このようなコンパレータ１のオフセットを
低減するために、所定のゲインを与えるプリアンプを有
するフラッシュＡＤＣが広く用いられている。

【００１４】図８はプリアンプを有するフラッシュＡＤ
Ｃの概略構成を示すブロック図である。同図のコンパレ
ータ１は、プリアンプ３と、プリアンプ３の後段に接続
された差動増幅部４とを有する。プリアンプ３は、ラッ
チ付きでも、ラッチなしでも、どちらでもよい。同図の
各コンパレータ１のオフセット総量は、プリアンプ３の
オフセットにほぼ依存する。したがって、高性能のコン
パレータ１を作製するには、プリアンプ３のオフセット
を小さくする必要がある。

【００１５】カスケード接続されたプリアンプ３のアナ
ログ入力ポートにおけるオフセット総量は、以下の
（３）式で表される。

【００１６】 Ｖ_off,in＝Ｖ_off,pre＋Ｖ_off,cmp／Ｇ_pre ＋Ｖ_digi／（Ｇ_pre×Ｇ_cmp） …（３） （３）式において、Ｖ_off,inは入力参照オフセット、Ｖ
_off,preはプリアンプ３のオフセット、Ｖ_off,cmpはコン
パレータ１のオフセット、Ｇ_preはプリアンプ３のゲイ
ン、Ｖ_digiはデジタル出力値の電圧レベル、Ｇ_cmpはコ
ンパレータ１のゲインである。

【００１７】（３）式より、プリアンプ３のオフセット
がコンパレータ１の全オフセット総量の大部分を占める
ことがわかる。

【００１８】上述したＩＮＬおよびＤＮＬの定義によれ
ば、Ａ／Ｄ変換器の非線形性とコンパレータ１のオフセ
ットとの間には、以下の（４）式および（５）式の関係
が成り立つ。

【００１９】ＩＮＬ＝ｍａｘ（Ｖ_off,in） …（４） ＤＮＬ＝ｍａｘ（Ｖ_off,in−Ｖ'_off,in） …（５） （４）式より、ＩＮＬは、入力参照オフセットの最大値
である。また、（５）式より、ＤＮＬは、隣接するコン
パレータ１の入力参照オフセットの最大差分である。

【００２０】

【発明が解決しようとする課題】プリアンプ３のオフセ
ットを低減するための方策として、以下のが提案さ
れている(Kevin Kattmann and Jeff Barrow, "A Techni
que for reducing Differential Non-Linearity Errors
in Flash A/D converters" ISSCC Digest of Techinic
al Papers, pp.170-171, Feb., 1991、かつ、Klaas Bul
t, Aaron Buchwald and Joe Laskowki, "A 170mW 10b 5
0M sample/s CMOS ADC in 1mm²", ISSCC Digest of Tec
hnical Papers, pp136-137, Feb., 1997)。

【００２１】異なる２つのプリアンプ３同士のオフセ
ット誤差は、素子サイズに依存するため、素子サイズを
最適化することによりオフセットを減らすことができ
る。一般的な傾向として、素子サイズが大きいほど、オ
フセットは小さくなる。したがって、素子サイズを最適
化することで、コンパレータ１の性能は設計通りにな
る。

【００２２】しかしながら、最適化しようとして素子サ
イズを大きくすると、フラッシュＡＤＣの入力ポート部
分の素子形成面積が大きくなり、フラッシュＡＤＣの前
段に接続されるバッファリング・ドライバの負荷駆動力
を増強する必要が生じ、消費電力の増加や回路規模の増
大を招いてしまう。

【００２３】コンパレータ１内のプリアンプ３の出力
端子同士を、図９に示すように抵抗ネットワーク２１を
介して互いに接続することにより、個々のプリアンプ３
の出力電圧を平均化してオフセットを減らすことができ
る。抵抗ネットワーク２１により、プリアンプ３のオフ
セットが平均化されてＩＮＬが改善される。また、隣接
するコンパレータ１同士の相関度が高くなるため、ＤＮ
Ｌも改善される。

【００２４】しかしながら、図９の回路の場合、抵抗ネ
ットワーク２１を新たに設けなければならず、コスト高
になる。また、抵抗ネットワーク２１を構成する各抵抗
をパターンにより形成すると、フラッシュＡＤＣ全体の
形成面積が大きくなり、小型化が困難になる。さらに、
抵抗ネットワーク２１には常に電流が流れるため、フラ
ッシュＡＤＣの消費電力が増える。また、抵抗ネットワ
ーク２１を接続することにより、プリアンプ３の出力レ
ベルが下がるため、プリアンプ３の前段のドライバの負
荷駆動力を増強しなければならなくなる。

【００２５】このように、高速度が要求される分野で
は、広帯域の回路でプリアンプ３を構成する必要がある
が、高ゲインのアンプを要求する従来の自動ゼロ技術だ
けでは、消費電力や回路規模が増大するおそれがあり、
コストアップが避けられない。

【００２６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力や回路規模を増大す
ることなく、コンパレータのオフセットを低減すること
ができるＡ／Ｄ変換器を提供することにある。

【００２７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、それぞれ異なる電圧レベル
の基準電圧が設定され、該基準電圧とアナログ入力電圧
とを比較して両電圧の差電圧に応じた信号を出力する複
数の比較器と、これら比較器の出力に基づいて、前記ア
ナログ入力電圧に対応するデジタル信号を生成するデジ
タル信号生成器と、を備えたＡ／Ｄ変換器において、前
記複数の比較器のそれぞれは、自己の基準電圧とアナロ
グ入力電圧との差電圧に応じた第１の信号を出力する第
１の比較信号出力部と、自己の前記第１の比較信号出力
部から出力された前記第１の信号と、自己の基準電圧に
近接した基準電圧が設定された他の前記比較器内の前記
第１の比較信号出力部から出力された前記第１の信号と
の間で平均化処理を行った結果に基づいて、自己の基準
電圧とアナログ入力電圧との差電圧に応じた第２の信号
を出力する第２の比較信号出力部と、を備え、前記第２
の比較信号出力部は、インピーダンス素子を用いること
なく、前記平均化処理を行い、前記デジタル信号生成器
は、前記第２の信号に基づいて前記アナログ入力電圧に
対応するデジタル信号を生成する。

【００２８】請求項１の発明では、複数の第１の比較信
号出力部の出力を、インピーダンス素子を用いることな
く平均化し、その結果に基づいてＡ／Ｄ変換を行う。平
均化を行うことで、第１の比較信号出力部それぞれのオ
フセットを相殺でき、Ａ／Ｄ変換の精度が向上する。

【００２９】請求項２の発明では、複数の第１の比較信
号出力部から出力された第１の信号を同じ比率で平均化
するか、あるいは、異なる比率で重み付けして平均化す
る。

【００３０】請求項３の発明では、自己を中心としてそ
の前後の第１の差動信号出力部から出力された差動信号
に基づいて平均化処理を行うため、回路構成を複雑にす
ることなく、オフセット誤差をなくすことができる。

【００３１】請求項４の発明では、差動トランジスタ対
に流れる電流により平均化処理を行うため、回路構成を
簡略化することができる。

【００３２】請求項５の発明では、最大基準電圧と最小
基準電圧に対応する各第２の比較信号出力部でも、他の
第２の比較信号出力部と同様に平均化処理を行えるよう
に、第１および第２のダミー信号出力回路を設ける。

【００３３】請求項６の発明では、第１および第２のダ
ミー信号出力回路に設定される基準電圧を、他の第１の
比較信号出力部に設定される基準電圧を用いて生成す
る。

【００３４】

【発明の実施の形態】以下、本発明に係るＡ／Ｄ変換器
について、図面を参照しながら具体的に説明する。

【００３５】図１は本発明に係るＡ／Ｄ変換器の一実施
形態の概略構成を示すブロック図、図２は図１の特性を
示す図である。図１はフラッシュＡＤＣ(Flash Analog
Digital Converter)の構成を示している。図１のフラッ
シュＡＤＣは、アナログ入力電圧Ｖ_inを基準電圧と比較
する複数のコンパレータ（比較器）１と、各コンパレー
タ１の出力に基づいてアナログ入力電圧Ｖ_inに応じたデ
ジタル信号を生成するデジタル・デコーダ（デジタル信
号生成器）２とを備えている。

【００３６】コンパレータ１は、プリアンプ（第１の比
較信号出力部）３と、プリアンプ３の後段に接続された
多入力差動増幅部（第２の比較信号出力部）４ａとを有
する。本実施形態は、多入力差動増幅部４ａを設けた点
に特徴がある。

【００３７】プリアンプ３は、アナログ入力電圧Ｖ_inと
基準電圧との差電圧に応じた差動信号を出力する。多入
力差動増幅部４ａは、隣接する複数のプリアンプ３（図
１では隣接する３つのプリアンプ３）から出力された差
動信号を重み付けした結果に基づいて、最終的な差動信
号を出力する。デジタル・デコーダ２は、多入力差動増
幅部４ａから出力された差動信号に基づいてデジタル信
号を生成する。

【００３８】アナログ入力電圧Ｖ_inがプリアンプ３の線
形動作範囲内の電圧レベルであれば、多入力差動増幅部
４ａには、隣接する複数のプリアンプ３の出力電圧を平
均化した電圧に応じた電流が流れる。また、アナログ入
力電圧Ｖ_inがプリアンプ３の線形動作範囲外の電圧レベ
ルであれば、図２に示すように、多入力差動増幅部４ａ
を流れる電流はクリップされる。

【００３９】なお、多入力差動増幅部４ａで複数のプリ
アンプ３の出力電圧を平均化する手法として、複数のプ
リアンプ３の出力電圧の単純な平均を取る手法の他に、
各プリアンプ３の出力電圧を重み付けして平均化する手
法がある。本明細書では、これら両方を併せて平均化と
呼ぶ。

【００４０】図１の場合、多入力差動増幅部４ａにそれ
ぞれ３つのプリアンプ３を接続しているため、図１のｉ
番目のプリアンプ３のオフセット電圧は、３^1/2倍に減
少する。一般に、多入力差動増幅部４ａにＮ個のプリア
ンプ３を接続して平均化処理を行うと、プリアンプ３の
オフセット（とＩＮＬ）は、Ｎ^1/2倍に減少する。

【００４１】また、多入力差動増幅部４ａを設けて平均
化処理を行うことにより、２つのプリアンプ３の出力電
圧の相関度が高くなり、ＤＮＬが改善される。

【００４２】図１のように、プリアンプ３の出力電圧を
平均化した場合のｉ番目と(i-1)番目のコンパレータ１
の出力電圧Ｖ_i,avg，Ｖ_i-1,avgは、それぞれ（６）式お
よび（７）式で表される。

【００４３】 Ｖ_i,avg＝（Ｖ_i-1＋Ｖ_i＋Ｖ_i+1）／３ …（６） Ｖ_i-1,avg＝（Ｖ_i-2＋Ｖ_i-1＋Ｖ_i）／３ …（７） （６）式および（７）式に示す平均化電圧Ｖ_i,avg，Ｖ
_i-1,avgの差電圧δＶは、（８）式のようになる。

【００４４】 δＶ＝Ｖ_i,avg−Ｖ_i-1,avg＝（Ｖ_i+1−Ｖ_i-2）／３ …（８） 一方、プリアンプ３の出力電圧を平均化しない場合のｉ
番目と(i-1)番目のコンパレータ１の出力電圧Ｖ_i,avg，
Ｖ_i-1,avgの差電圧δＶは、（９）式のようになる。

【００４５】 δＶ'＝Ｖ_i,avg−Ｖ_i-1,avg＝Ｖ_i−Ｖ_i-1 …（９） （８）式と（９）式を比較すると、プリアンプ３の出力
電圧を平均化することにより、ＤＮＬが３倍も改善され
ることがわかる。

【００４６】図１では隣接する３つのプリアンプ３の出
力電圧を平均化する例を説明したが、平均化するプリア
ンプ３の数は３つに限定されない。例えば、Ｎ個のプリ
アンプ３の出力電圧を平均化すると、ＤＮＬはＮ倍改善
される。

【００４７】図９に示した従来例のように、プリアンプ
３の出力端子間に抵抗ネットワーク２１を接続して出力
電圧を平均化しても、プリアンプ３のオフセットを減ら
すことができるが、抵抗ネットワーク２１を追加すると
コストアップと消費電力の増加を招く。一方、本実施形
態の場合、図９の二入力差動増幅部を図１の多入力差動
増幅部４ａに置き換えるだけでプリアンプ３の出力電圧
を平均化できるため、抵抗２１が不要であり、消費電力
や回路規模の増大を抑制できる。

【００４８】図３（ａ）は図８や図９の二入力差動増幅
部４の典型的な回路図である。同図に示すように、二入
力差動増幅部４は、差動トランジスタ対１１と、定電流
源１２と、負荷回路１３とを有する。プリアンプ３から
出力された差動出力電圧は、差動トランジスタ対１１の
ゲート端子に入力される。差動トランジスタ対１１のド
レイン−ソース端子間には、プリアンプ３からの差動出
力電圧に応じた電流が流れる。

【００４９】一方、図３（ｂ）は図１の多入力差動増幅
部４ａの詳細構成を示す回路図である。同図に示すよう
に、多入力差動増幅部４ａの内部には、各プリアンプ３
に対応して、複数の差動トランジスタ対１１と定電流源
１２とが設けられている。各差動トランジスタ対１１の
ドレイン端子を互いに接続することにより、平均化処理
が行われる。

【００５０】図３（ｂ）の各差動トランジスタ対１１の
素子サイズを図３（ａ）の差動トランジスタ対１１の素
子サイズの１／Ｎにすれば、二入力差動増幅部４とほぼ
同一の回路規模で多入力差動増幅部４ａを形成でき、か
つ、多入力差動増幅部４ａに流れる電流量を二入力差動
増幅部４とほぼ同じにすることができ、オフセットも略
等しくなる。

【００５１】また、図３（ｂ）の各定電流源１２に流れ
る電流を調整することにより、多入力差動増幅部４ａに
入力される各プリアンプ３の出力電圧を重み付けして平
均化処理を行うことができる。

【００５２】次に、図１に示すＡ／Ｄ変換器の動作を説
明する。各コンパレータ１内のプリアンプ３にはそれぞ
れ異なる基準電圧が設定され、各プリアンプ３は、基準
電圧とアナログ入力電圧Ｖ_inとの差電圧に応じた差動電
圧を出力する。

【００５３】ｉ番目の多入力差動増幅部４ａには、(i-
1)番目、ｉ番目、および(i+1)番目の各プリアンプ３の
差動出力電圧がそれぞれ入力される。アナログ入力電圧
Ｖ_inがｉ番目のプリアンプ３の基準電圧に近い電圧であ
れば、(i-1)番目と(i+1)番目のプリアンプ３は線形に動
作する。この場合のｉ番目のコンパレータ１の差動出力
電流Ｉ_i,cmpは（１０）式で表される。

【００５４】 Ｉ_i,cmp＝Ｇ_i-1×（Ｖ_in−Ｖ_i-1,ref）×ｇｍ_i,i-1 ＋Ｇ_i×（Ｖ_in−Ｖ_i,ref）×ｇｍ_i,i ＋Ｇ_i+1×（Ｖ_in−Ｖ_i+1,ref）×ｇｍ_i,i+1 …（１０） 図７や図８のように平均化しない場合の二入力差動増幅
部４の出力電流は（１１）式で表される。

【００５５】 Ｉ'_i,cmp＝Ｇ_i×（Ｖ_in−Ｖ_i,ref）×ｇｍ'_i,i …（１１） （１０）式および（１１）式において、Ｇiはｉ番目の
プリアンプ３の電圧ゲイン、Ｖ_inはアナログ入力電圧Ｖ
_in、Ｖ_i,refはｉ番目のプリアンプ３に接続された基準
電圧、ｇｍ_iは図３（ａ）に示す個々の差動トランジス
タ対１１のトランスコンダクタンス、ｇｍ'_i,iは図３
（ａ）に示す差動トランジスタ対１１のトランスコンダ
クタンスである。

【００５６】各素子の特性が完全にマッチングしてい
て、プリアンプ３が線形動作するような理想的なケース
の場合、以下の（１２）〜（１４）式が成り立つ。

【００５７】 Ｇ_i-1＝Ｇ_i＝Ｇ_i+1 …（１２） [(Ｖ_in−Ｖ_i-1,ref)−(Ｖ_in−Ｖ_i,ref)] ＝[(Ｖ_in−Ｖ_i,ref)−(Ｖ_in−Ｖ_i+1,ref)] …（１３） ｇｍ_i,i-1＝ｇｍ_i,i＝ｇｍ_i,i+1＝３×ｇｍ'_i,i …（１４） （１０）〜（１４）式より、（１５）式の関係が得られ
る。

【００５８】Ｉ_i,cmp＝Ｉ'_i,cmp …（１５） すなわち、図１の多入力差動増幅部４ａに流れる電流
と、図８の二入力差動増幅部４に流れる電流とは等しく
なる。

【００５９】一方、各素子にマッチングミスがある場合
について検討する。図８のようにプリアンプ３の差動出
力電圧を平均化しない場合には、各プリアンプ３のオフ
セットは、ガウス分布をもつ独立ランダム分散として取
り扱うことができる。ｉ番目のプリアンプ３の出力電圧
をＶ_oi＝Ｇ_i×（Ｖ_in−Ｖ_i,ref）とし、その分散をσ ²
_voiとすると、（１１）式より、Ｉ'_i,cmpの分散σ²
_i',cmpは（１６）式のようになる。

【００６０】 σ² _i',cmp＝（σ² _voi＋Ｖ² _oi）×（σ² _gm'i,i＋ｇｍ'² _i,i） −Ｖ² _oi×ｇｍ'² _i,i …（１６） （１６）式において、σ² _gm'i,iはgm'_i,iの分散であ
る。図１と（１４）式から、トランスコンダクタンスｇ
ｍ'_i,iは、ｇｍ_i,i-1、ｇｍ_i,i、およびｇｍ_{i,i+ 1}の線
形結合である。したがって、（１６）式は（１７）式の
ようになる。

【００６１】 σ² _i',cmp＝（σ² _voi＋Ｖ² _oi）×[(σ² _gmi,i-1＋σ² _gmi,i＋σ² _gmi,i+1) ＋３²ｇｍ² _i,i]−Ｖ² _oi×３²ｇｍ² _i,i …（１７ ） 図１の各プリアンプ３のトランスコンダクタンスの分散
を、σ² _gmi,i-1＝σ² _{g mi,i}＝σ² _gmi,i+1と仮定すると、
（１７）式は（１８）式のようになる。

【００６２】 σ² _i',cmp＝９×(σ² _voi×ｇｍ² _i,i)＋３×(σ² _gmi,i×Ｖ² _oi） ＋３×(σ² _voi×σ² _gmi,i) …（１８） (i-1)番目、ｉ番目および(i+1)番目のプリアンプ３の出
力電圧をそれぞれ、（１９）〜（２１）式のように仮定
すると、（２２）式が得られる。

【００６３】 Ｇ_i-1×（Ｖ_in−Ｖ_i-1,ref）＝Ｖ_oi-1 …（１９） Ｇ_i×（Ｖ_in−Ｖ_i,ref）＝Ｖ_oi …（２０） Ｇ_i+1×（Ｖ_in−Ｖ_i+1,ref）＝Ｖ_oi+1 …（２１） σ² _i,cmp＝(σ² _voi-1＋Ｖ² _oi-1)×(σ² _gmi,i-1＋ｇｍ² _i,i-1) −Ｖ² _oi-1×ｇｍ² _i,i-1 ＋(σ² _voi＋Ｖ² _oi)×(σ² _gmi,i＋ｇｍ² _i,i)−Ｖ² _oi×ｇｍ² _i,i ＋(σ² _voi+1＋Ｖ² _oi+1)×(σ² _gmi,i-1＋ｇｍ² _i,i+1) −Ｖ² _oi+1×ｇｍ² _i,i+1 …（２２） （１３）式より、（２３）式および（２４）式が成り立
つ。

【００６４】 （Ｖ_oi+1−Ｖ_oi）＝（Ｖ_oi−Ｖ_oi-1）＝σ …（２３） σ² _voi-1＝σ² _voi＝σ² _voi+1 …（２４） （２３）式および（２４）式より、（２２）式は（２
５）式のようになる。

【００６５】 σ² _i,cmp＝３×(σ² _voi×ｇｍ² _i,i)＋３×(σ² _gmi,i×Ｖ² _oi) ＋３×(σ² _voi×σ² _gmi,i1)＋２×(σ² _gmi,i×δ²) …（２５） （１８）式と（２５）式の右辺第１項を比較すると、プ
リアンプ３のばらつきを示す分散、すなわち標準偏差σ
_voiは、３分の１になる。また、プリアンプ３のオフセ
ットは３^1/2倍になる。

【００６６】一方、（１８）式と（２５）式の右辺第２
項および第３項に示すコンパレータ１に依存するトラン
スコンダクタンスのばらつきは、（１８）式と（２５）
式の双方で同じである。このことは、（２５）式におい
て、プリアンプ３のオフセットが平均化されたことを示
している。

【００６７】（２５）式の右辺第４項は、平均化後の付
加的なエラーである。このエラーは、１ＬＳＢの幅とプ
リアンプ３のゲインに依存する。（２５）式の第１項と
第４項を比較すると、δはσ_voiに近く、σ_gmi,iはｇｍ
_i,iのおよそ数％である。このことは、付加的なエラー
は、本実施形態においてはそれほど重要ではないことを
示している。

【００６８】このように、図３（ｂ）と同構成の多入力
差動増幅部４ａにＮ個のプリアンプ３を接続すると、各
プリアンプ３のオフセットを１／Ｎ^1/2倍に減らすこと
ができる。

【００６９】ＤＮＬは、隣接した２つの変化量における
偏差である。平均化前後の回路の差電流を比較すること
により、平均化処理により、ＤＮＬがどの程度改善され
たかを把握することができる。

【００７０】まず、図８に示すように平均化しないＡ／
Ｄ変換器について検討する。（１１）式より、ｉ番目の
コンパレータ１の出力電流Ｉ'_i,cmpは、（２６）式のよ
うになる。

【００７１】 Ｉ'_i,cmp＝Ｇ_i×（Ｖ_in−Ｖ_i,ref）×ｇｍ'_i,i ＝Ｖ_oi×ｇｍ'_i,i …（２６） 同様に、i+1番目のコンパレータ１の出力電流Ｉ'
_i+1,cmpは、（２７）式のようになる。

【００７２】 Ｉ'_i+1,cmp＝Ｇ_i+1×（Ｖ_in−Ｖ_i+1,ref）×ｇｍ'_i,i ＝Ｖ_oi×ｇｍ'_i+1,i+1 …（２７） また、差電流δＩ'は、（２８）式のようになる。

【００７３】 δＩ'＝Ｖ_oi+1×ｇｍ'_i+1,i+1−Ｖ_oi×ｇｍ'_i,i ＝３×ｇｍ_i,i×（Ｖ_oi+1−Ｖ_oi） …（２８） また、分散σ²δ_i'は、（２９）式のようになる。

【００７４】 σ²δ_i'＝(３×σ² _gmi,i＋３²×ｇm² _i,i) ×[(２×σ² _voi)＋σ²]−３²×ｇｍ² _i,i×σ² ＝１８×ｇｍ² _i,i×σ² _voi＋６×σ² _gmi,i×σ² _voi ＋３×σ² _gmi,i×δ² …（２９） 同様に、図８の場合、（１０）式より、ｉ番目と(i+1)
番目のコンパレータ１の出力はそれぞれ、（３０）式お
よび（３１）式のようになる。

【００７５】 Ｉ_i,cmp＝Ｖ_oi-1×ｇｍ_i,i-1＋Ｖ_oi×ｇｍ_i,i ＋Ｖ_oi+1×ｇｍ_i,i+1 …（３０） Ｉ_i+1,cmp＝Ｖ_oi×ｇｍ_i+1,i-1＋Ｖ_oi+1×ｇｍ_i+1,i ＋Ｖ_oi+2×ｇｍ_i+2,i+1 …（３１） （３０）式と（３１）式より、差電流δＩは（３２）式
のようになる。

【００７６】 δＩ＝ｇｍ_i,i×（Ｖ_oi-1−Ｖ_oi+2） …（３２） また、差電流δＩの分散は、（３３）式のようになる。

【００７７】 σ²δ_Ｉ＝(σ² _gmi,i＋ｇｍ² _i,i)×[(２×σ² _voi)＋３²×δ²] −ｇｍ² _i,i×３²×δ² ＝２×ｇｍ² _i,i×σ² _voi＋２×σ² _gmi,i×σ² _voi＋９×σ² _gmi,i×δ² …（３３） （２９）式と（３３）式を比較すると、プリアンプ３に
依存する出力のばらつき（右辺第１項）は９分の１に減
少し、第２項は３分の１に減少し、第３項は３倍に増加
する。また、１ＬＳＢの幅とプリアンプ３のゲインに依
存する付加的なエラーが生じる。上述したように、第１
項を比較する限りは、この付加的なエラーは比較的小さ
い。

【００７８】このように、本実施形態のＡ／Ｄ変換器で
は、ＤＮＬを３分の１に減らすことができる。また、隣
接するＮ個のプリアンプ３の差動出力電圧が多入力差動
増幅部４ａに入力される場合には、ＤＮＬをＮ分の１に
減らすことができる。

【００７９】図１のようにＡ／Ｄ変換器を構成すると、
最も電圧値の高い基準電圧（最大基準電圧）に対応する
多入力差動増幅部４ａと、最も電圧値の低い基準電圧
（最小基準電圧）に対応する多入力差動増幅部４ａに
は、図４に示すようにダミーのプリアンプ３ａ，３ｂ
（第１および第２のダミー信号出力部）が接続される。

【００８０】図５（ａ）および図５（ｂ）はそれぞれ、
図４に示すダミーのプリアンプ３ａ，３ｂの詳細構成を
示す回路図である。図４に示すプリアンプ３ｂの出力電
圧Ｖoは、（３４）式で表される。

【００８１】 Ｖo＝−Ｒ_L×ｇｍ×（Ｖ_in−Ｖ_0,ref） …（３４） （３４）式において、ｇｍはソース端子が互いに接続さ
れた差動トランジスタ対１１のトランスコンダクタンス
である。また、基準電圧Ｖ_2,ref、Ｖ_1,ref、Ｖ _0,refの
間には（３５）式の関係が成り立つ。

【００８２】 Ｖ_2,ref−Ｖ_1,ref＝Ｖ_1,ref−Ｖ_0,ref＝１ＬＳＢ …（３５） したがって、（３４）式中の（Ｖ_in−Ｖ_0,ref）は、
（３６）式で表される。

【００８３】 Ｖ_in−Ｖ_0,ref＝Ｖ_in−（２×Ｖ_1,ref−Ｖ_2,ref） ＝（Ｖ_in−Ｖ_1,ref）＋（Ｖ_2,ref−Ｖ_1,ref） …（３６） （３６）式を（３４）式に代入することにより、（３
７）式が得られる。

【００８４】 Ｖo＝−Ｒ_L×[ｇｍ×(Ｖ_in−Ｖ_1,ref)＋ｇｍ×(Ｖ_2,ref−Ｖ_1,ref) …（３７ ） （３７）式より、プリアンプ３は図４のような回路で実
現可能である。

【００８５】このように、アナログ入力電圧Ｖ_inの電圧
範囲内の基準電圧のみを用いてダミーのプリアンプ３を
構成することができる。すなわち、アナログ入力電圧Ｖ
_inの電圧範囲外の基準電圧Ｖ_0,refを、（３７）式に示
すように、アナログ入力電圧Ｖ_inの電圧範囲内の基準電
圧Ｖ_1,refやＶ_2,refで代用することができる。

【００８６】同様に、ダミーのプリアンプ３ａについて
も、アナログ入力電圧Ｖ_inの電圧範囲該の基準電圧Ｖ
_N+1,refを、アナログ入力電圧Ｖ_inの電圧範囲内の基準
電圧Ｖ_{N ,ref}やＶ_N-1,refで代用することができる。

【００８７】図１では、隣接する３つのプリアンプ３の
出力電圧を用いて平均化処理を行っているが、平均化処
理のために組み合わされるプリアンプ３の個数は、プリ
アンプ３の線形動作範囲や１ＬＳＢの幅に依存し、３個
に限定されない。

【００８８】本実施形態のような平均化処理を行うと、
結果的には図９と同様の効果が得られるが、抵抗が不要
であるため、コストアップになることがなく、消費電力
も少なくて済む。また、抵抗が不要になることで、高周
波動作を妨げる寄生容量による影響も受けにくくなる。
さらに、回路規模の増大も抑制できる。

【００８９】上述した実施形態では、プリアンプ３から
差動信号を出力する例を説明したが、図６に示すよう
に、各プリアンプ４ａから単一の差電圧信号を出力して
もよい。この場合、多入力差動増幅部４ａの差動入力端
子の片側は、アナロググランドに接続すればよい。これ
により、多入力差動増幅部４ａは、図１と同様の平均化
処理を行うことができる。

【００９０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の第１の比較信号出力部の出力を、インピー
ダンス素子を用いることなく平均化した結果に基づいて
Ａ／Ｄ変換を行うため、第１の比較信号出力部それぞれ
のオフセットの影響を相殺でき、高精度にＡ／Ｄ変換を
行うことができる。また、抵抗等のインピーダンス素子
が不要になるため、コストアップにならなくなり、消費
電力を抑制できるとともに、回路規模も削減できる。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換器の一実施形態の概略
構成を示すブロック図。

【図２】図１の特性を示す図。

【図３】（ａ）は図８や図９の二入力差動増幅部４の典
型的な回路図、（ｂ）は図１の多入力差動増幅部４ａの
詳細構成を示す回路図。

【図４】ダミーのプリアンプを有するフラッシュＡＤＣ
のブロック図。

【図５】（ａ）は図４のプリアンプ３ａの詳細構成を示
す回路図、（ｂ）はプリアンプ３ｂの詳細構成を示す回
路図。

【図６】各プリアンプから単一の差電圧信号を出力する
ＡＤＣのブロック図。

【図７】従来のフラッシュＡＤＣの基本構成を示すブロ
ック図。

【図８】プリアンプを有するフラッシュＡＤＣの概略構
成を示すブロック図。

【図９】プリアンプの出力段に抵抗を接続してオフセッ
ト低減を図った従来のブロック図。

【符号の説明】

１ コンパレータ ２ デジタルデコーダ ３ プリアンプ ４ 二入力差動増幅部 ４ａ 多入力差動増幅部

───────────────────────────────────────────────────── フロントページの続き (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (72)発明者 余 仲 哲 シンガポール国シンガポール、アレクサン ドラ、ロード、438ビー、アレクサンドラ、 テクノパーク、06−08／12 トーシバ、エ レクトロニクス、アジア、（シンガポー ル）、プライベート、リミテッド内 (72)発明者 濱 西 直 之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝 マイクロエレクトロニクスセ ンター Ｆターム(参考） 5J022 BA04 BA06 CA01 CB02 CD03 CF01 CF02 CF04 CF07 CG01

Claims (7)

【特許請求の範囲】
1. 【請求項１】それぞれ異なる電圧レベルの基準電圧が設
   定され、該基準電圧とアナログ入力電圧とを比較して両
   電圧の差電圧に応じた信号を出力する複数の比較器と、 これら比較器の出力に基づいて、前記アナログ入力電圧
   に対応するデジタル信号を生成するデジタル信号生成器
   と、を備えたＡ／Ｄ変換器において、 前記複数の比較器のそれぞれは、 自己の基準電圧とアナログ入力電圧との差電圧に応じた
   第１の信号を出力する第１の比較信号出力部と、 自己の前記第１の比較信号出力部から出力された前記第
   １の信号と、自己の基準電圧に近接した基準電圧が設定
   された他の前記比較器内の前記第１の比較信号出力部か
   ら出力された前記第１の信号との間で平均化処理を行っ
   た結果に基づいて、自己の基準電圧とアナログ入力電圧
   との差電圧に応じた第２の信号を出力する第２の比較信
   号出力部と、を備え、 前記第２の比較信号出力部は、インピーダンス素子を用
   いることなく、前記平均化処理を行い、 前記デジタル信号生成器は、前記第２の信号に基づいて
   前記アナログ入力電圧に対応するデジタル信号を生成す
   ることを特徴とするＡ／Ｄ変換器。
2. 【請求項２】前記第１の比較信号出力部は、自己の基準
   電圧とアナログ入力電圧との差電圧に応じた差動信号を
   前記第１の信号として出力し、 前記第２の比較信号出力部は、自己の前記第１の比較信
   号出力部から出力された前記第１の信号と、自己の基準
   電圧に近接した基準電圧が設定された前記第１の比較信
   号出力部から出力された前記第１の信号とを、同じ比率
   あるいは異なる比率で重み付けして前記平均化処理を行
   うことを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 【請求項３】前記第２の比較信号出力部は、自己の基準
   電圧よりも一段階電圧が高い基準電圧が設定された他の
   前記比較器内の前記第１の差動信号出力部から出力され
   た差動信号と、自己の基準電圧よりも一段階電圧が低い
   基準電圧が設定された他の前記比較器内の前記第１の差
   動信号出力部から出力された差動信号とに基づいて、前
   記平均化処理を行うことを特徴とする請求項２に記載の
   Ａ／Ｄ変換器。
4. 【請求項４】前記第２の比較信号出力部のそれぞれは、 自己に入力される前記第１の差動信号出力部のそれぞれ
   に対応して設けられる複数の差動トランジスタ対と、 各差動トランジスタ対の第１の出力端子に共通に接続さ
   れる負荷回路と、 各差動トランジスタ対のそれぞれごとに設けられ、各差
   動トランジスタ対の第２の出力端子に接続される定電流
   源と、を有し、 各差動トランジスタ対のゲート（ベース）端子には、対
   応する前記第１の差動信号出力部から出力された前記第
   １の信号が入力されることを特徴とする請求項２または
   ３に記載のＡ／Ｄ変換器。
5. 【請求項５】最も電圧レベルの高い最大基準電圧よりも
   さらに高い電圧とアナログ入力電圧とを比較した結果を
   出力する第１のダミー信号出力回路と、 最も電圧レベルの低い最小基準電圧よりもさらに低い電
   圧とアナログ入力電圧とを比較した結果を出力する第２
   のダミー信号出力回路と、を備え、 前記第１のダミー信号出力回路の出力端子は、前記最大
   基準電圧に対応する前記第２の比較信号出力部の入力端
   子に接続され、 前記第２のダミー信号出力回路の出力端子は、前記最小
   基準電圧に対応する前記第２の比較信号出力部の入力端
   子に接続されることを特徴とする請求項１及至４のいず
   れかに記載のＡ／Ｄ変換器。
6. 【請求項６】前記第１のダミー信号出力回路は、 第１および第２の差動トランジスタ対と、 前記第１および第２の差動トランジスタ対の第１の出力
   端子に共通に接続される負荷回路と、 前記第１の差動トランジスタ対の第２の出力端子に接続
   される第１の定電流源と、 前記第２の差動トランジスタ対の第２の出力端子に接続
   される第２の定電流源と、を有し、 前記第１の差動トランジスタ対の一方のトランジスタの
   ゲート（ベース）端子にはアナログ入力電圧が印加さ
   れ、他方のトランジスタのゲート（ベース）端子には前
   記最大基準電圧が印加され、 前記第２の差動トランジスタ対の一方のトランジスタの
   ゲート（ベース）端子には前記最大基準電圧が印加さ
   れ、他方のトランジスタのゲート（ベース）端子には前
   記最大基準電圧より一段階電圧が低い基準電圧が印加さ
   れることを特徴とする請求項５に記載のＡ／Ｄ変換器。
7. 【請求項７】前記第２のダミー信号出力回路は、 第３および第４の差動トランジスタ対と、 前記第３および第４の差動トランジスタ対の第１の出力
   端子に共通に接続される負荷回路と、 前記第３の差動トランジスタ対の第２の出力端子に接続
   される第３の定電流源と、 前記第４の差動トランジスタ対の第２の出力端子に接続
   される第４の定電流源と、を有し、 前記第３の差動トランジスタ対の一方のトランジスタの
   ゲート（ベース）端子にはアナログ入力電圧が印加さ
   れ、他方のトランジスタのゲート（ベース）端子には前
   記最小基準電圧が印加され、 前記第４の差動トランジスタ対の一方のトランジスタの
   ゲート（ベース）端子には前記最小基準電圧が印加さ
   れ、他方のトランジスタのゲート（ベース）端子には前
   記最小基準電圧より一段階電圧が高い基準電圧が印加さ
   れることを特徴とする請求項５または６に記載のＡ／Ｄ
   変換器。