JP3821615B2 - A/d変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、それぞれ異なる電圧レベルの基準電圧が設定された複数のコンパレータのそれぞれにて、基準電圧とアナログ入力電圧とを比較し、その比較結果に基づいて、アナログ入力電圧をデジタル信号に変換するフラッシュ型のA/D(analog-to-digital)変換器に関する。
【0002】
【従来の技術】
フラッシュ型のA/D変換器(以下、フラッシュADCと呼ぶ)は、高速にA/D変換を行えるため、高速性が要求される分野で幅広く利用されている。
【0003】
図7は従来のフラッシュADCの基本構成を示すブロック図である。同図に示すように、従来のフラッシュADCは、複数の高速コンパレータ1と、これらコンパレータ1の出力に基づいてデジタル出力値を生成するデジタル・デコーダ2とを備えている。複数のコンパレータ1は互いに並列に接続され、各コンパレータ1には、それぞれ異なる電圧レベルの基準電圧が設定されている。
【0004】
各コンパレータ1は、アナログ入力電圧Vinと基準電圧Vrefとを比較し、両電圧の差電圧をデジタル出力値レベルにまで増幅して出力する。デジタル・デコーダ2は、各コンパレータ1の出力に基づいて、アナログ入力電圧Vinに応じたデジタル出力値を出力する。
【0005】
A/D変換器は、ある電圧範囲内のアナログ入力電圧Vinを同一のデジタル出力値に割り当てる。デジタル出力値のビット数が増えるほど、各デジタル出力値に対応するアナログ入力電圧Vinの電圧幅(ステップ幅)は小さくなり、アナログ入力電圧Vinの変化をより忠実に再現することができる。
【0006】
理想的には、個々のステップ幅にばらつきがないのが望ましい。すなわち、均一な階段特性(線形特性)を備えるA/D変換器が理想的である。
【0007】
A/D変換器の分解能は通常、デジタル出力値のビット数で表される。nビットの分解能をもつA/D変換器の場合、2n種類のデジタル値を有する。nビットのユニポート型線形ADCの先頭ステップ幅(最大電圧に対応するステップ幅)と最終ステップ幅(最小電圧に対応するステップ幅)は、他のステップ幅の半分の幅を有する。このタイプのA/D変換器のアナログ入力変化電圧Vi,tranは、以下の(1)式で表される。
【0008】
【数1】
(1)式において、LSBはステップ幅を表し、1LSBは(2)式で表される。
【0009】
1LSB=FSR/(2n−1) …(2)
(2)式において、FSRは、A/D変換器のフル入力電圧幅である。
【0010】
実際のA/D変換器は非線形エラーを有するため、理想的なA/D変換特性をもつA/D変換器を実現するのは困難である。非線形エラーには、INL(積分誤差:Integral Non-Linear)エラーとDNL(微分誤差:Differential Non-Linear)がある。これらINLとDNLにより、実際のA/D変換器が理想的なものと比べてどの程度の誤差を含むのかを知ることができる。INLはアナログ入力変化点の誤差の積算値、すなわち、理論値と実測値の差の積算値であり、DNLは1LSBのステップ幅の誤差である。
【0011】
nビットのフラッシュADCは、少なくとも2n−1個のコンパレータ1を必要とする。各コンパレータ1の非理想特性(例えば、オフセット)により、ADCの出力に誤差が生じる。
【0012】
図7のコンパレータ1を実際に実装する場合は、多段のカスケード接続された増幅器やラッチド・コンパレータ1が用いられる。ラッチド・コンパレータ1は通常、比較的大きなオフセットを有する。このオフセットにより、各コンパレータ1にマッチングミスが起きたり、コンパレータ1のクロック動作やラッチ動作に異常が生じる。
【0013】
このようなコンパレータ1のオフセットを低減するために、所定のゲインを与えるプリアンプを有するフラッシュADCが広く用いられている。
【0014】
図8はプリアンプを有するフラッシュADCの概略構成を示すブロック図である。同図のコンパレータ1は、プリアンプ3と、プリアンプ3の後段に接続された差動増幅部4とを有する。プリアンプ3は、ラッチ付きでも、ラッチなしでも、どちらでもよい。同図の各コンパレータ1のオフセット総量は、プリアンプ3のオフセットにほぼ依存する。したがって、高性能のコンパレータ1を作製するには、プリアンプ3のオフセットを小さくする必要がある。
【0015】
カスケード接続されたプリアンプ3のアナログ入力ポートにおけるオフセット総量は、以下の(3)式で表される。
【0016】
(3)式において、Voff,inは入力参照オフセット、Voff,preはプリアンプ3のオフセット、Voff,cmpはコンパレータ1のオフセット、Gpreはプリアンプ3のゲイン、Vdigiはデジタル出力値の電圧レベル、Gcmpはコンパレータ1のゲインである。
【0017】
(3)式より、プリアンプ3のオフセットがコンパレータ1の全オフセット総量の大部分を占めることがわかる。
【0018】
上述したINLおよびDNLの定義によれば、A/D変換器の非線形性とコンパレータ1のオフセットとの間には、以下の(4)式および(5)式の関係が成り立つ。
【0019】
INL=max(Voff,in) …(4)
DNL=max(Voff,in−V'off,in) …(5)
(4)式より、INLは、入力参照オフセットの最大値である。また、(5)式より、DNLは、隣接するコンパレータ1の入力参照オフセットの最大差分である。
【0020】
【発明が解決しようとする課題】
プリアンプ3のオフセットを低減するための方策として、以下の▲1▼▲2▼が提案されている(Kevin Kattmann and Jeff Barrow, "A Technique for reducing Differential Non-Linearity Errors in Flash A/D converters" ISSCC Digest of Techinical Papers, pp.170-171, Feb., 1991、かつ、Klaas Bult, Aaron Buchwald and Joe Laskowki, "A 170mW 10b 50M sample/s CMOS ADC in 1mm2", ISSCC Digest of Technical Papers, pp136-137, Feb., 1997)。
【0021】
▲1▼異なる2つのプリアンプ3同士のオフセット誤差は、素子サイズに依存するため、素子サイズを最適化することによりオフセットを減らすことができる。一般的な傾向として、素子サイズが大きいほど、オフセットは小さくなる。したがって、素子サイズを最適化することで、コンパレータ1の性能は設計通りになる。
【0022】
しかしながら、最適化しようとして素子サイズを大きくすると、フラッシュADCの入力ポート部分の素子形成面積が大きくなり、フラッシュADCの前段に接続されるバッファリング・ドライバの負荷駆動力を増強する必要が生じ、消費電力の増加や回路規模の増大を招いてしまう。
【0023】
▲2▼コンパレータ1内のプリアンプ3の出力端子同士を、図9に示すように抵抗ネットワーク21を介して互いに接続することにより、個々のプリアンプ3の出力電圧を平均化してオフセットを減らすことができる。抵抗ネットワーク21により、プリアンプ3のオフセットが平均化されてINLが改善される。また、隣接するコンパレータ1同士の相関度が高くなるため、DNLも改善される。
【0024】
しかしながら、図9の回路の場合、抵抗ネットワーク21を新たに設けなければならず、コスト高になる。また、抵抗ネットワーク21を構成する各抵抗をパターンにより形成すると、フラッシュADC全体の形成面積が大きくなり、小型化が困難になる。さらに、抵抗ネットワーク21には常に電流が流れるため、フラッシュADCの消費電力が増える。また、抵抗ネットワーク21を接続することにより、プリアンプ3の出力レベルが下がるため、プリアンプ3の前段のドライバの負荷駆動力を増強しなければならなくなる。
【0025】
このように、高速度が要求される分野では、広帯域の回路でプリアンプ3を構成する必要があるが、高ゲインのアンプを要求する従来の自動ゼロ技術だけでは、消費電力や回路規模が増大するおそれがあり、コストアップが避けられない。
【0026】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力や回路規模を増大することなく、コンパレータのオフセットを低減することができるA/D変換器を提供することにある。
【0027】
【課題を解決するための手段】
本発明の一態様によれば、それぞれ異なる電圧レベルの基準電圧が設定され、該基準電圧とアナログ入力電圧とを比較して両電圧の差電圧に応じた信号を出力する複数の比較器と、これら比較器の出力に基づいて、前記アナログ入力電圧に対応するデジタル信号を生成するデジタル信号生成器と、を備えたA/D変換器において、前記複数の比較器のそれぞれは、自己の基準電圧とアナログ入力電圧との差電圧に応じた第1の信号を出力する第1の比較信号出力部と、自己の前記第1の比較信号出力部から出力された前記第1の信号と、自己の基準電圧に近接した基準電圧が設定された他の前記比較器内の前記第1の比較信号出力部から出力された前記第1の信号との間で平均化処理を行った結果に基づいて、自己の基準電圧とアナログ入力電圧との差電圧に応じた第2の信号を出力する第2の比較信号出力部と、を備え、最も電圧レベルの高い最大基準電圧よりもさらに高い電圧とアナログ入力電圧とを比較した結果を出力する第1のダミー信号出力回路と、最も電圧レベルの低い最小基準電圧よりもさらに低い電圧とアナログ入力電圧とを比較した結果を出力する第2のダミー信号出力回路と、を備え、前記デジタル信号生成器は、前記第2の信号に基づいて前記アナログ入力電圧に対応するデジタル信号を生成し、前記第1のダミー信号出力回路の出力端子は、前記最大基準電圧に対応する前記第2の比較信号出力部の入力端子に接続され、前記第2のダミー信号出力回路の出力端子は、前記最小基準電圧に対応する前記第2の比較信号出力部の入力端子に接続されることを特徴とするA/D変換器が提供される。
【0033】
本発明の一態様では、第1および第2のダミー信号出力回路に設定される基準電圧を、他の第1の比較信号出力部に設定される基準電圧を用いて生成する。
【0034】
【発明の実施の形態】
以下、本発明に係るA/D変換器について、図面を参照しながら具体的に説明する。
【0035】
図1は本発明に係るA/D変換器の一実施形態の概略構成を示すブロック図、図2は図1の特性を示す図である。図1はフラッシュADC(Flash Analog Digital Converter)の構成を示している。図1のフラッシュADCは、アナログ入力電圧Vinを基準電圧と比較する複数のコンパレータ(比較器)1と、各コンパレータ1の出力に基づいてアナログ入力電圧Vinに応じたデジタル信号を生成するデジタル・デコーダ(デジタル信号生成器)2とを備えている。
【0036】
コンパレータ1は、プリアンプ(第1の比較信号出力部)3と、プリアンプ3の後段に接続された多入力差動増幅部(第2の比較信号出力部)4aとを有する。本実施形態は、多入力差動増幅部4aを設けた点に特徴がある。
【0037】
プリアンプ3は、アナログ入力電圧Vinと基準電圧との差電圧に応じた差動信号を出力する。多入力差動増幅部4aは、隣接する複数のプリアンプ3(図1では隣接する3つのプリアンプ3)から出力された差動信号を重み付けした結果に基づいて、最終的な差動信号を出力する。デジタル・デコーダ2は、多入力差動増幅部4aから出力された差動信号に基づいてデジタル信号を生成する。
【0038】
アナログ入力電圧Vinがプリアンプ3の線形動作範囲内の電圧レベルであれば、多入力差動増幅部4aには、隣接する複数のプリアンプ3の出力電圧を平均化した電圧に応じた電流が流れる。また、アナログ入力電圧Vinがプリアンプ3の線形動作範囲外の電圧レベルであれば、図2に示すように、多入力差動増幅部4aを流れる電流はクリップされる。
【0039】
なお、多入力差動増幅部4aで複数のプリアンプ3の出力電圧を平均化する手法として、複数のプリアンプ3の出力電圧の単純な平均を取る手法の他に、各プリアンプ3の出力電圧を重み付けして平均化する手法がある。本明細書では、これら両方を併せて平均化と呼ぶ。
【0040】
図1の場合、多入力差動増幅部4aにそれぞれ3つのプリアンプ3を接続しているため、図1のi番目のプリアンプ3のオフセット電圧は、31/2倍に減少する。一般に、多入力差動増幅部4aにN個のプリアンプ3を接続して平均化処理を行うと、プリアンプ3のオフセット(とINL)は、N1/2倍に減少する。
【0041】
また、多入力差動増幅部4aを設けて平均化処理を行うことにより、2つのプリアンプ3の出力電圧の相関度が高くなり、DNLが改善される。
【0042】
図1のように、プリアンプ3の出力電圧を平均化した場合のi番目と(i-1)番目のコンパレータ1の出力電圧Vi,avg,Vi-1,avgは、それぞれ(6)式および(7)式で表される。
【0043】
Vi,avg=(Vi-1+Vi+Vi+1)/3 …(6)
Vi-1,avg=(Vi-2+Vi-1+Vi)/3 …(7)
(6)式および(7)式に示す平均化電圧Vi,avg,Vi-1,avgの差電圧δVは、(8)式のようになる。
【0044】
δV=Vi,avg−Vi-1,avg=(Vi+1−Vi-2)/3 …(8)
一方、プリアンプ3の出力電圧を平均化しない場合のi番目と(i-1)番目のコンパレータ1の出力電圧Vi,avg,Vi-1,avgの差電圧δVは、(9)式のようになる。
【0045】
δV'=Vi,avg−Vi-1,avg=Vi−Vi-1 …(9)
(8)式と(9)式を比較すると、プリアンプ3の出力電圧を平均化することにより、DNLが3倍も改善されることがわかる。
【0046】
図1では隣接する3つのプリアンプ3の出力電圧を平均化する例を説明したが、平均化するプリアンプ3の数は3つに限定されない。例えば、N個のプリアンプ3の出力電圧を平均化すると、DNLはN倍改善される。
【0047】
図9に示した従来例のように、プリアンプ3の出力端子間に抵抗ネットワーク21を接続して出力電圧を平均化しても、プリアンプ3のオフセットを減らすことができるが、抵抗ネットワーク21を追加するとコストアップと消費電力の増加を招く。一方、本実施形態の場合、図9の二入力差動増幅部を図1の多入力差動増幅部4aに置き換えるだけでプリアンプ3の出力電圧を平均化できるため、抵抗21が不要であり、消費電力や回路規模の増大を抑制できる。
【0048】
図3(a)は図8や図9の二入力差動増幅部4の典型的な回路図である。同図に示すように、二入力差動増幅部4は、差動トランジスタ対11と、定電流源12と、負荷回路13とを有する。プリアンプ3から出力された差動出力電圧は、差動トランジスタ対11のゲート端子に入力される。差動トランジスタ対11のドレイン−ソース端子間には、プリアンプ3からの差動出力電圧に応じた電流が流れる。
【0049】
一方、図3(b)は図1の多入力差動増幅部4aの詳細構成を示す回路図である。同図に示すように、多入力差動増幅部4aの内部には、各プリアンプ3に対応して、複数の差動トランジスタ対11と定電流源12とが設けられている。各差動トランジスタ対11のドレイン端子を互いに接続することにより、平均化処理が行われる。
【0050】
図3(b)の各差動トランジスタ対11の素子サイズを図3(a)の差動トランジスタ対11の素子サイズの1/Nにすれば、二入力差動増幅部4とほぼ同一の回路規模で多入力差動増幅部4aを形成でき、かつ、多入力差動増幅部4aに流れる電流量を二入力差動増幅部4とほぼ同じにすることができ、オフセットも略等しくなる。
【0051】
また、図3(b)の各定電流源12に流れる電流を調整することにより、多入力差動増幅部4aに入力される各プリアンプ3の出力電圧を重み付けして平均化処理を行うことができる。
【0052】
次に、図1に示すA/D変換器の動作を説明する。各コンパレータ1内のプリアンプ3にはそれぞれ異なる基準電圧が設定され、各プリアンプ3は、基準電圧とアナログ入力電圧Vinとの差電圧に応じた差動電圧を出力する。
【0053】
i番目の多入力差動増幅部4aには、(i-1)番目、i番目、および(i+1)番目の各プリアンプ3の差動出力電圧がそれぞれ入力される。アナログ入力電圧Vinがi番目のプリアンプ3の基準電圧に近い電圧であれば、(i-1)番目と(i+1)番目のプリアンプ3は線形に動作する。この場合のi番目のコンパレータ1の差動出力電流Ii,cmpは(10)式で表される。
【0054】
図7や図8のように平均化しない場合の二入力差動増幅部4の出力電流は(11)式で表される。
【0055】
I'i,cmp=Gi×(Vin−Vi,ref)×gm'i,i …(11)
(10)式および(11)式において、Giはi番目のプリアンプ3の電圧ゲイン、Vinはアナログ入力電圧Vin、Vi,refはi番目のプリアンプ3に接続された基準電圧、gmiは図3(a)に示す個々の差動トランジスタ対11のトランスコンダクタンス、gm'i,iは図3(a)に示す差動トランジスタ対11のトランスコンダクタンスである。
【0056】
各素子の特性が完全にマッチングしていて、プリアンプ3が線形動作するような理想的なケースの場合、以下の(12)〜(14)式が成り立つ。
【0057】
Gi-1=Gi=Gi+1 …(12)
[(Vin−Vi-1,ref)−(Vin−Vi,ref)]
=[(Vin−Vi,ref)−(Vin−Vi+1,ref)] …(13)
gmi,i-1=gmi,i=gmi,i+1=3×gm'i,i …(14)
(10)〜(14)式より、(15)式の関係が得られる。
【0058】
Ii,cmp=I'i,cmp …(15)
すなわち、図1の多入力差動増幅部4aに流れる電流と、図8の二入力差動増幅部4に流れる電流とは等しくなる。
【0059】
一方、各素子にマッチングミスがある場合について検討する。図8のようにプリアンプ3の差動出力電圧を平均化しない場合には、各プリアンプ3のオフセットは、ガウス分布をもつ独立ランダム分散として取り扱うことができる。i番目のプリアンプ3の出力電圧をVoi=Gi×(Vin−Vi,ref)とし、その分散をσ2 voiとすると、(11)式より、I'i,cmpの分散σ2 i',cmpは(16)式のようになる。
【0060】
(16)式において、σ2 gm'i,iはgm'i,iの分散である。図1と(14)式から、トランスコンダクタンスgm'i,iは、gmi,i-1、gmi,i、およびgmi,i+1の線形結合である。したがって、(16)式は(17)式のようになる。
【0061】
図1の各プリアンプ3のトランスコンダクタンスの分散を、σ2 gmi,i-1=σ2 gmi,i=σ2 gmi,i+1と仮定すると、(17)式は(18)式のようになる。
【0062】
(i-1)番目、i番目および(i+1)番目のプリアンプ3の出力電圧をそれぞれ、(19)〜(21)式のように仮定すると、(22)式が得られる。
【0063】
Gi-1×(Vin−Vi-1,ref)=Voi-1 …(19)
Gi×(Vin−Vi,ref)=Voi …(20)
Gi+1×(Vin−Vi+1,ref)=Voi+1 …(21)
(13)式より、(23)式および(24)式が成り立つ。
【0064】
(Voi+1−Voi)=(Voi−Voi-1)=σ …(23)
σ2 voi-1=σ2 voi=σ2 voi+1 …(24)
(23)式および(24)式より、(22)式は(25)式のようになる。
【0065】
(18)式と(25)式の右辺第1項を比較すると、プリアンプ3のばらつきを示す分散、すなわち標準偏差σvoiは、3分の1になる。また、プリアンプ3のオフセットは31/2倍になる。
【0066】
一方、(18)式と(25)式の右辺第2項および第3項に示すコンパレータ1に依存するトランスコンダクタンスのばらつきは、(18)式と(25)式の双方で同じである。このことは、(25)式において、プリアンプ3のオフセットが平均化されたことを示している。
【0067】
(25)式の右辺第4項は、平均化後の付加的なエラーである。このエラーは、1LSBの幅とプリアンプ3のゲインに依存する。(25)式の第1項と第4項を比較すると、δはσvoiに近く、σgmi,iはgmi,iのおよそ数%である。このことは、付加的なエラーは、本実施形態においてはそれほど重要ではないことを示している。
【0068】
このように、図3(b)と同構成の多入力差動増幅部4aにN個のプリアンプ3を接続すると、各プリアンプ3のオフセットを1/N1/2倍に減らすことができる。
【0069】
DNLは、隣接した2つの変化量における偏差である。平均化前後の回路の差電流を比較することにより、平均化処理により、DNLがどの程度改善されたかを把握することができる。
【0070】
まず、図8に示すように平均化しないA/D変換器について検討する。(11)式より、i番目のコンパレータ1の出力電流I'i,cmpは、(26)式のようになる。
【0071】
同様に、i+1番目のコンパレータ1の出力電流I'i+1,cmpは、(27)式のようになる。
【0072】
また、差電流δI'は、(28)式のようになる。
【0073】
また、分散σ2δi'は、(29)式のようになる。
【0074】
同様に、図8の場合、(10)式より、i番目と(i+1)番目のコンパレータ1の出力はそれぞれ、(30)式および(31)式のようになる。
【0075】
(30)式と(31)式より、差電流δIは(32)式のようになる。
【0076】
δI=gmi,i×(Voi-1−Voi+2) …(32)
また、差電流δIの分散は、(33)式のようになる。
【0077】
(29)式と(33)式を比較すると、プリアンプ3に依存する出力のばらつき(右辺第1項)は9分の1に減少し、第2項は3分の1に減少し、第3項は3倍に増加する。また、1LSBの幅とプリアンプ3のゲインに依存する付加的なエラーが生じる。上述したように、第1項を比較する限りは、この付加的なエラーは比較的小さい。
【0078】
このように、本実施形態のA/D変換器では、DNLを3分の1に減らすことができる。また、隣接するN個のプリアンプ3の差動出力電圧が多入力差動増幅部4aに入力される場合には、DNLをN分の1に減らすことができる。
【0079】
図1のようにA/D変換器を構成すると、最も電圧値の高い基準電圧(最大基準電圧)に対応する多入力差動増幅部4aと、最も電圧値の低い基準電圧(最小基準電圧)に対応する多入力差動増幅部4aには、図4に示すようにダミーのプリアンプ3a,3b(第1および第2のダミー信号出力部)が接続される。
【0080】
図5(a)および図5(b)はそれぞれ、図4に示すダミーのプリアンプ3a,3bの詳細構成を示す回路図である。図4に示すプリアンプ3bの出力電圧Voは、(34)式で表される。
【0081】
Vo=−RL×gm×(Vin−V0,ref) …(34)
(34)式において、gmはソース端子が互いに接続された差動トランジスタ対11のトランスコンダクタンスである。また、基準電圧V2,ref、V1,ref、V0,refの間には(35)式の関係が成り立つ。
【0082】
V2,ref−V1,ref=V1,ref−V0,ref=1LSB …(35)
したがって、(34)式中の(Vin−V0,ref)は、(36)式で表される。
【0083】
(36)式を(34)式に代入することにより、(37)式が得られる。
【0084】
Vo=−RL×[gm×(Vin−V1,ref)+gm×(V2,ref−V1,ref) …(37)
(37)式より、プリアンプ3は図4のような回路で実現可能である。
【0085】
このように、アナログ入力電圧Vinの電圧範囲内の基準電圧のみを用いてダミーのプリアンプ3を構成することができる。すなわち、アナログ入力電圧Vinの電圧範囲外の基準電圧V0,refを、(37)式に示すように、アナログ入力電圧Vinの電圧範囲内の基準電圧V1,refやV2,refで代用することができる。
【0086】
同様に、ダミーのプリアンプ3aについても、アナログ入力電圧Vinの電圧範囲該の基準電圧VN+1,refを、アナログ入力電圧Vinの電圧範囲内の基準電圧VN,refやVN-1,refで代用することができる。
【0087】
図1では、隣接する3つのプリアンプ3の出力電圧を用いて平均化処理を行っているが、平均化処理のために組み合わされるプリアンプ3の個数は、プリアンプ3の線形動作範囲や1LSBの幅に依存し、3個に限定されない。
【0088】
本実施形態のような平均化処理を行うと、結果的には図9と同様の効果が得られるが、抵抗が不要であるため、コストアップになることがなく、消費電力も少なくて済む。また、抵抗が不要になることで、高周波動作を妨げる寄生容量による影響も受けにくくなる。さらに、回路規模の増大も抑制できる。
【0089】
上述した実施形態では、プリアンプ3から差動信号を出力する例を説明したが、図6に示すように、各プリアンプ4aから単一の差電圧信号を出力してもよい。この場合、多入力差動増幅部4aの差動入力端子の片側は、アナロググランドに接続すればよい。これにより、多入力差動増幅部4aは、図1と同様の平均化処理を行うことができる。
【0090】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数の第1の比較信号出力部の出力を、インピーダンス素子を用いることなく平均化した結果に基づいてA/D変換を行うため、第1の比較信号出力部それぞれのオフセットの影響を相殺でき、高精度にA/D変換を行うことができる。また、抵抗等のインピーダンス素子が不要になるため、コストアップにならなくなり、消費電力を抑制できるとともに、回路規模も削減できる。
【図面の簡単な説明】
【図1】本発明に係るA/D変換器の一実施形態の概略構成を示すブロック図。
【図2】図1の特性を示す図。
【図3】(a)は図8や図9の二入力差動増幅部4の典型的な回路図、(b)は図1の多入力差動増幅部4aの詳細構成を示す回路図。
【図4】ダミーのプリアンプを有するフラッシュADCのブロック図。
【図5】(a)は図4のプリアンプ3aの詳細構成を示す回路図、(b)はプリアンプ3bの詳細構成を示す回路図。
【図6】各プリアンプから単一の差電圧信号を出力するADCのブロック図。
【図7】従来のフラッシュADCの基本構成を示すブロック図。
【図8】プリアンプを有するフラッシュADCの概略構成を示すブロック図。
【図9】プリアンプの出力段に抵抗を接続してオフセット低減を図った従来のブロック図。
【符号の説明】
1 コンパレータ
2 デジタルデコーダ
3 プリアンプ
4 二入力差動増幅部
4a 多入力差動増幅部
Claims (3)
- それぞれ異なる電圧レベルの基準電圧が設定され、該基準電圧とアナログ入力電圧とを比較して両電圧の差電圧に応じた信号を出力する複数の比較器と、
これら比較器の出力に基づいて、前記アナログ入力電圧に対応するデジタル信号を生成するデジタル信号生成器と、を備えたA/D変換器において、
前記複数の比較器のそれぞれは、
自己の基準電圧とアナログ入力電圧との差電圧に応じた第1の信号を出力する第1の比較信号出力部と、
自己の前記第1の比較信号出力部から出力された前記第1の信号と、自己の基準電圧に近接した基準電圧が設定された他の前記比較器内の前記第1の比較信号出力部から出力された前記第1の信号との間で平均化処理を行った結果に基づいて、自己の基準電圧とアナログ入力電圧との差電圧に応じた第2の信号を出力する第2の比較信号出力部と、を備え、
最も電圧レベルの高い最大基準電圧よりもさらに高い電圧とアナログ入力電圧とを比較した結果を出力する第1のダミー信号出力回路と、
最も電圧レベルの低い最小基準電圧よりもさらに低い電圧とアナログ入力電圧とを比較した結果を出力する第2のダミー信号出力回路と、を備え、
前記デジタル信号生成器は、前記第2の信号に基づいて前記アナログ入力電圧に対応するデジタル信号を生成し、
前記第1のダミー信号出力回路の出力端子は、前記最大基準電圧に対応する前記第2の比較信号出力部の入力端子に接続され、
前記第2のダミー信号出力回路の出力端子は、前記最小基準電圧に対応する前記第2の比較信号出力部の入力端子に接続されることを特徴とするA/D変換器。 - 前記第1のダミー信号出力回路は、
第1および第2の差動トランジスタ対と、
前記第1および第2の差動トランジスタ対の第1の出力端子に共通に接続される負荷回路と、
前記第1の差動トランジスタ対の第2の出力端子に接続される第1の定電流源と、
前記第2の差動トランジスタ対の第2の出力端子に接続される第2の定電流源と、を有し、
前記第1の差動トランジスタ対の一方のトランジスタのゲート(ベース)端子にはアナログ入力電圧が印加され、他方のトランジスタのゲート(ベース)端子には前記最大基準電圧が印加され、
前記第2の差動トランジスタ対の一方のトランジスタのゲート(ベース)端子には前記最大基準電圧が印加され、他方のトランジスタのゲート(ベース)端子には前記最大基準電圧より一段階電圧が低い基準電圧が印加されることを特徴とする請求項1に記載のA/D変換器。 - 前記第2のダミー信号出力回路は、
第3および第4の差動トランジスタ対と、
前記第3および第4の差動トランジスタ対の第1の出力端子に共通に接続される負荷回路と、
前記第3の差動トランジスタ対の第2の出力端子に接続される第3の定電流源と、
前記第4の差動トランジスタ対の第2の出力端子に接続される第4の定電流源と、を有し、
前記第3の差動トランジスタ対の一方のトランジスタのゲート(ベース)端子にはアナログ入力電圧が印加され、他方のトランジスタのゲート(ベース)端子には前記最小基準電圧が印加され、
前記第4の差動トランジスタ対の一方のトランジスタのゲート(ベース)端子には前記最小基準電圧が印加され、他方のトランジスタのゲート(ベース)端子には前記最小基準電圧より一段階電圧が高い基準電圧が印加されることを特徴とする請求項1または2に記載のA/D変換器。
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