CN110932725B - 管线化模拟数字转换器 - Google Patents

管线化模拟数字转换器 Download PDF

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Abstract

本发明公开了一种管线化模拟数字转换器，包含一子模拟数字转换器、一乘法数字模拟转换器以及一解码器。该解码器给该乘法数字模拟转换器提供一接地信号。该子模拟数字转换器经由一第一金属走线电连接一接地垫，以及该解码器经由一第二金属走线电连接该接地垫。

Description

管线化模拟数字转换器
技术领域
本发明涉及管线化模拟数字转换器(pipelined ADC，亦作pipeline ADC)。
背景技术
图1为现有的管线化模拟数字转换器100，包含多个串接的运算级110、末端模拟数字转换器120以及数字校正电路130。差分输入信号Vin经过多级的比较、相减及放大等运算，最后由校正电路130对每一运算级110的输出以及末端模拟数字转换器120的输出进行校正后，产生数字码D，数字码D即差分输入信号Vin经模拟数字转换后的结果。管线化模拟数字转换器100的动作原理为本技术领域技术人员所熟知，故不再赘述。
图2为图1的其中一个运算级110的功能方框图。运算级110包含子模拟数字转换器112、解码器114以及乘法数字模拟转换器(multiplying digital-to-analog converter，MDAC)116。子模拟数字转换器112、解码器114以及乘法数字模拟转换器116根据时钟CLK动作。时钟CLK可以由管线化模拟数字转换器100的时钟产生器(图未示)提供。
子模拟数字转换器112包含多个比较器，所述比较器将差分输入信号Vin与多个预设电压VR1至VRn比较，而得到一个数字信号b。比较器的个数及预设电压的个数(即n值)与管线化模拟数字转换器100的位元数有关。解码器114根据数字信号b将参考电压VREF+、参考电压VREF-及/或电压VCM_REF提供给乘法数字模拟转换器116。电压VCM_REF为参考电压VREF+及参考电压VREF-的共模电压。乘法数字模拟转换器116对差分输入信号Vin进行取样，并且根据解码器114提供的电压对差分输入信号Vin进行减法及乘法运算以输出差分输出信号Vout。差分输出信号Vout成为下一个运算级110或末端模拟数字转换器120的差分输入信号。
为了使管线化模拟数字转换器100稳定操作，电压VCM_REF理想上应等于差分输入信号Vin的共模电压VCM_PGA，且参考电压VREF+及参考电压VREF-的电压差一般为差分输入信号Vin所被允许的最大峰对峰值Vpp_max的一半。举例来说，假设差分输入信号Vin被限定为介于电压VDD及接地电平之间(亦即Vpp_max＝VDD-0＝VDD)，则VREF+-VREF-＝0.5Vpp_max＝0.5VDD，且VCM_REF＝VCM_PGA＝0.5VDD。图3显示现有的用来产生参考电压VREF+及参考电压VREF-的电路。此电路为本技术领域技术人员所熟知，故不再赘述。为了符合上述条件，现有技术常通过调整图3中电阻R1与R2的阻值以及电流源Ir的电流来使得VREF+＝0.75VDD且VREF-＝0.25VDD。然而上述的条件限制了参考电压VREF+及参考电压VREF-的设计自由度。再者，图3中的单位增益缓冲器(unit gain buffer)310及320会占用相当大的电路面积。
发明内容
鉴于现有技术的不足，本发明的一目的在于提供一种管线化模拟数字转换器，以增加设计自由度、减少电路面积以及提升效能。
本发明公开一种管线化模拟数字转换器，包含一子模拟数字转换器、一乘法数字模拟转换器以及一解码器。该解码器给该乘法数字模拟转换器提供一接地信号。该子模拟数字转换器经由一第一金属走线电连接一接地垫，以及该解码器经由一第二金属走线电连接该接地垫。
本发明还公开一种管线化模拟数字转换器，包含一子模拟数字转换器、一乘法数字模拟转换器以及一解码器。该解码器给该乘法数字模拟转换器提供一接地信号。该子模拟数字转换器经由一第一金属走线电连接一第一接地垫，以及该解码器经由一第二金属走线电连接一第二接地垫。
相较于现有技术，本发明的管线化模拟数字转换器不但有较小的电路面积及较高的设计自由度，而且因为乘法数字模拟转换器可以获得更为稳定的参考电压，所以还同时拥有更稳定的操作及更好的精确度。
有关本发明的特征、实作与技术效果，兹配合附图作实施例详细说明如下。
附图说明
图1为现有的管线化模拟数字转换器；
图2为图1的其中一个运算级的功能方框图；
图3显示现有的用来产生参考电压VREF+及参考电压VREF-的电路；
图4显示本发明一实施例的管线化模拟数字转换器的某一运算级；以及
图5显示本发明另一实施例的管线化模拟数字转换器的某一运算级。
符号说明
100 管线化模拟数字转换器
110、410 运算级
120 末端模拟数字转换器
130 数字校正电路
112、412 子模拟数字转换器
114、414 解码器
116、416 乘法数字模拟转换器
460 时钟产生器
442、444、446、448、542、544、546、548 金属走线
420、522、524 电源电压垫
VDD 电源电压
430、532、534 接地垫
452、454、552、554 电容
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本发明的公开内容包含管线化模拟数字转换器。由于本发明的管线化模拟数字转换器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。
发明人悉心研究后发现，通过调整乘法数字模拟转换器116的比较器的参考电压，或是修改乘法数字模拟转换器116的电路设计，即可以接地或接地电平作为解码器114的参考电压VREF-。解码器114提供接地或接地电平作为乘法数字模拟转换器116的参考电压至少具有以下的优点：(1)省下单位增益缓冲器320以节省电路面积；(2)参考电压VREF+及参考电压VREF-的设计变得更有弹性；以及(3)接地或接地电平较其他电压电平有更强的驱动能力。上述的详细技术内容可参考中国台湾专利申请号106141309的发明专利申请案。
图2中的子模拟数字转换器112以及时钟产生器皆有可能耦接到地或是接收接地电平或接地信号，因此或多或少会因为电路上的寄生电阻及/或寄生电容的存在而使接地电平或接地信号变得不稳定。当解码器114与子模拟数字转换器112及/或时钟产生器共用接地点或接地电平，乘法数字模拟转换器116将因为参考电压VREF-(即接地参考)的抖动而变得不准确或有错误产生，导致管线化模拟数字转换器100的精确度下降。
图4显示本发明一实施例的管线化模拟数字转换器的某一运算级。运算级410包含子模拟数字转换器412、解码器414以及乘法数字模拟转换器416。时钟产生器460为运算级410所属的管线化模拟数字转换器的一部分，用来给子模拟数字转换器412、解码器414及乘法数字模拟转换器416提供时钟。金属走线442及444电连接电源电压垫420，用来传输电源电压VDD。金属走线446及448电连接接地垫430，用来传输接地信号(即接地电平或接地参考)。子模拟数字转换器412、解码器414及乘法数字模拟转换器416的功能与操作分别与子模拟数字转换器112、解码器114及乘法数字模拟转换器116相同或相似，故不再赘述。为了简洁起见，图4仅示出电源线及接地线，但没有示出子模拟数字转换器412、解码器414及乘法数字模拟转换器416之间的信号线或数据连线，信号线或数据连线可参考图2。
运算级410所属的管线化模拟数字转换器实作于一芯片中，电源电压垫420及接地垫430为该芯片从外部取得电源电压VDD或接地信号的连接垫(pad)或引脚(pin)。更明确地说，芯片内的电路通过电源电压垫420从芯片外部接收电源电压VDD，以及通过接地垫430从芯片外部接收接地信号(亦即通过接地垫430接地)。电源电压垫420及接地垫430可以被管线化模拟数字转换器的多个运算级共用。
在图4的实施例中，子模拟数字转换器412、乘法数字模拟转换器416及时钟产生器460经由金属走线444电连接电源电压垫420，解码器414经由金属走线442电连接电源电压垫420，子模拟数字转换器412、乘法数字模拟转换器416及时钟产生器460经由金属走线446电连接接地垫430，以及解码器414经由金属走线448电连接接地垫430。乘法数字模拟转换器416于操作时所需的接地参考是由解码器414提供(亦即该接地参考是经由金属走线442传输)，而乘法数字模拟转换器416的比较器(图未示)所需的接地电平则经由金属走线446传输。
图4的绕线方式可以确保解码器414直接从电源电压垫420接收电源电压VDD以及直接从接地垫430接收接地信号，接地信号可以作为解码器414的参考电压(亦即对应于图2所示的参考电压VREF-)。换句话说，解码器414所使用的电源电压VDD及接地信号不会受到子模拟数字转换器412及/或时钟产生器460的干扰，而呈现相对稳定。因此，解码器414可以提供相对稳定的参考信号(包含接地信号)，换言之，乘法数字模拟转换器416可以从解码器414接收相对稳定的参考信号(包含接地信号)，如此一来管线化模拟数字转换器可以有更稳定的操作及更好的精确度。
上述的芯片可以还包含电容452及电容454。电容452的一端电连接金属走线444，另一端电连接金属走线446。电容454的一端电连接金属走线442，另一端电连接金属走线448。电容452及电容454作为稳压电容使用，以降低电源电压VDD及接地信号的扰动。稳定的电源电压VDD及接地信号可以使解码器414所提供的参考电压VREF+及参考电压VREF-之间的电压差实质上维持定值，如此一来乘法数字模拟转换器416将有更正确的操作，而管线化模拟数字转换器的效能也因此可以获得提升(例如呈现较佳的信号对杂讯失真比(signal-to-noise-and-distortion ratio，SNDR))。电容452及电容454为选择性的，亦即在一些实施例中可以不实作两者，或者可以只实作两者的其中之一。
金属走线442、444、446及448可以各自实作于芯片的半导体结构的一层或多层金属层。在一些实施例中，金属走线442、444、446或448的绝大部分(例如80％以上)实作于半导体结构的超厚金属(ultra-thick metal，UTM)层，以降低金属走线的阻值。金属走线442及金属走线444在芯片内部不互相连接，并且各自连接电源电压垫420。换句话说，金属走线442及金属走线444在芯片中为两条独立的金属走线，两者不电连接。类似地，金属走线446及金属走线448在芯片内部不互相连接，并且各自连接接地垫430。换句话说，金属走线446及金属走线448在芯片中为两条独立的金属走线，两者不电连接。
图5显示本发明另一实施例的管线化模拟数字转换器的某一运算级。金属走线542及544分别电连接电源电压垫522及524，用来传输电源电压VDD。金属走线546及548分别电连接接地垫534及532，用来传输接地信号。为了简洁起见，图5仅示出电源线及接地线，但没有示出子模拟数字转换器412、解码器414及乘法数字模拟转换器416之间的信号线或数据连线，信号线或数据连线可参考图2。
运算级410所属的管线化模拟数字转换器实作于一芯片中，电源电压垫522、电源电压垫524、接地垫532及接地垫534为该芯片从外部取得电源电压VDD或接地信号的连接垫或引脚。更明确也说，芯片内的电路通过电源电压垫522或电源电压垫524从芯片外部接收电源电压VDD，以及通过接地垫532或接地垫534从芯片外部接收接地信号(亦即通过接地垫532或接地垫534接地)。电源电压垫522、电源电压垫524、接地垫532及接地垫534可以被管线化模拟数字转换器的多个运算级共用。
在图5的实施例中，子模拟数字转换器412、乘法数字模拟转换器416及时钟产生器460经由金属走线544电连接电源电压垫524，解码器414经由金属走线542电连接电源电压垫522，子模拟数字转换器412、乘法数字模拟转换器416及时钟产生器460经由金属走线546电连接接地垫534，以及解码器414经由金属走线548电连接接地垫532。乘法数字模拟转换器416于操作时所需的接地参考是由解码器414提供(亦即该接地参考是经由金属走线542传输)，而乘法数字模拟转换器416的比较器(图未示)所需的接地电平则经由金属走线546传输。
图5的绕线方式可以确保解码器414直接从电源电压垫522接收电源电压VDD以及直接从接地垫532接收接地信号，接地信号可以作为解码器414的参考电压(亦即对应于图2所示的参考电压VREF-)。换句话说，解码器414所使用的电源电压VDD及接地信号不会受到子模拟数字转换器412及/或时钟产生器460的干扰，而呈现相对稳定。因此，解码器414可以提供相对稳定的参考信号(包含接地信号)，换言之，乘法数字模拟转换器416可以从解码器414接收相对稳定的参考信号(包含接地信号)，如此一来管线化模拟数字转换器可以有更稳定的操作及更好的精确度。
上述的芯片可以还包含电容552及电容554。电容552的一端电连接金属走线544，另一端电连接金属走线546。电容554的一端电连接金属走线542，另一端电连接金属走线548。电容552及电容554作为稳压电容使用，以降低电源电压VDD及接地信号的扰动。电容552及电容554为选择性的，亦即在一些实施例中可以不实作两者，或者可以只实作两者的其中之一。
金属走线542、544、546及548可以各自实作于芯片的半导体结构的一层或多层金属层。在一些实施例中，金属走线542、544、546或548的绝大部分(例如80％以上)实作于半导体结构的超厚金属层，以降低金属走线的阻值。金属走线542及金属走线544在芯片内部不互相连接，并且分别连接电源电压垫522及电源电压垫524。换句话说，金属走线542及金属走线544在芯片中为两条独立的金属走线，两者不电连接。类似地，金属走线546及金属走线548在芯片内部不互相连接，并且分别连接接地垫534及接地垫532。换句话说，金属走线546及金属走线548在芯片中为两条独立的金属走线，两者不电连接。
相较于图4，因为图5的解码器414未与运算级410中的其他电路共用连接垫或引脚，所以图5的解码器414可以取得更为干净的电源电压VDD及接地信号，可帮助乘法数字模拟转换器416更加稳定地操作以及进一步使得管线化模拟数字转换器的精确度获得提升。
由于本技术领域技术人员可通过本公开的装置发明的公开内容来了解本公开的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前述附图中，元件的形状、尺寸以及比例等仅为示意，是供本技术领域技术人员了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (8)

1.一种管线化模拟数字转换器，包含：
一子模拟数字转换器；
一乘法数字模拟转换器；以及
一解码器，给该乘法数字模拟转换器提供一接地信号；
其中该子模拟数字转换器经由一第一金属走线电连接一接地垫，以及该解码器的VREF-端经由一第二金属走线电连接该接地垫，其中该子模拟数字转换器经由一第三金属走线电连接一电源供应垫，以及该解码器的VREF+端经由一第四金属走线电连接该电源供应垫。
2.如权利要求1所述的管线化模拟数字转换器，还包含：
一时钟产生器，用来给该子模拟数字转换器、该解码器及该乘法数字模拟转换器提供一时钟；
其中该时钟产生器经由该第一金属走线电连接该接地垫。
3.如权利要求1所述的管线化模拟数字转换器，还包含：
一时钟产生器，用来给该子模拟数字转换器、该解码器及该乘法数字模拟转换器提供一时钟；
其中该时钟产生器经由该第三金属走线电连接该电源供应垫。
4.如权利要求1所述的管线化模拟数字转换器，其中该管线化模拟数字转换器位于一芯片中，该芯片包含一第一电容及一第二电容，该第一电容的一第一端电连接该第一金属走线，该第一电容的一第二端电连接该第三金属走线，该第二电容的一第一端电连接该第二金属走线，该第二电容的一第二端电连接该第四金属走线。
5.一种管线化模拟数字转换器，包含：
一子模拟数字转换器；
一乘法数字模拟转换器；以及
一解码器，给该乘法数字模拟转换器提供一接地信号；
其中该子模拟数字转换器经由一第一金属走线电连接一第一接地垫，以及该解码器的VREF-端经由一第二金属走线电连接一第二接地垫，其中该子模拟数字转换器经由一第三金属走线电连接一第一电源供应垫，以及该解码器的VREF+端经由一第四金属走线电连接一第二电源供应垫。
6.如权利要求5所述的管线化模拟数字转换器，还包含：
一时钟产生器，用来给该子模拟数字转换器、该解码器及该乘法数字模拟转换器提供一时钟；
其中该时钟产生器经由该第一金属走线电连接该第一接地垫。
7.如权利要求5所述的管线化模拟数字转换器，还包含：
一时钟产生器，用来给该子模拟数字转换器、该解码器及该乘法数字模拟转换器提供一时钟；
其中该时钟产生器经由该第三金属走线电连接该第一电源供应垫。
8.如权利要求5所述的管线化模拟数字转换器，其中该管线化模拟数字转换器位于一芯片中，该芯片包含一第一电容及一第二电容，该第一电容的一第一端电连接该第一金属走线，该第一电容的一第二端电连接该第三金属走线，该第二电容的一第一端电连接该第二金属走线，该第二电容的一第二端电连接该第四金属走线。
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