JP5003176B2 - 差動増幅回路 - Google Patents
差動増幅回路 Download PDFInfo
- Publication number
- JP5003176B2 JP5003176B2 JP2007015692A JP2007015692A JP5003176B2 JP 5003176 B2 JP5003176 B2 JP 5003176B2 JP 2007015692 A JP2007015692 A JP 2007015692A JP 2007015692 A JP2007015692 A JP 2007015692A JP 5003176 B2 JP5003176 B2 JP 5003176B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- output
- series
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
Vin−Vq1BE−Re・Iq1+Re・Iq2+Vq2BE−Vinx=0
・・・・・・・・(1)
VBE=VT・ln(IC/IS)・・・・・・・・・・・・(2)
Vid=Vin−Vinx
=Re・(Iq1−Iq2)+VT・ln(Iq1/Iq2)・・・(3)
Vout=Vcc−Rc・Iq2・・・・・・・(4)
Voutx=Vcc−Rc・Iq1・・・・・・(5)
VoutとVoutxの差電圧(差動出力)をVodとすると、前記(4)、(5)式から、下記(6)式が成立する。
Vod=Vout−Voutx=Rc・(Iq1−Iq2)・・・・・(6)
Vod=(Rc/Re)・Vid−(Rc/Re)・VT・ln(Iq1/Iq2)
・・・・・・・(7)
この(7)式から明らかなように、右辺第2項のためにゲインが低下するので、この差動増幅回路のゲインをNにするためには、RcをReのN倍より大きくしなければならない。以下、ゲインをNにするRcの大きさを求める。
Vod=N・Vid・・・・・・・・・・・(8)
前記(3)、(6)式のVid、Vodを(8)式に代入すると、
Rc・(Iq1−Iq2)
=N・(Re・(Iq1−Iq2)+VT・ln(Iq1/Iq2))
となり、この式を整理すると下記(9)式になる。
Rc=N・Re+N・VT・ln(Iq1/Iq2)/(Iq1−Iq2)
・・・・・・・(9)
すなわち、ゲインをNにするためには、(9)式右辺の第2項の分だけRcの値を増加させなければならない。この第2項は、トランジスタ11、14のベースエミッタ間電圧の影響によって発生する。
第1の抵抗と第1のトランジスタと第2の抵抗を直列接続し、第3の抵抗と第2のトランジスタと第4の抵抗を直列接続して、これらの直列回路を並列接続し、この並列回路と第1の定電流源を直列に接続した回路構成を有し、前記第1、第2のトランジスタのベースを入力端子とし、前記第3の抵抗と前記第2のトランジスタの接続点、および前記第1の抵抗と前記第1のトランジスタの接続点を出力端子とする差動増幅回路において、
前記入力端子に印加される入力電圧が入力され、この入力電圧に応じた出力電流を前記第1の抵抗と前記第1のトランジスタの接続点に出力する第1のサブアンプと、
前記入力電圧が入力され、この入力電圧に応じた出力電流を前記第3の抵抗と前記第2のトランジスタの接続点に出力する第2のサブアンプとを具備し、
前記第1のサブアンプを、定電流源と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに一方の入力電圧が入力され、そのコレクタが電源に接続される第1の直列回路と、一端が前記定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに他方の入力電圧が入力され、そのコレクタから電流を出力する第3の直列回路とで構成し、
前記第2のサブアンプを、定電流源と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに他方の入力電圧が入力され、そのコレクタが電源に接続される第1の直列回路と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに一方の入力電圧が入力され、そのコレクタから電流を出力する第3の直列回路とで構成したものである。回路構成を簡単にでき、かつコモンモード電圧の低下を小さくすることができる。
前記第1、第2のサブアンプは、一端が前記定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースが、前記第1の直列回路内のトランジスタのベースと共通接続された第2の直列回路とを具備し、
2つの出力端子から同じ大きさの電流を出力し、前記第3の抵抗と第2のトランジスタの接続点にこの電流の一方を出力し、前記第1のサブアンプ内の前記第2の直列回路を構成するトランジスタのコレクタに他方の電流を出力する第1のカレントミラーと、
2つの出力端子から同じ大きさの電流を出力し、前記第1の抵抗と第1のトランジスタの接続点にこの電流の一方を出力し、前記第2のサブアンプ内の前記第2の直列回路を構成するトランジスタのコレクタに他方の電流を出力する第2のカレントミラーと、
を具備したものである。コモンモード電圧の低下を小さくすることができる。
前記第1の抵抗と第1のトランジスタの接続点、および前記第3の抵抗と第2のトランジスタの接続点にダイオードを挿入するようにしたものである。カレントミラーの出力レベルを低く保てることができるので、カレントミラーの出力トランジスタの飽和に対してマージンをとることができる。
請求項1,2、および3の発明によれば、2個の抵抗とトランジスタを直列接続した回路を2組並列接続する構成の差動増幅回路において、入力電圧の大きさに応じた電流を出力するサブアンプを2個用い、差動増幅回路の出力端子にこのサブアンプの出力電流を出力して、ベースエミッタ間電圧に起因するゲインの誤差成分を補正するようにした。
Vin−Vq3BE−Rx・Iq3+Ry・Iq4+Vq4BE−Vinx=0
・・・・・・(10)
トランジスタ31の面積はトランジスタ33の面積のM倍であることを考慮して前記(10)式を整理すると、下記(11)式に示す入力電圧の差電圧Vidが求められる。
Vid=Rx・Iq3−Ry・Iq4+VT・ln(Iq3/(Iq4/M))
・・・・・・(11)
Vid=Ry・Iq5−Rx・Iq6+VT・ln((Iq5/M)/Iq6)
・・・・・・(12)
Iq4=Ixx−Iq3−Iq7・・・・・・・・(13)
Iq5=Ixx−Iq6−Iq8・・・・・・・・(14)
Iq7=Iq3・・・・・・・・(15)
同様に、トランジスタ42と43は同じ特性を有し、また抵抗45と抵抗46の抵抗値は共にRxなので、そのコレクタ電流は等しくなる。従って、下記(16)式が成立する。
Iq8=Iq6・・・・・・・・(16)
Vid=(Rx+2・Ry)・Iq3−Ry・Ixx
+VT・ln(Iq3/((Ixx−2・Iq3)/M))・・・(17)
同様に、前記(14)式と(16)式を(12)式に代入すると、下記(18)式が得られる。
Vid=−(Rx+2・Ry)・Iq6+Ry・Ixx
+VT・ln(((Ixx−2・Iq6)/M)/Iq6)・・・(18)
Vout=Vcc−Rc・(Iq2+Iq6−ICM1)・・・・・・(19)
同様に、電源Vccと出力端子outxについてキルヒホッフの電圧法則を適用すると、下記(20)式が得られる。
Voutx=Vcc−Rc・(Iq1+Iq3−ICM2)・・・・・・(20)
Vod=Rc・(Iq1−Iq2+Iq3−Iq6+ICM1−ICM2)
・・・・・・・(21)
カレントミラー50、51の特性、および前記(15)式、(16)式から
ICM1=Iq7=Iq3
ICM2=Iq8=Iq6
が得られるので、これらの式を前記(21)式に代入すると、下式が得られる。
Vod=Rc・(Iq1−Iq2)+2・Rc・(Iq3−Iq6)
Vod=(Rc/Re)・Vid−(Rc/Re)・VT・ln(Iq1/Iq2)
+2・Rc・(Iq3−Iq6)・・・・・・(22)
この(22)式右辺の第2項と第3項が打ち消されるように、すなわち下記(23)式を満足するようにRx、Ry、Ixxを選定することにより、RcとReの比をゲインとすることができる。
VT・ln(Iq1/Iq2)=2・Re(Iq3−Iq6)・・・・(23)
電圧降下=Rc・(Iq1+Iq2)/2=Rc・Iee/2・・・・(24)
この式にRc=2.82kΩ、Iee=200μAを代入すると、コモンモード電圧の降下ΔV1=0.282Vになる。
Vid=Re・(2・Iq1−Iee)+VT・ln(Iq1/(Iee−Iq1))
この式にVid=0.25V、Iee=200μA,VT=26×10-3を代入してIq1を計算すると、
Iq1=188.6μA
が得られる。従って、前記(23)式右辺の第2項の値は下式になる。
−(Rc/Re)・VT・ln(Iq1/(Iee−Iq2)=−0.146V
ΔV2=(Rc・(Iq2+Iq6−ICM1+Iq1+Iq3−ICM2))/2
=Rc・(Iq1+Iq2)/2=Rc・Iee/2=0.2V
このΔV2を従来の差動増幅回路のコモンモード電圧降下ΔV1と比較すると、29%改善されていることがわかる。
11、14、31〜33、41〜43 トランジスタ
16、37、47 定電流源
20 メインアンプ
30、40、70、80 サブアンプ
50、51 カレントミラー
60、61 ダイオード
1q1〜Iq8 コレクタ電流
in 非反転入力端子
inx 反転入力端子
out、outx 出力端子
Iee、Ixx 定電流源の出力電流
ICM1、ICM2 カレントミラーの出力電流
Claims (3)
- 第1の抵抗と第1のトランジスタと第2の抵抗を直列接続し、第3の抵抗と第2のトランジスタと第4の抵抗を直列接続して、これらの直列回路を並列接続し、この並列回路と第1の定電流源を直列に接続した回路構成を有し、前記第1、第2のトランジスタのベースを入力端子とし、前記第3の抵抗と前記第2のトランジスタの接続点、および前記第1の抵抗と前記第1のトランジスタの接続点を出力端子とする差動増幅回路において、
前記入力端子に印加される入力電圧が入力され、この入力電圧に応じた出力電流を前記第1の抵抗と前記第1のトランジスタの接続点に出力する第1のサブアンプと、
前記入力電圧が入力され、この入力電圧に応じた出力電流を前記第3の抵抗と前記第2のトランジスタの接続点に出力する第2のサブアンプとを具備し、
前記第1のサブアンプは、定電流源と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに一方の入力電圧が入力され、そのコレクタが電源に接続される第1の直列回路と、一端が前記定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに他方の入力電圧が入力され、そのコレクタから電流を出力する第3の直列回路とで構成され、
前記第2のサブアンプは、定電流源と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに他方の入力電圧が入力され、そのコレクタが電源に接続される第1の直列回路と、一端がこの定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースに一方の入力電圧が入力され、そのコレクタから電流を出力する第3の直列回路とで構成されたことを特徴とする差動増幅回路。 - 前記第1、第2のサブアンプは、一端が前記定電流源に接続される抵抗とトランジスタが直列に接続され、このトランジスタのベースが前記第3の直列回路内のトランジスタのベースと共通接続された第2の直列回路とを具備し、
2つの出力端子から同じ大きさの電流を出力し、前記第3の抵抗と第2のトランジスタの接続点にこの電流の一方を出力し、前記第1のサブアンプ内の前記第2の直列回路を構成するトランジスタのコレクタに他方の電流を出力する第1のカレントミラーと、
2つの出力端子から同じ大きさの電流を出力し、前記第1の抵抗と第1のトランジスタの接続点にこの電流の一方を出力し、前記第2のサブアンプ内の前記第2の直列回路を構成するトランジスタのコレクタに他方の電流を出力する第2のカレントミラーと、
を具備したことを特徴とする請求項1記載の差動増幅回路。 - 前記第1の抵抗と第1のトランジスタの接続点、および前記第3の抵抗と第2のトランジスタの接続点にダイオードを挿入したことを特徴とする請求項2記載の差動増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007015692A JP5003176B2 (ja) | 2007-01-26 | 2007-01-26 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007015692A JP5003176B2 (ja) | 2007-01-26 | 2007-01-26 | 差動増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008182611A JP2008182611A (ja) | 2008-08-07 |
JP5003176B2 true JP5003176B2 (ja) | 2012-08-15 |
Family
ID=39726159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007015692A Expired - Fee Related JP5003176B2 (ja) | 2007-01-26 | 2007-01-26 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5003176B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106872746A (zh) * | 2014-11-25 | 2017-06-20 | 卢永英 | 改进放大器结构的低误差示波器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5785715U (ja) * | 1980-11-12 | 1982-05-27 | ||
US5180932A (en) * | 1990-03-15 | 1993-01-19 | Bengel David W | Current mode multiplexed sample and hold circuit |
JP3493646B2 (ja) * | 1995-03-22 | 2004-02-03 | 横河電機株式会社 | 帰還型差動増幅回路 |
JP3430415B2 (ja) * | 1997-05-30 | 2003-07-28 | 横河電機株式会社 | 差動増幅器 |
-
2007
- 2007-01-26 JP JP2007015692A patent/JP5003176B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008182611A (ja) | 2008-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4809340B2 (ja) | 絶対温度に比例する電圧回路 | |
JP4603378B2 (ja) | 基準電圧回路 | |
US8446141B1 (en) | Bandgap curvature correction circuit for compensating temperature dependent bandgap reference signal | |
KR940011052B1 (ko) | 대수증폭회로 | |
TW202129456A (zh) | 參考電壓電路 | |
US7253677B1 (en) | Bias circuit for compensating fluctuation of supply voltage | |
JP5003176B2 (ja) | 差動増幅回路 | |
KR101443178B1 (ko) | 전압제어회로 | |
JP2009087010A (ja) | 基準電圧発生回路 | |
JPS6340900Y2 (ja) | ||
TW202303165A (zh) | 電流感測電路 | |
JP6389144B2 (ja) | 電流検出回路 | |
JP5022318B2 (ja) | 演算増幅器 | |
JPH09105763A (ja) | コンパレータ回路 | |
JPH0669140B2 (ja) | レベルシフト回路 | |
JP5108559B2 (ja) | バッファ回路とそれを用いた受光回路 | |
JP2734426B2 (ja) | レベル変換回路 | |
JP7388892B2 (ja) | 演算増幅器 | |
JP2970841B2 (ja) | 基準電圧源回路 | |
JP2021103112A (ja) | センサ装置 | |
JP3459795B2 (ja) | 多出力カレントミラー回路 | |
JP2565289B2 (ja) | 指数アンプ | |
JP3391293B2 (ja) | n乗回路 | |
WO2019207980A1 (ja) | アナログマルチプレクサ付き増幅回路 | |
JP3713424B2 (ja) | 定電圧回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111013 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120424 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120507 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |