WO2019207980A1 - アナログマルチプレクサ付き増幅回路 - Google Patents

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彰悟 川原
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    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only

Definitions

  • the present disclosure relates to an amplifier circuit with an analog multiplexer.
  • an amplifier circuit having a plurality of inputs a configuration in which a multiplexer is added to the amplifier circuit, that is, an amplifier circuit with an analog multiplexer, is often used so that a plurality of inputs can be amplified by one amplifier.
  • inputs ME1 to ME3 are connected to first switches S1 to S3 through first resistors R1 to R3, respectively, and signals selected by the first switches S1 to S3.
  • a resistor R4 and a switch S4 are connected in series between the output terminal and the inverting input terminal of the operational amplifier OP1. Thereby, a plurality of inputs can be selected and inverted and amplified.
  • the switches S1 to S4 are configured by MOS transistors, and an error due to (feedback current) ⁇ (switch on-resistance) occurs due to the on-resistance of the switches S1 to S4. End up.
  • ⁇ switch on-resistance
  • the gain switching switches S11 to S14 and S21 to S24 are not arranged in the feedback current path between the input terminal and the output terminal, and the effect of the on-resistance of the switch is eliminated.
  • no multiplexer is provided at the input, so multiple inputs cannot be amplified. Even if a multiplexer is simply provided at the input, the same error as in Patent Document 1 occurs due to the on-resistance of the multiplexer switch.
  • An object of the present disclosure is to provide an amplifier circuit with an analog multiplexer that can eliminate deterioration in accuracy due to on-resistance of a switch.
  • One aspect of the present disclosure is directed to an amplifier circuit with an analog multiplexer including a plurality of input terminals and one output terminal.
  • This amplifier circuit with an analog multiplexer includes an operational amplifier, a first switch group, a second switch group and a feedback resistor group, and a third switch group.
  • the first switch group is connected between the plurality of input terminals and the inverting input terminal of the operational amplifier.
  • the second switch of the second switch group and the feedback resistor of the feedback resistor group are serially connected in sequence from the output terminal of the operational amplifier to the nodes (N1 to N4) between the multiple input terminals and the first switch group. It is connected.
  • the third switch group is connected between a node (N5 to N8) between each of the second switch group and the feedback resistor group and the output terminal.
  • This configuration allows voltage output from the nodes (N5 to N8) between the second switch and the feedback resistor through the third switch group. For this reason, since the switch (particularly the first switch) can be arranged between the plurality of input terminals and the nodes (N5 to N8), the influence of the error relating to the on-resistance of the switch can be eliminated. As a result, it is possible to eliminate the deterioration of accuracy due to the on-resistance of the switch.
  • FIG. 1 is an electrical configuration diagram of the first embodiment.
  • FIG. 2 is a timing chart of the first embodiment.
  • FIG. 3 is an electrical configuration diagram of the second embodiment.
  • FIG. 4 is an electrical configuration diagram of the third embodiment.
  • FIG. 5 is an electrical configuration diagram of the fourth embodiment.
  • FIG. 6 is an electrical configuration diagram of the fifth embodiment.
  • FIG. 1 shows an electrical configuration diagram of an amplifier circuit with an analog multiplexer (hereinafter abbreviated as an amplifier circuit) 1.
  • the amplifier circuit 1 includes a current-voltage conversion including an operational amplifier OP1, first switch groups S1 to S4, second switch groups S5 to S8, feedback resistor groups Rf1 to Rf4, and third switch groups S9 to S12. Circuit.
  • Each of the switches S1 to S12 constituting the first to third switch groups is composed of, for example, a MOS transistor, and can be controlled to be turned on / off independently from the control circuit 2 as a control unit.
  • the first to third switch groups S1 to S4, S5 to S8, and S9 to S12 are configured using one multiplexer. These first to third switch groups S1 to S4, S5 to S8, and S9 to S12 are respectively switches S1 to S4 and S5 to S8 by the number of input terminals of the plurality of input terminals IN1 to IN4 (for example, four). , S9 to S12 are provided.
  • the first switch groups S1 to S4 are connected between the multiple input terminals IN1 to IN4 and the inverting input of the operational amplifier OP1, respectively.
  • Currents IIN1 to IIN4 are input to the multiple input terminals IN1 to IN4, respectively.
  • the input currents IIN1 to IIN4 correspond to a plurality of inputs.
  • a predetermined reference voltage VREF is input to the non-inverting input terminal of the operational amplifier OP1.
  • the second switch group S5 to S8 and the feedback resistor group Rf1 to Rf4 are from the output terminal of the operational amplifier OP1 to the nodes N1 to N4 between the multiple input terminals IN1 to IN4 and the first switch group S1 to S4.
  • second switches S5, S6, S7, S8 and feedback resistors Rf1, Rf2, Rf3, Rf4 are sequentially connected in series. That is, the second switch S5 and the feedback resistor Rf1 are connected in series between the output terminal of the operational amplifier OP1 and the node N1, and the second switch S6 is connected between the output terminal of the operational amplifier OP1 and the node N2.
  • the feedback resistor Rf2 is connected in series in order.
  • a second switch S7 and a feedback resistor Rf3 are connected in series between the output terminal of the operational amplifier OP1 and the node N3, and a second switch S8 is connected between the output terminal of the operational amplifier OP1 and the node N4.
  • the feedback resistor Rf4 is connected in series in order.
  • the feedback resistance groups Rf1 to Rf4 may have their resistance values set to different values or the same value.
  • the feedback resistance groups Rf1 to Rf4 are configured using, for example, polysilicon (p-Si), tantalum nitride (TaN), or chrome silicon (SiCr). For example, if the feedback resistor groups Rf1 to Rf4 are made of tantalum nitride or chrome silicon that can relatively easily reduce the tolerance of the resistance value, deterioration of accuracy can be reduced.
  • the third switch groups S9 to S12 are respectively connected between nodes N5 to N8 between the second switch groups S5 to S8 and the feedback resistance groups Rf1 to Rf4 and one output terminal OUT. That is, the third switch S9 is connected between the node N5 and the output terminal OUT, and the third switch S10 is connected between the node N6 and the output terminal OUT.
  • the third switch S11 is connected between the node N7 and the output terminal OUT, and the third switch S12 is connected between the node N8 and the output terminal OUT.
  • the control circuit 2 is composed of, for example, a microcomputer (not shown) provided with a CPU and a memory, and is based on a program stored in a memory as a non-transitional tangible recording medium, based on the first to third switch groups S1.
  • ⁇ S4, S5 ⁇ S8, S9 ⁇ S12 are on / off controlled to convert the selected input selected from the input currents IIN1 to IIN4 of the multiple input terminals IN1 to IN4 to current-voltage conversion, and from one output terminal OUT It is configured to output voltage VOUT.
  • the control circuit 2 selectively selects switches (eg, S1, S5, S9) corresponding to the energization path of the input current (eg, IIN1) input to any one of the input terminals IN1 to IN4 (eg, IN1).
  • the other switches for example, S2 to S4, S6 to S8, S10 to S12
  • FIG. 2 shows a timing chart relating to on / off switching of each switch. As shown in the period T1 in FIG. 2, the control circuit 2 turns on the first, second, and third switches S1, S5, and S9 corresponding to the energization path of the input current IIN1 of the first input terminal IN1 in synchronization with each other.
  • the other first, second, and third switches S2 to S4, S6 to S8, and S10 to S12 are all turned off. Thereafter, as shown in a period T2 in FIG. 2, the control circuit 2 controls the first, second, and third switches S1, S5, and S9 from the on state to the off state, and then the input current of the second input terminal IN2.
  • the first, second, and third switches S2, S6, and S10 corresponding to the energization path of IIN2 are controlled from OFF to ON in synchronization with each other.
  • the control circuit 2 controls the first, second, and third switches S2, S6, and S10 to be on, the other first, second, and third switches S1, S3,. S4, S5, S7 to S8, S9, and S11 to S12 are turned off.
  • the control circuit 2 controls the first, second, and third switches S2, S6, and S10 from the on state to the off state, and then performs the third input.
  • the first, second, and third switches S3, S7, and S11 corresponding to the energization path of the input current IIN3 of the terminal IN3 are controlled from OFF to ON in synchronization with each other.
  • the control circuit 2 controls the first, second, and third switches S3, S7, and S11 to be on, the other first, second, and third switches S1 to S2, S4, S5 to S6, S8, S9 to S10, and S12 are turned off.
  • the control circuit 2 controls the first, second, and third switches S3, S7, and S11 from on to off, and then the fourth input terminal.
  • the first, second, and third switches S4, S8, and S12 corresponding to the energization path of the input current IIN4 of IN4 are controlled from OFF to ON in synchronization with each other.
  • “*” is one of 1 to 4
  • VREF is a reference voltage input to the non-inverting input terminal of the operational amplifier OP1.
  • the control circuit 2 selectively turns on the first, second, and third switches S1 to S12, so that the input current of any one of the plurality of input terminals IN1 to IN4 is changed to the current voltage. You can choose whether to convert.
  • the feedback resistors Rf1 to Rf4 are set to different values, the current-voltage conversion amplification degree can be changed corresponding to the currents IIN1 to IIN4 input to the input terminals IN1 to IN4.
  • the feedback resistors Rf1 to Rf4 are set to the same value, the currents IIN1 to IIN4 input to the input terminals IN1 to IN4 can be converted into current voltages with a constant current-voltage conversion amplification factor.
  • the on-resistance Ron of the first switches S1 to S4 becomes the current-voltage conversion gain. This will directly affect the accuracy of the current-voltage conversion output voltage VOUT.
  • the second switches S5 to S8 and the feedback resistors Rf1 to Rf4 are respectively connected to the nodes N1 to N4 between the plurality of input terminals IN1 to IN4 and the first switches S1 to S4 from the output terminal of the operational amplifier OP1.
  • the third switch group S9 to S12 is connected to the output terminal OUT from the nodes N5 to N8 between the second switches S5 to S8 and the feedback resistors Rf1 to Rf4.
  • FIG. 3 shows an electrical configuration diagram of an amplifier circuit 201 with an analog multiplexer according to the second embodiment.
  • the input resistance groups Rin1 to Rin4 are connected in series between the plurality of input terminals IN1 to IN4 and the first switch groups S1 to S4, respectively.
  • nodes between the input resistance groups Rin1 to Rin4 and the first switch groups S1 to S4 are referred to as nodes N1A to N4A, respectively.
  • Voltages VIN1 to VIN4 can be input to multiple input terminals IN1 to IN4, respectively. These voltages VIN1 to VIN4 correspond to “multiple inputs”.
  • Other configurations are the same as those in the first embodiment, and thus the description thereof is omitted. In this case, the relationship of the following formula (2) is established.
  • * is one of 1 to 4.
  • FIG. 4 shows an electrical configuration diagram of an amplifier circuit 301 with an analog multiplexer according to the third embodiment.
  • the present embodiment differs from the second embodiment in that the offset resistance groups Rdof1 to Rdof4 are connected to nodes N1A to N1 between the input resistance groups Rin1 to Rin4 and the first switch groups S1 to S4. Connected between N4A and ground node.
  • the first switch groups S1 to S4 are composed of, for example, MOS transistors.
  • the offset resistor groups Rdof1 to Rdof4 are respectively connected between the input resistors Rin1 to Rin4 and the respective nodes N1A to N4A between the first switch groups S1 to S4 and the ground node. Is pulled down.
  • Other configurations are the same as those in the second embodiment, and thus the description thereof is omitted. In this case, the relationship of the following formula (3) is established.
  • * is one of 1 to 4.
  • static electricity of up to +15 kV may be applied to the input terminals IN1 to IN4, but even if this +15 kV is applied to the input terminals IN1 to IN4, the input voltage of the input terminals IN1 to IN4 is divided. Since one switch group S1 to S4 is energized, the MOS transistors constituting the first switch groups S1 to S4 can be protected and the inverting input terminal of the operational amplifier OP1 can be protected. Even in such a voltage input configuration, the first switches S1 to S4 are not configured with the first switches S1 to S4 interposed between the plurality of input terminals IN1 to IN4 and the nodes N1A to N4A. The influence of the on-resistance Ron can be excluded, and the same effect as in the second embodiment can be obtained. Moreover, the ESD tolerance against positive static electricity can be improved.
  • FIG. 5 shows an electrical configuration diagram of an amplifier circuit 401 with an analog multiplexer according to the fourth embodiment.
  • the present embodiment is different from the second embodiment in that the offset resistance groups Ruof1 to Ruof4 are connected to nodes N1A to N4A between the input resistance groups Rin1 to Rin4 and the first switch groups S1 to S4. And a DC power supply voltage Vcc output node (corresponding to a DC power supply voltage output node) Nc.
  • the first switch groups S1 to S4 are composed of, for example, MOS transistors.
  • the offset resistor groups Ruof1 to Ruof4 are respectively connected to the nodes N1A to N4A and the DC power supply voltage Vcc between the input resistors Rin1 to Rin4 and the first switch groups S1 to S4.
  • a pull-up connection is made between the output node Nc and the output node Nc.
  • Other configurations are the same as those in the second embodiment, and thus the description thereof is omitted. In this case, the relationship of the following formula (4) is established.
  • “*” is one of 1 to 4.
  • negative static electricity may be applied to the input terminals IN1 to IN4, even if this negative static electricity is applied to the input terminals IN1 to IN4, the input voltage of the input terminals IN1 to IN4 is divided and the first Since the switch groups S1 to S4 are energized, the MOS transistors forming the first switch groups S1 to S4 can be protected and the inverting input terminal of the operational amplifier OP1 can be protected. Even in such a configuration, the first switches S1 to S4 are not interposed between the multiple input terminals IN1 to IN4 and the nodes N1A to N4A. The influence of Ron can be excluded, and the same effects as in the second embodiment can be obtained, and the ESD tolerance against negative static electricity can be improved.
  • FIG. 6 shows an electrical configuration diagram of an amplifier circuit with analog multiplexer (hereinafter abbreviated as an amplifier circuit) 501 of the fifth embodiment.
  • this embodiment differs from the second embodiment in that feedback resistance groups Rf1A to Rf4A, Rf1B to Rf4B, Rf1C to Rf4C have a plurality of resistance elements Rf1A to Rf4A, Rf1B to Rf4B, Rf1C.
  • ⁇ Rf4C is connected in series.
  • the third switch group S9A to S12A, S9B to S12B, S9C to S12C includes a plurality of resistance elements Rf1A to Rf4A, Rf1B to Rf4B, Rf1C to Rf4C, and nodes N5A to N8A between the second switch groups S5 to S8,
  • the connection between N5B to N8B, N5C to N8C and the output terminal OUT is also different.
  • the third switch groups S9A to S12A, S9B to S12B, and S9C to S12C are provided to enable switching of the voltage amplification gain, and are switch groups configured to be able to be turned on / off from the control circuit 2.
  • 2 selectively turns on one switch (for example, S9C in FIG. 6) from the third switch group S9A to S12A, S9B to S12B, S9C to S12C, and the remaining switches (for example, FIG. 6).
  • S9A to S12A, S9B to S12B, and S10C to S12C) are turned off.
  • the control circuit 2 selectively turns on one of the first switches (for example, S1 in FIG.
  • the control circuit 2 selectively turns on one of the third switches S9A, S9B, and S9C (for example, S9C), and further controls the other switches (for example, S9A and S9B) to turn off.
  • the voltage amplification gain can be changed.
  • the description has been given of the case where the amplified voltage of the input voltage VIN1 is the output voltage VOUT, but the description is omitted because the same applies to the case where the amplified voltage of the input voltages VIN2 to VIN4 is the output voltage VOUT.
  • control circuit 2 selects one node (for example, N5C in FIG. 6) from among the nodes N5A, N5B, and N5C in the feedback path returning from the output terminal of the operational amplifier OP1 to the input resistor Rin1. Since it can be selected and connected to the output terminal OUT, the voltage amplification gain can be changed.
  • one node for example, N5C in FIG. 6
  • the present disclosure is not limited to the above-described embodiment.
  • the following modifications or expansions are possible.
  • a combination of the above-described embodiments can also be configured. Any one of the first to third switch groups S1 to S4, S5 to S8, S9 to S12, S9A to S12A, S9B to S12B, and S9C to S12C, or two or more switch groups thereof into one multiplexer.
  • the present invention can be applied to a configuration provided integrally.
  • the second and third switch groups S5 to S8 and S9 to S12 may be configured by an integrated multiplexer.
  • the second switch group S5 to S8 may be constituted by one multiplexer
  • the third switch group S9 to S12 may be constituted by one multiplexer.
  • 1,201,301,401,501 are amplifier circuits with analog multiplexers
  • OP1 is an operational amplifier
  • S1 to S4 are first switches (first switch group)
  • S5 to S8 are second switches (second switch group)
  • S9 to S12 S9A to S12A , S9B to S12B, S9C to S12C are the third switch (third switch group)
  • Rf1 to Rf4 Rf1A to Rf4A, Rf1B to Rf4B, Rf1C to Rf4C are feedback resistors (feedback resistor group)
  • IIN1 to IIN4 are the input current ( (Multiple inputs)
  • VIN1 to VIN4 are input voltages (multiple inputs)
  • OUT is an output terminal.

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Abstract

第１スイッチ（S1～S4）は、複数入力端子（IN1～IN4）とオペアンプ（OP1）の反転入力との間にそれぞれ接続されている。第２スイッチ（S5～S8）及びフィードバック抵抗（Rf1～Rf4）が、オペアンプ（OP1）の出力から、複数入力端子（IN1～IN4）と第１スイッチ（S1～S4）との間のノード（N1～N4）に至るまでの間にそれぞれ順に直列接続されている。第３スイッチ（S9～S12）は、第２スイッチ（S5～S8）及びフィードバック抵抗（Rf1～Rf4）のそれぞれの間のノード（N5～N8）と出力端子（OUT）との間にそれぞれ接続されている。

Description

アナログマルチプレクサ付き増幅回路 関連出願の相互参照
　本出願は、２０１８年４月２６日に出願された日本国出願番号２０１８－０８５１７８号に基づくもので、ここにその記載内容を援用する。
　本開示は、アナログマルチプレクサ付き増幅回路に関する。
　入力が複数ある増幅回路において、一つのアンプで複数入力を増幅できるように、増幅回路にマルチプレクサを追加した構成、すなわちアナログマルチプレクサ付き増幅回路がよく使用される。例えば、特許文献１記載のアナログマルチプレクサ付き増幅回路は、入力ME1～ME3が第１抵抗R1～R3を通じて第１スイッチS1～S3にそれぞれ接続されており、第１スイッチS1～S3により選択された信号が、オペアンプOP1の反転入力端子に入力されている。そして、オペアンプOP1の出力端子と反転入力端子との間には、抵抗R4及びスイッチS4が直列接続されている。これにより、複数の入力を選択して反転増幅できる。
米国特許６７０７４０５号公報 特開２０１６－７２９２３号公報
　しかしながら、特許文献１記載の構成によれば、スイッチS1～S4がＭＯＳトランジスタにより構成されており、スイッチS1～S4のオン抵抗により、（フィードバック電流）×（スイッチのオン抵抗）による誤差が生じてしまう。このＭＯＳトランジスタのゲート駆動電圧を上げることで、各スイッチS1～S4のオン抵抗を低下させることができるものの、誤差を無くすことができず、増幅回路の線形性、オフセット、増幅率が悪化してしまう。
　他方、特許文献２記載のように、ゲイン切り替え用スイッチS11～S14,S21～S24を入力端子と出力端子との間のフィードバック電流経路に配置しないようにし、スイッチのオン抵抗の影響を無くす構成が提案されているが、入力にマルチプレクサを設けていないため、複数入力を増幅することができない。また、入力にマルチプレクサを単純に設けたとしても、このマルチプレクサのスイッチのオン抵抗の影響により特許文献１と同様の誤差が生じてしまう。
　本開示の目的は、スイッチのオン抵抗による精度の悪化を無くすことができるようにしたアナログマルチプレクサ付き増幅回路を提供することにある。
　本開示の一態様は、複数入力端子と一つの出力端子とを備えたアナログマルチプレクサ付き増幅回路を対象としている。このアナログマルチプレクサ付き増幅回路は、オペアンプと、第１スイッチ群と、第２スイッチ群及びフィードバック抵抗群と、第３スイッチ群と、を備える。第１スイッチ群は、複数入力端子とオペアンプの反転入力端子との間にそれぞれ接続されている。第２スイッチ群の第２スイッチ及び、フィードバック抵抗群のフィードバック抵抗は、オペアンプの出力端子から、複数入力端子と第１スイッチ群との間のノード（N1～N4）に至るまでの間に順に直列接続されている。第３スイッチ群は、第２スイッチ群及びフィードバック抵抗群のそれぞれの間のノード（N5～N8）と出力端子との間にそれぞれ接続されている。
　この構成により、第２スイッチとフィードバック抵抗とのそれぞれの間のノード（N5～N8）から第３スイッチ群を通じて電圧出力できる。このため、複数入力端子とノード（N5～N8）との間にスイッチ（特に第１スイッチ）を配置しないように構成できるため、当該スイッチのオン抵抗に係る誤差の影響を排除できる。この結果、スイッチのオン抵抗による精度の悪化を無くすことができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態の電気的構成図であり、 図２は、第１実施形態のタイミングチャートであり、 図３は、第２実施形態の電気的構成図であり、 図４は、第３実施形態の電気的構成図であり、 図５は、第４実施形態の電気的構成図であり、 図６は、第５実施形態の電気的構成図である。
　以下、アナログマルチプレクサ付き増幅回路に係る幾つかの実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成または類似の構成には同一または類似の符号を付し、例えば第１実施形態で説明した同一又は類似の構成について、その後述の実施形態では必要に応じて説明を省略する。
　（第１実施形態）
　以下、第１実施形態について図１及び図２を参照して説明する。図１は、アナログマルチプレクサ付き増幅回路（以下、増幅回路と略す）１の電気的構成図を示している。増幅回路１は、オペアンプOP1と、第１スイッチ群S1～S4と、第２スイッチ群S5～S8と、フィードバック抵抗群Rf1～Rf4と、第３スイッチ群S9～S12と、を備えた電流電圧変換回路である。第１～第３スイッチ群を構成する各スイッチS1～S12は、例えばＭＯＳトランジスタにより構成されており、制御部としての制御回路２からそれぞれ独立にオン・オフ制御可能に構成される。第１～第３スイッチ群S1～S4,S5～S8,S9～S12は、一つのマルチプレクサを用いて構成されている。これらの第１～第３スイッチ群S1～S4,S5～S8,S9～S12は、それぞれ複数入力端子IN1～IN4の入力端子数（例えば、４個）だけ、それぞれスイッチS1～S4,S5～S8,S9～S12を備える。
　第１スイッチ群S1～S4は、複数入力端子IN1～IN4とオペアンプOP1の反転入力との間にそれぞれ接続されている。複数入力端子IN1～IN4には、それぞれ電流IIN1～IIN4が入力される。本形態では、入力電流IIN1～IIN4が、複数入力に相当する。オペアンプOP1の非反転入力端子には、所定の参照電圧VREFが入力されている。
　第２スイッチ群S5～S8及びフィードバック抵抗群Rf1～Rf4は、オペアンプOP1の出力端子から、複数入力端子IN1～IN4と第１スイッチ群S1～S4との間のノードN1～N4に至るまでの間に、それぞれ第２スイッチS5,S6,S7,S8及びフィードバック抵抗Rf1,Rf2,Rf3,Rf4が順に直列接続されている。すなわち、オペアンプOP1の出力端子とノードN1との間には、第２スイッチS5、フィードバック抵抗Rf1が順に直列接続されており、オペアンプOP1の出力端子とノードN2との間には、第２スイッチS6、フィードバック抵抗Rf2が順に直列接続されている。また、オペアンプOP1の出力端子とノードN3との間には、第２スイッチS7、フィードバック抵抗Rf3が順に直列接続されており、オペアンプOP1の出力端子とノードN4との間には、第２スイッチS8、フィードバック抵抗Rf4が順に直列接続されている。
　フィードバック抵抗群Rf1～Rf4は、その抵抗値が互いに異なる値に設定されていても同一値に設定されていても良い。フィードバック抵抗群Rf1～Rf4は、例えばポリシリコン（ｐ－Ｓｉ）、タンタルナイトライド（ＴａＮ）、又はクロムシリコン（ＳｉＣｒ）を用いて構成される。例えばフィードバック抵抗群Rf1～Rf4が、抵抗値の許容差を比較的容易に小さくできるタンタルナイトライド、クロムシリコンを用いて構成されていれば、精度の悪化を低減できる。
　第３スイッチ群S9～S12は、第２スイッチ群S5～S8及びフィードバック抵抗群Rf1～Rf4のそれぞれの間のノードN5～N8と一つの出力端子OUTとの間にそれぞれ接続されている。すなわち、第３スイッチS9は、ノードN5と出力端子OUTとの間に接続されており、第３スイッチS10は、ノードN6と出力端子OUTとの間に接続されている。また第３スイッチS11は、ノードN7と出力端子OUTとの間に接続されており、第３スイッチS12は、ノードN8と出力端子OUTとの間に接続されている。
　制御回路２は、例えばＣＰＵ及びメモリを備えたマイクロコンピュータ（図示せず）により構成され、非遷移的実体的記録媒体としてのメモリに記憶されたプログラムに基づいて、第１～第３スイッチ群S1～S4,S5～S8,S9～S12をオン・オフ制御することで、複数入力端子IN1～IN4の入力電流IIN1～IIN4の中から選択した選択入力を電流電圧変換し、一つの出力端子OUTから電圧VOUTを出力するように構成される。
　上記構成の作用、動作を説明する。
　制御回路２は、各入力端子IN1～IN4のうち何れかの入力端子（例えばIN1）に入力される入力電流（例えばIIN1）の通電経路に対応したスイッチ（例えばS1,S5,S9）を選択的にオン制御し、その他のスイッチ（例えばS2～S4,S6～S8,S10～S12）をオフ制御する。
　図２は、各スイッチのオン・オフのスイッチングに係るタイミングチャートを示している。図２の期間Ｔ１に示すように、制御回路２が、第１入力端子IN1の入力電流IIN1の通電経路に対応した第１、第２、第３スイッチS1,S5,S9をそれぞれ同期してオン制御したときには、その他の第１、第２、第３スイッチS2～S4,S6～S8,S10～S12を全てオフ制御する。この後、図２の期間Ｔ２に示すように、制御回路２は、第１、第２、第３スイッチS1,S5,S9をオン状態からオフに制御した後に、第２入力端子IN2の入力電流IIN2の通電経路に対応した第１、第２、第３スイッチS2,S6,S10をそれぞれ同期してオフからオンに制御する。
　図２の期間Ｔ２に示すように、制御回路２は、第１、第２、第３スイッチS2,S6,S10をオン制御したときには、その他の第１、第２、第３スイッチS1,S3～S4,S5,S7～S8,S9,S11～S12をそれぞれオフ状態とする。この後も同様であるが、図２の期間Ｔ３に示すように、制御回路２は、第１、第２、第３スイッチS2,S6,S10をオン状態からオフに制御した後に、第３入力端子IN3の入力電流IIN3の通電経路に対応した第１、第２、第３スイッチS3,S7,S11をそれぞれ同期してオフからオンに制御する。
　図２の期間Ｔ３に示すように、制御回路２は、第１、第２、第３スイッチS3,S7,S11をオン制御したときには、その他の第１、第２、第３スイッチS1～S2,S4,S5～S6,S8,S9～S10,S12をそれぞれオフ状態とする。この後も同様であるが、図２の期間Ｔ４に示すように、制御回路２は、第１、第２、第３スイッチS3,S7,S11をオンからオフに制御した後に、第４入力端子IN4の入力電流IIN4の通電経路に対応した第１、第２、第３スイッチS4,S8,S12をそれぞれ同期してオフからオンに制御する。
　図２の期間Ｔ４に示すように、制御回路２は、第１、第２、第３スイッチS4,S8,S12をそれぞれ同時にオン制御したときには、その他の第１、第２、第３スイッチS1～S3,S5～S7,S9～S11をそれぞれオフ状態とする。増幅回路１の回路構成によれば、以下の（１）式の関係が成立する。
Figure JPOXMLDOC01-appb-M000001
　ここで「＊」は１～４のうちの何れかであり、VREFは、オペアンプOP1の非反転入力端子に入力される参照電圧である。制御回路２が、前述のように第１、第２、第３スイッチS1～S12を選択的にオン制御することで、複数の入力端子IN1～IN4のうち何れの入力端子の入力電流を電流電圧変換するかを選択できる。ここでフィードバック抵抗Rf1～Rf4が互いに異なる値に設定されているときには、入力端子IN1～IN4に入力される電流IIN1～IIN4に対応して電流電圧変換増幅度を変更できる。ここでフィードバック抵抗Rf1～Rf4が、互いに同一値に設定されているときには、入力端子IN1～IN4に入力される電流IIN1～IIN4を一定の電流電圧変換増幅度により電流電圧変換できる。
　＜比較例＞
　仮に例えば、図１に示すフィードバック抵抗群Rf1～Rf4と第２スイッチS5～S8とをノードN5～N8を挟んで入れ替えて配置すると、第２スイッチS5～S8が、電流電圧変換ゲインのフィードバック経路に介在することになるため、当該第２スイッチS5～S8のオン抵抗Ronの抵抗値に比例する電圧が出力電圧VOUTに重畳されることで誤差になってしまい、出力電圧VOUTの精度が悪化してしまう。
　また仮に、図１に示す第１スイッチS1～S4を複数入力端子IN1～IN4とノードN1～N4との間に配置した場合、第１スイッチS1～S4のオン抵抗Ronが、電流電圧変換ゲインに直接影響することになってしまい、電流電圧変換出力電圧VOUTの精度が悪化してしまう。
　＜本実施形態のまとめ、効果＞
　本実施形態においては、第２スイッチS5～S8及びフィードバック抵抗Rf1～Rf4が、それぞれ、オペアンプOP1の出力端子から、複数入力端子IN1～IN4と第１スイッチS1～S4との間のノードN1～N4に至るまでの間に順に直列接続されている。このため、第２スイッチS5～S8とフィードバック抵抗Rf1～Rf4とのそれぞれの間のノードN5～N8から第３スイッチ群S9～S12から出力端子OUTを通じて直接電圧を出力できるようになり、オペアンプOP1の出力端子から反転入力端子に至るフィードバック経路に配置された第２スイッチS5～S8のオン抵抗Ronに係る誤差の影響を排除できるようになる。この結果、電流電圧変換出力電圧VOUTの精度悪化を防止でき、増幅精度の悪化を低減できる。
　さらに、複数入力端子IN1～IN4とノードN1～N4との間にスイッチ（特に第１スイッチS1～S4）を配置しないように構成したため、前述同様にスイッチのオン抵抗Ronに係る誤差の影響を排除することができ、これらの複数入力端子IN1～IN4に入力される入力電流IIN1～IIN4を精度良く電流電圧変換できる。
　第１入力端子IN1の第１入力電流IIN1に対応した第１、第２、第３スイッチS1,S5,S9をオンからオフした後に、第２入力端子IN2の第２入力電流IIN2に対応した第１、第２、第３スイッチS2,S6,S10をオフからオンするため、スイッチング時における過渡的な信号変化に基づく精度悪化を防止できる。
　（第２実施形態）
　図３は、第２実施形態に係るアナログマルチプレクサ付き増幅回路２０１の電気的構成図を示している。図３に示すように、入力抵抗群Rin1～Rin4は、複数入力端子IN1～IN4と第１スイッチ群S1～S4との間にそれぞれ直列接続されている。ここで入力抵抗群Rin1～Rin4と第１スイッチ群S1～S4との間のノードをそれぞれノードN1A～N4Aとする。複数入力端子IN1～IN4には、電圧VIN1～VIN4がそれぞれ入力可能になっている。この電圧VIN1～VIN4が「複数入力」に相当する。その他の構成は、第１実施形態と同様の構成であるため説明を省略する。この場合、下記の（２）式の関係が成立する。
Figure JPOXMLDOC01-appb-M000002
　ここで、＊は１～４のうちの何れかである。このような電圧入力の構成であっても、第１実施形態と同様に、オペアンプOP1の出力端子からのフィードバック経路に配置された第２スイッチS5～S8のオン抵抗Ronに係る誤差の影響を排除できると共に、第１スイッチS1～S4のオン抵抗Ronによる影響を排除できるため、出力電圧VOUTの精度の悪化を低減できる。
　（第３実施形態）
　図４は、第３実施形態に係るアナログマルチプレクサ付き増幅回路３０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図４に示すように、オフセット抵抗群Rdof1～Rdof4が、入力抵抗群Rin1～Rin4と第１スイッチ群S1～S4との間のノードN1A～N4Aとグランドノードとの間に接続されているところである。
　これらのオフセット抵抗群Rdof1～Rdof4は、入力端子IN1～IN4に印加される可能性のある正の静電気に対する耐量、所謂ＥＳＤ耐量を増加するために設けられる。前述したように、第１スイッチ群S1～S4は、例えばＭＯＳトランジスタにより構成されている。オフセット抵抗群Rdof1～Rdof4は、このＭＯＳトランジスタの入力側のドレインを保護するため、それぞれ、入力抵抗Rin1～Rin4及び第１スイッチ群S1～S4の間の各ノードN1A～N4Aとグランドノードとの間にプルダウン接続されている。その他の構成は、第２実施形態と同様の構成であるため説明を省略する。この場合、下記の（３）式の関係が成立する。
Figure JPOXMLDOC01-appb-M000003
　ここで、＊は１～４のうちの何れかである。入力端子IN1～IN4には、例えば最大＋１５ｋＶの静電気が印加されることもあるが、この＋１５ｋＶが入力端子IN1～IN4に印加されたとしても、入力端子IN1～IN4の入力電圧を分圧して第１スイッチ群S1～S4に通電されることになるため、第１スイッチ群S1～S4を構成するＭＯＳトランジスタを保護できると共にオペアンプOP1の反転入力端子も保護できる。このような電圧入力の構成であっても、複数入力端子IN1～IN4とノードN1A～N4Aとの間に第１スイッチS1～S4を介在して構成していないため、当該第１スイッチS1～S4のオン抵抗Ronの影響を除外できるようになり、第２実施形態と同様の作用効果を奏する。しかも、正の静電気に対するＥＳＤ耐量を向上できる。
　（第４実施形態）
　図５は、第４実施形態に係るアナログマルチプレクサ付き増幅回路４０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図５に示すように、オフセット抵抗群Ruof1～Ruof4が、入力抵抗群Rin1～Rin4及び第１スイッチ群S1～S4の間のノードN1A～N4Aと直流電源電圧Ｖccの出力ノード（直流電源電圧出力ノード相当）Ｎｃとの間に接続されているところにある。
　これらのオフセット抵抗群Ruof1～Ruof4は、入力端子IN1～IN4に印加される可能性のある負の静電気に対する耐量、所謂ＥＳＤ耐量を増加するために設けられる。前述したように、第１スイッチ群S1～S4は、例えばＭＯＳトランジスタにより構成されている。オフセット抵抗群Ruof1～Ruof4は、このＭＯＳトランジスタの入力側のドレインを保護するため、それぞれ、入力抵抗Rin1～Rin4及び第１スイッチ群S1～S4の間の各ノードN1A～N4Aと直流電源電圧Ｖccの出力ノードＮｃとの間にプルアップ接続されている。その他の構成は、第２実施形態と同様の構成であるため説明を省略する。この場合、下記の（４）式の関係が成立する。
Figure JPOXMLDOC01-appb-M000004
　ここで、「＊」は１～４のうちの何れかである。入力端子IN1～IN4には負の静電気が印加されることもあるが、この負の静電気が入力端子IN1～IN4に印加されたとしても、入力端子IN1～IN4の入力電圧を分圧して第１スイッチ群S1～S4に通電されることになるため、第１スイッチ群S1～S4を構成するＭＯＳトランジスタを保護できると共にオペアンプOP1の反転入力端子も保護できる。このような構成であっても、複数入力端子IN1～IN4とノードN1A～N4Aとの間に第１スイッチS1～S4を介在して構成していないため、当該第１スイッチS1～S4のオン抵抗Ronの影響を除外できるようになり、第２実施形態と同様の作用効果を奏すると共に、負の静電気に対するＥＳＤ耐量を向上できる。
　（第５実施形態）
　図６は、第５実施形態のアナログマルチプレクサ付き増幅回路（以下、増幅回路と略す）５０１の電気的構成図を示している。本実施形態が、第２実施形態と異なるところは、図６に示すように、フィードバック抵抗群Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4Cが、複数の抵抗素子Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4Cをそれぞれ直列接続して構成されているところにある。また、第３スイッチ群S9A～S12A,S9B～S12B,S9C～S12Cが、複数の抵抗素子Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4C及び第２スイッチ群S5～S8の間のノードN5A～N8A,N5B～N8B,N5C～N8Cと出力端子OUTとの間に接続されているところも異なる。
　第３スイッチ群S9A～S12A,S9B～S12B,S9C～S12Cは、電圧増幅ゲインを切替可能にするために設けられ、制御回路２からオン・オフ制御可能に構成されたスイッチ群であり、制御回路２は、第３スイッチ群S9A～S12A,S9B～S12B,S9C～S12Cの中から選択的に一つのスイッチ（例えば、図６ではS9C）をオン制御すると共に、残りのスイッチ（例えば、図６ではS9A～S12A,S9B～S12B,S10C～S12C）をオフ制御する。また同時に、制御回路２は、第１スイッチ群S1～S4のうち何れかの第１スイッチ（例えば、図６ではS1）を選択的にオン制御すると共に、第２スイッチ群S5～S8のうち何れかの第２スイッチ（例えば、図６ではS5）を選択的にオン制御する。
　すると、増幅回路５０１は、オペアンプOP1の出力端子から入力抵抗Rin1の側にフィードバックする経路途中のノード（例えば、図６でN5C）から一つの第３スイッチ（例えば、図６ではS9C）を通じて電圧VOUTを出力できる。
　ここで、制御回路２がスイッチS9Aをオン制御したときには、下記の（５－１）式の関係が成立し、制御回路２がスイッチS9Bをオン制御したときには、下記の（５－２）式の関係が成立し、制御回路２がスイッチS9Cをオン制御したときには、下記の（５－３）式の関係が成立する。
Figure JPOXMLDOC01-appb-M000005
　したがって、制御回路２が、第３スイッチS9A,S9B,S9Cのうち何れかのスイッチ（例えばS9C）を選択的にオン制御し、さらに、その他のスイッチ（例えばS9A,S9B）をオフ制御することで、電圧増幅ゲインを変更できる。ここでは、入力電圧VIN1の増幅電圧を出力電圧VOUTとする場合の説明を示したが、入力電圧VIN2～VIN4の増幅電圧を出力電圧VOUTとする場合についても同様であるため説明を省略する。
　本実施形態によれば、制御回路２は、オペアンプOP1の出力端子から入力抵抗Rin1の側に戻るフィードバック経路途中のノードN5A,N5B,N5Cの中から一つのノード（例えば、図６ではN5C）を選択して出力端子OUTに接続できるようになるため、電圧増幅ゲインを変更できる。
　（他の実施形態）
　本開示は、前述実施形態に限定されるものではなく、例えば以下に示す変形または拡張が可能である。前述した実施形態を組み合わせて構成することもできる。
　第１から第３スイッチ群S1～S4,S5～S8,S9～S12,S9A～S12A,S9B～S12B,S9C～S12Cの各スイッチのうち何れか又はその２つ以上のスイッチ群を一つのマルチプレクサに一体に設けた構成に適用できる。例えば第２及び第３スイッチ群S5～S8,S9～S12を一体のマルチプレクサにより構成しても良い。また、第２スイッチ群S5～S8が一つのマルチプレクサ、第３スイッチ群S9～S12が一つのマルチプレクサによりそれぞれ構成されていても良い。
　図面中、1,201,301,401,501はアナログマルチプレクサ付き増幅回路、OP1はオペアンプ、S1～S4は第１スイッチ（第１スイッチ群）、S5～S8は第２スイッチ（第２スイッチ群）、S9～S12,S9A～S12A,S9B～S12B,S9C～S12Cは第３スイッチ（第３スイッチ群）、Rf1～Rf4,Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4Cはフィードバック抵抗（フィードバック抵抗群）、IIN1～IIN4は入力電流（複数入力）、VIN1～VIN4は入力電圧（複数入力）、OUTは出力端子、を示す。
　前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。
　また本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

Claims (7)

  1. 　複数入力端子と一つの出力端子を備えるアナログマルチプレクサ付き増幅回路であって、
    　オペアンプ（OP1）と、
    　前記複数入力端子（IN1～IN4）と前記オペアンプの反転入力端子との間にそれぞれ接続された第１スイッチ群（S1～S4）と、
    　前記オペアンプの出力から、前記複数入力端子と前記第１スイッチ群との間のノード（N1～N4;N1A～N4A）に至るまでの間に、それぞれ第２スイッチ、フィードバック抵抗が順に直列接続された第２スイッチ群（S5～S8）及びフィードバック抵抗群（Rf1～Rf4；Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4C）と、
    　前記第２スイッチ群及び前記フィードバック抵抗群のそれぞれの間のノード（N5～N8）と前記出力端子との間にそれぞれ接続された第３スイッチ群（S9～S12；S9A～S12A,S9B～S12B,S9C～S12C）と、
    　を備えるアナログマルチプレクサ付き増幅回路。
  2. 　前記複数入力端子と前記第１スイッチ群との間にそれぞれ直列接続された入力抵抗群（Rin1～Rin4）をさらに備える請求項１記載のアナログマルチプレクサ付き増幅回路。
  3. 　前記入力抵抗群及び前記第１スイッチ群の間のノード（N1A～N4A）とグランドとの間に接続されたオフセット抵抗群（Rdof1～Rdof4）をさらに備える請求項２記載のアナログマルチプレクサ付き増幅回路。
  4. 　前記入力抵抗群及び前記第１スイッチ群の間のノード（N1A～N4A）と直流電源電圧出力ノードとの間に接続されたオフセット抵抗群（Ruof1～Ruof4）をさらに備える請求項２記載のアナログマルチプレクサ付き増幅回路。
  5. 　前記フィードバック抵抗群（Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4C）は、複数の抵抗素子（Rf1A～Rf4A,Rf1B～Rf4B,Rf1C～Rf4C）をそれぞれ直列接続して構成され、
    　前記第３スイッチ群（S9A～S12A,S9B～S12B,S9C～S12C）は、前記複数の抵抗素子及び前記第２スイッチ群のそれぞれの間のノード（N5A～N8A,N5B～N8B,N5C～N8C）と前記出力端子との間に接続されている請求項２記載のアナログマルチプレクサ付き増幅回路。
  6. 　前記フィードバック抵抗は、タンタルナイトライド（ＴａＮ）又はクロムシリコン（ＳｉＣｒ）を用いて構成される請求項１から５の何れか一項に記載のアナログマルチプレクサ付き増幅回路。
  7. 　前記第１から第３スイッチ群は、前記複数入力端子に対応した数だけそれぞれスイッチを備えて構成され、
    　前記複数入力端子に対応した前記第１から第３スイッチ群のスイッチを互いに同期してオン・オフする制御部（２）を備え、
    　前記制御部は、前記複数入力端子のうちの第１入力に対応した前記第１から第３スイッチ群のスイッチをオンからオフした後に、前記第１入力とは異なる第２入力に対応した前記第１から第３スイッチ群のスイッチをオフからオンする請求項１から６の何れか一項に記載のアナログマルチプレクサ付き増幅回路。
     
     
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