JP2008079100A - 選択回路 - Google Patents

Abstract

【課題】半導体スイッチ素子の有する非線形性によって引き起こされる信号歪を極めて小さく抑える。
【解決手段】入力端子ＩＮａと、入力端子ＩＮａに一端を接続する直列接続された抵抗素子Ｒ１ａ、Ｒ２ａと、抵抗素子間の接続点に一端を接続する半導体スイッチ素子ＳＷ１ａと、抵抗素子Ｒ１ａ、Ｒ２ａの他端に一端を接続する半導体スイッチ素子ＳＷ２ａ、ＳＷ３ａと、から構成される回路群を複数備える。それぞれの回路群中の半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎの他端を共通に反転入力端子と接続し、それぞれの回路群中の半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎの他端を共通に出力端子と接続する演算増幅器ＯＰと、それぞれの回路群中の半導体スイッチ素子ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎの他端を共通に接続する出力端子ＯＵＴと、を備える。
【選択図】図１

Description

本発明は、選択回路に係り、特に、複数のアナログ信号から一つを選択して出力する選択回路に係る。

オーディオ機器の信号処理において、しばしば、異なる複数の音源を全てアナログ信号に変換し、複数系統のアナログ信号から選択回路によって一つのアナログ信号を選択し、アナログ・デジタル変換（Ａ／Ｄ変換）してデジタル信号にした後に、ＤＳＰ（デジタル信号処理プロセッサ）等によって、音声処理を施すといった操作が行われる。例えば、特許文献１には、再生装置の出力信号を遮断するアナログスイッチ等を不要にしたセレクタ回路が記載されている。このセレクタ回路によれば、複数の再生装置は制御信号を受けて制御信号に基づき選択された再生装置のみが動作状態に制御されかつ動作状態に制御された再生装置以外の再生装置は非制御状態に制御される。各再生装置からの出力は演算増幅器からなる加算回路に供給されて加算される。この場合、出力を発生するのは動作状態に制御されている再生装置のみであり、かつ非動作状態に制御されている再生装置は出力を発生せず、さらに加算回路には動作状態に制御されている音源装置からの全出力が流れる。そこで、非動作状態に制御されている再生装置の出力抵抗が低くても、動作状態に制御されている再生装置からの出力は非動作状態に制御されている再生装置に吸い込まれることがない。このため、動作状態に制御されている再生装置の出力が非制御状態に制御されている再生装置により干渉されることはなくなって、アナログスイッチが不要となる。

特許文献１に記載のセレクタ回路は、使用しない再生装置を非動作状態とし、加算回路によって全ての再生装置の出力信号を加算するように動作する。このため、再生装置が動作状態／非動作状態となるように動作する必要があり、構成が複雑である。また、非動作状態に制御されている再生装置の出力信号が加算回路に入力されるために非動作状態の再生装置等からノイズの混入の虞がある。

そこで、特許文献２には、複数のマルチプレクサ入力と、マルチプレクサ出力と、スイッチ装置と、反転増幅器入力および非反転増幅器入力並びに増幅器出力を有する差動増幅器とを備えた集積アナログマルチプレクサが開示されている。このマルチプレクサにおいて、増幅器出力は、マルチプレクサ出力を形成し、差動増幅器は、反転増幅器として、増幅器出力から反転増幅器入力まで帰還路により接続され、スイッチ装置は、複数のマルチプレクサ入力のうちのいずれか１個を選択的に反転増幅器入力に接続するものである。

また、特許文献３には、オーディオ出力装置のための空間セービング且つ費用効果の良いオンチップ解決策を提供し、ボイス、ミュージックおよび呼出信号のような各種のオーディオ入力信号の重ね合わせ動作を可能にする回路が開示されている。この回路は、２以上のオーディオ入力チャンネルと、異なる入力オーディオ信号を駆動するスイッチ構成と、オーディオ信号の各入力線に対する抵抗器の構成と、入力と出力を有し重ね合わされたオーディオ信号を制御する出力段としての反転電圧増幅器とを含んでいる。入力は基準電圧と結合され、作動されたスイッチによりオーディオ信号を重ね合わせる。出力はラウドスピーカを作動するために使用され得る。さらに、この回路は、電圧増幅器用の入力抵抗器と、出力段の増幅器の利得を設定する手段とを含む。

なお、関連する技術として、特許文献４には、電源電圧を超えた信号を入力することができ、かつゲインの設定範囲を変更することができるゲインコントロール回路が開示されている。このゲインコントロール回路は、単一電源で動作し、かつゲインを可変できるように構成された増幅器を有する回路であって、複数の入力端子を有し、該複数の入力端子の各々に、重み付けされた抵抗値を有する複数の抵抗素子の各々の一端が接続され、該複数の抵抗素子の他端は共通接続され、該共通接続点がゲイン可変用の可変抵抗回路の入力側に接続されると共に、複数の入力端子の全て、または複数の入力端子のうちの一部の入力端子に信号を入力可能とする。

特開平８−７９０３２号公報 特開２００３−１９８３４５号公報 特開２００４−７５９０号公報 特開２００３−２２９７３６号公報

ところで、特許文献２、３に記載の装置において、信号源の選択のためのスイッチとして、電界効果トランジスタ等の半導体スイッチ素子が使われ、この半導体スイッチ素子は、信号源に対して抵抗素子と共に直列に接続され、信号経路上に存在している。なお、特許文献３では、スイッチの構成について特段の記載はないが、高集積化や低コスト化を考慮するならば、スイッチとして、半導体スイッチ素子が使われることは極めて一般的なことと考えられる。このような装置において、半導体スイッチ素子の入力信号に対する非線形性が問題となる。すなわち、オーディオ装置から出力される信号は、比較的大振幅であって、さらに、極めて低い歪特性が要求される。これに対し、従来の装置では、信号源からの出力信号は、直列接続状態にある半導体スイッチ素子と抵抗素子とを介して、増幅器に入力されると共に、半導体スイッチ素子は、制御端にオンオフ制御信号が与えられて信号源からの出力信号を断続するように制御が行われる。したがって、従来の装置では、オーディオ装置等の信号源を選択する半導体スイッチ素子の有する非線形性によって、選択された信号における信号歪が増大してしまう虞があった。

本発明の１つのアスペクトに係る選択回路は、選択回路入力端子と、直列接続された２個以上の抵抗素子から構成されると共に、選択回路入力端子に一端を接続する第１の抵抗素子群と、第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に一端を接続する第１の半導体スイッチ素子と、第１の抵抗素子群の他端に一端を接続する第２の半導体スイッチ素子と、第１の抵抗素子群の他端に一端を接続する第３の半導体スイッチ素子と、から構成される第１の回路群を複数備え、それぞれの回路群中の第１の半導体スイッチ素子の他端を共通に反転入力端子と接続し、それぞれの回路群中の第２の半導体スイッチ素子の他端を共通に出力端子と接続する演算増幅器と、それぞれの回路群中の第３の半導体スイッチ素子の他端を共通に接続する選択回路出力端子と、を備える。

本発明によれば、信号源を選択する半導体スイッチ素子は、第１および第２の半導体スイッチ素子であって、信号経路上に存在しないために、第１および第２の半導体スイッチ素子におけるオン抵抗の選択回路の入出力特性への影響は、極めて小さい。したがって、半導体スイッチ素子の有する非線形性によって引き起こされる信号歪を極めて小さく抑えることができる。

本発明の実施形態に係る選択回路は、入力端子（図１のＩＮａ）と、直列接続された２個以上の抵抗素子（図１のＲ１ａ、Ｒ２ａ）から構成されると共に、入力端子に一端を接続する抵抗素子群と、２個の抵抗素子間のいずれか一つの接続点に一端を接続する第１の半導体スイッチ素子（図１のＳＷ１ａ）と、抵抗素子群の他端に一端を接続する第２の半導体スイッチ素子（図１のＳＷ２ａ）と、抵抗素子群の他端に一端を接続する第３の半導体スイッチ素子（図１のＳＷ３ａ）と、から構成される回路群を複数備える。そして、それぞれの回路群中の第１の半導体スイッチ素子の他端を共通に反転入力端子と接続し、それぞれの回路群中の第２の半導体スイッチ素子の他端を共通に出力端子と接続する演算増幅器（図１のＯＰ）と、それぞれの回路群中の第３の半導体スイッチ素子の他端を共通に接続する出力端子（図１のＯＵＴ）と、を備える。

以上のような構成の選択回路において、入力端子から入力される信号を選択する半導体スイッチ素子は、第１および第２の半導体スイッチ素子が該当する。第１の半導体スイッチ素子は、２個の抵抗素子間のいずれか一つの接続点と演算増幅器の反転入力端子との間に接続されるために電流が流れない。したがって、選択回路の入出力特性は、第１の半導体スイッチ素子のオン抵抗の影響を受けることがない。また、第２の半導体スイッチ素子は、演算増幅器の出力端と選択回路の出力側である第３の半導体スイッチ素子との間に接続されるために、第２の半導体スイッチ素子の有するオン抵抗は、演算増幅器の利得に対応して低減される。このように、第１および第２の半導体スイッチ素子におけるオン抵抗による選択回路の入出力特性への影響は、極めて小さい。したがって、オン抵抗に付随する半導体スイッチ素子の有する非線形性は、ほとんど無視することができ、選択された信号における信号歪を極めて小さく抑えることができる。また、複数の信号源に対して演算増幅器が一つであるために、複数の信号源に対して各々演算増幅器を配する場合に比べて、ダイコストが小さく済む。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る選択回路の回路図およびスイッチの動作タイミングを表す図である。図１（Ａ）において、選択回路は、入力端子ＩＮａ、ＩＮｂ、・・ＩＮｎ、抵抗素子Ｒ１ａ、Ｒ１ｂ、・・Ｒ１ｎ、Ｒ２ａ、Ｒ２ｂ、・・Ｒ２ｎ、半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎ、ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎ、ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎ、演算増幅器ＯＰ、出力端子ＯＵＴ、スイッチ制御回路ＣＯＮを備える。

入力端子ＩＮａ、ＩＮｂ、・・ＩＮｎのそれぞれは、抵抗素子Ｒ１ａ、Ｒ１ｂ、・・Ｒ１ｎのそれぞれの一端に接続される。抵抗素子Ｒ１ａ、Ｒ１ｂ、・・Ｒ１ｎのそれぞれの他端は、それぞれ半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎの一端および抵抗素子Ｒ２ａ、Ｒ２ｂ、・・Ｒ２ｎの一端に接続される。抵抗素子Ｒ２ａ、Ｒ２ｂ、・・Ｒ２ｎのそれぞれの他端は、それぞれ半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎの一端および半導体スイッチ素子ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎの一端に接続される。半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎの他端は、それぞれ共通に演算増幅器ＯＰの反転入力端子に接続される。半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎの他端は、それぞれ共通に演算増幅器ＯＰの出力端子に接続される。なお、演算増幅器ＯＰの非反転入力端子は、接地される。半導体スイッチ素子ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎの他端は、それぞれ共通に出力端子ＯＵＴに接続される。なお、各半導体スイッチ素子は、電界効果トランジスタあるいはそれぞれが逆導電型となる２つの電界効果トランジスタを並列に組み合わせたトランスファゲートなどで構成される。

ここで、半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎは、スイッチ群ＳＷ１を構成し、半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎは、スイッチ群ＳＷ２を構成し、半導体スイッチ素子ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎは、スイッチ群ＳＷ３を構成する。スイッチ群ＳＷ１、ＳＷ２、ＳＷ３は、連動して動作し、それぞれのスイッチ群中に含まれる一つの半導体スイッチ素子がスイッチ制御回路ＣＯＮによってオンとなるように制御される。

図１（Ｂ）は、スイッチ群中の半導体スイッチ素子の制御状態を示すタイムチャートである。スイッチ制御回路ＣＯＮは、入力端子ＩＮａに入力される信号を選択する期間Ｔａにおいて、半導体スイッチ素子ＳＷ１ａ、ＳＷ２ａ、ＳＷ３ａをオンとして、演算増幅器ＯＰは、入力端子ＩＮａに入力される信号を反転増幅して出力端子ＯＵＴに出力する。同様に、入力端子ＩＮｂに入力される信号を選択する期間Ｔｂにおいて、半導体スイッチ素子ＳＷ１ｂ、ＳＷ２ｂ、ＳＷ３ｂをオンとし、入力端子ＩＮｂに入力される信号を反転増幅して出力端子ＯＵＴに出力する。さらに、入力端子ＩＮｎに入力される信号を選択する期間Ｔｎにおいて、半導体スイッチ素子ＳＷ１ｎ、ＳＷ２ｎ、ＳＷ３ｎをオンとし、入力端子ＩＮｎに入力される信号を反転増幅して出力端子ＯＵＴに出力する。

次に、半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎのオン抵抗の影響について説明する。図２は、演算増幅器の等価回路である。図２において、反転増幅器の電圧利得は、式（１）、式（２）で表される（導出は、後述の式（７）〜式（１２）を参照）。

ただし、

ここで、Δerrは誤差項、Ａ_{ＯＰＡＭＰ}は、オペアンプの有限開ループ利得、Ｒ_ＯＵＴはオペアンプの出力抵抗である。なお、理想的なオペアンプとして、開ループ利得が無限であると仮定すると、利得は次式となり、アンプの出力抵抗の影響は無視することができる。

ここで、半導体スイッチ素子のオン抵抗による影響を検討する。スイッチ素子のオン抵抗をＲ_ＯＮとすると、スイッチ素子を抵抗Ｒ２に直列接続した場合（図２のＡ点に挿入した場合）、利得及び誤差項は、式（３）で表される。

ただし、

一方、スイッチ素子を演算増幅器の出力端に直接接続した場合（図２のＢ点に挿入した場合）、利得及び誤差項は、式（４）で表される。

ただし、

一般に、演算増幅器の開ループ利得は、５，０００〜２０，０００倍程度で十分大きく、Ｒ２／Ｒ１は、数倍〜１０倍程度であり、出力抵抗は１００Ω程度で小さい。これを加味し、スイッチ素子をＡ点に挿入した場合とＢ点に挿入した場合とでの電圧利得の差分（すなわち、スイッチ素子のオン抵抗による利得誤差分）を計算すると、式（５）、式（６）となる。
Ａ点に挿入した場合、

Ｂ点に挿入した場合、

式（５）、式（６）を比較すると、以下のことがわかる。式（５）の場合、信号経路上にスイッチ素子を配するために、オン抵抗による電圧利得の誤差が無視できない。一方、式（６）では、Ｒ_ＯＮがおよそ１／Ａ_{ＯＰＡＭＰ}されて、演算増幅器の開ループ利得が十分大きければ、影響を無視できる。したがって、半導体スイッチ素子を演算増幅器の出力抵抗に直列に接続することで、Ｒ_ＯＮにより生じる信号歪みを抑制することができる。すなわち、図１によれば、スイッチ群ＳＷ２におけるオンとなった半導体スイッチ素子による非線形性は、選択回路の入出力特性にほとんど影響を与えることがない。

以下、式（１）の導出過程を示す。Ｒ１に流れる電流ｉ１、及び、Ｒ２に流れる電流ｉ２は、式（７）で与えられる。

ここで、出力Ｖｏｕｔと入力Ｖｉｎ間に流れる電流は、演算増幅器の出力から供給されるために、式（８）となる。

式（７）、（８）から、それぞれＶｄを導くと、式（９）、式（１０）になる。

式（９）および式（１０）からＶｄを消去し、式（１１）が得られる。

式（１１）において、ほとんどの場合、Ｒｏｕｔ＜＜Ｒ１、Ｒ２であり、かつ、Ａ_{ＯＰＡＭＰ}が十分に大きいので、左辺の第二項を無視する。よって、式（１２）を得る。

式（１２）を下記のように変形することで、式（１）が得られる。

図３は、本発明の第２の実施例に係る選択回路の回路図である。図３において、図１（Ａ）と同一の符号は同一物を示し、その説明を省略する。図３の選択回路は、図１（Ａ）に対して、抵抗素子Ｒｍａ、Ｒｍｂ、・・Ｒｍｎ（ｍは３以上の整数）、半導体スイッチ素子によって構成されるスイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎが追加されている。直列に接続される抵抗素子Ｒ１ａ、Ｒ２ａ、・・Ｒｍａの一端が入力端子ＩＮａに接続され、他端がスイッチ群ＳＷ２、ＳＷ３のそれぞれに含まれる半導体スイッチ素子の一端に接続される。また、直列に接続される抵抗素子Ｒ１ｂ、Ｒ２ｂ、・・Ｒｍｂの一端が入力端子ＩＮｂに接続され、他端がスイッチ群ＳＷ２、ＳＷ３のそれぞれに含まれる他の半導体スイッチ素子の一端に接続される。さらに、直列に接続される抵抗素子Ｒ１ｎ、Ｒ２ｎ、・・Ｒｍｎの一端が入力端子ＩＮｎに接続され、他端がスイッチ群ＳＷ２、ＳＷ３のそれぞれに含まれるさらに他の半導体スイッチ素子の一端に接続される。

スイッチ群ＳＷｇａは、抵抗素子Ｒ１ａ、Ｒ２ａ間の接続点、抵抗素子Ｒ２ａ、Ｒ３ａ間の接続点、・・抵抗素子Ｒｍ−１ａ、Ｒｍａ間の接続点、のいずれか一つの接続点を選択して、スイッチ群ＳＷ１に含まれる半導体スイッチ素子の一端に接続する。また、スイッチ群ＳＷｇｂは、抵抗素子Ｒ１ｂ、Ｒ２ｂ間の接続点、抵抗素子Ｒ２ｂ、Ｒ３ｂ間の接続点、・・抵抗素子Ｒｍ−１ｂ、Ｒｍｂ間の接続点、のいずれか一つの接続点を選択して、スイッチ群ＳＷ１に含まれる他の半導体スイッチ素子の一端に接続する。さらに、スイッチ群ＳＷｇｎは、抵抗素子Ｒ１ｎ、Ｒ２ｎ間の接続点、抵抗素子Ｒ２ｎ、Ｒ３ｎ間の接続点、・・抵抗素子Ｒｍ−１ｎ、Ｒｍｎ間の接続点、のいずれか一つの接続点を選択して、スイッチ群ＳＷ１に含まれるさらに他の半導体スイッチ素子の一端に接続する。

スイッチ制御回路ＣＯＮａは、図１（Ａ）のスイッチ制御回路ＣＯＮと同様に動作する。さらに、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎのそれぞれに含まれる半導体スイッチ素子を選択的にオンとするように制御する。この場合、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎは、図１（Ｂ）で示したようなタイミングで動作するわけではなく、一般に入力端子に供給される信号源が同一である限り固定的に設定されるものとする。すなわち、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎは、入力端子毎のゲイン調整用半導体スイッチ素子として機能し、このスイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎにそれぞれ含まれる半導体スイッチ素子を選択的にオンすることで、入力端子と出力端子との間における信号のゲインを調整することができる。この場合、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎ中のそれぞれのオンとなった半導体スイッチ素子の抵抗素子への接続点において、右側に存在する抵抗素子の抵抗値の総和と左側に存在する抵抗素子の抵抗値の総和との比からゲインが決定される。

なお、図３において、スイッチ群ＳＷ１を廃してスイッチ群ＳＷ１における全ての接点を短絡状態とし、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎにスイッチ群ＳＷ１の入力端子選択機能を代行させることも可能である。すなわち、スイッチ制御回路ＣＯＮａは、入力端子ＩＮａに入力される信号を選択する図１（Ｂ）に示す期間Ｔａにおいて、半導体スイッチ素子ＳＷ１ａをオンとする替わりに、スイッチ群ＳＷｇａ中のいずれか一つの半導体スイッチ素子のみをオンとするように制御する。また、入力端子ＩＮｂに入力される信号を選択する期間Ｔｂでは、半導体スイッチ素子ＳＷ１ｂをオンとする替わりに、スイッチ群ＳＷｇｂ中のいずれか一つの半導体スイッチ素子のみをオンとするように制御する。同様に、入力端子ＩＮｎに入力される信号を選択する期間Ｔｎでは、半導体スイッチ素子ＳＷ１ｎをオンとする替わりに、スイッチ群ＳＷｇｎ中のいずれか一つの半導体スイッチ素子のみをオンとするように制御する。このようにスイッチ制御回路ＣＯＮａが動作するように構成して、スイッチ群ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎにゲイン調整機能と入力端子選択機能とを備えさせることができる。

図４は、本発明の第３の実施例に係る選択回路の回路図である。図４において、図１（Ａ）と同一の符号は同一物を示し、その説明を省略する。図４の選択回路は、図１（Ａ）に対して、容量素子Ｃ１ａ、Ｃ１ｂ、・・Ｃ１ｎ、Ｃ２、ＡＤ変換器ＡＤＣが追加されている。容量素子Ｃ１ａ、Ｃ１ｂ、・・Ｃ１ｎのそれぞれは、入力端子ＩＮａと抵抗素子Ｒ１ａとの間、入力端子ＩＮｂと抵抗素子Ｒ１ｂとの間、・・入力端子ＩＮｎと抵抗素子Ｒ１ｎとの間にそれぞれ挿入される。また、容量素子Ｃ２は、スイッチ群ＳＷ３の共通端と接地間に接続され、スイッチ群ＳＷ３の共通端は、ＡＤ変換器ＡＤＣの入力端に接続される。

このような構成の選択回路において、入力端子ＩＮａ、ＩＮｂ、・・ＩＮｎのそれぞれに入力される信号は、それそれ容量素子Ｃ１ａ、Ｃ１ｂ、・・Ｃ１ｎによって低周波成分が遮断されて（容量素子Ｃ１ａ、Ｃ１ｂ、・・Ｃ１ｎがハイパスフィルタとして機能して）選択される。

また、容量素子Ｃ２は、スイッチ群ＳＷ３によって選択された信号（サンプリング信号）を保持し、サンプリングホールド回路として機能する。この場合、スイッチ群ＳＷ３に含まれる半導体スイッチ素子は、スイッチ群ＳＷ１、ＳＷ２中の半導体スイッチ素子と同様に非線形性を有する。しかしながら、スイッチ群ＳＷ３に含まれる半導体スイッチ素子は、サンプリングの立ち上り特性に影響を与えることがあっても、時間が充分経過したホールド時には、ほとんど電流を流すことが無く、ホールド時の電圧値の誤差となることはない。ＡＤ変換器ＡＤＣは、入力端子ＩＮａ、ＩＮｂ、・・ＩＮｎのそれぞれに入力される信号からスイッチ制御回路ＣＯＮによって選択される信号に対応して容量素子Ｃ２にホールドされた信号をＡＤ変換する。

このような構成の選択回路を用いることで、複数の信号源から出力されるアナログ信号を選択してＡＤ変換する場合に、半導体スイッチ素子の非線形性が極めて低く抑えられ、精度の高いＡＤ変換を行うことができる。

図５は、本発明の第４の実施例に係る選択回路の回路図である。図５において、図１（Ａ）と同一の符号は同一物を示し、その説明を省略する。図５の選択回路は、図１（Ａ）に対して、入力端子ＩＮａ＋、ＩＮｂ＋、・・ＩＮｎ＋、抵抗素子Ｒ３ａ、Ｒ３ｂ、・・Ｒ３ｎ、Ｒ４ａ、Ｒ４ｂ、・・Ｒ４ｎ、スイッチ群ＳＷ４が追加されている。入力端子ＩＮａ＋、ＩＮｂ＋、・・ＩＮｎ＋のそれぞれは、抵抗素子Ｒ３ａ、Ｒ３ｂ、・・Ｒ３ｎの一端にそれぞれ接続される。抵抗素子Ｒ３ａ、Ｒ３ｂ、・・Ｒ３ｎのそれぞれの他端は、それぞれスイッチ群ＳＷ４中の半導体スイッチ素子の一端および抵抗素子Ｒ４ａ、Ｒ４ｂ、・・Ｒ４ｎの一端に接続される。抵抗素子Ｒ４ａ、Ｒ４ｂ、・・Ｒ４ｎのそれぞれの他端は、接地される。スイッチ群ＳＷ４中の半導体スイッチ素子の他端は、それぞれ共通に演算増幅器ＯＰの非反転入力端子に接続される。

なお、入力端子ＩＮａ−、ＩＮｂ−、・・ＩＮｎ−は、それぞれ図１（Ａ）における入力端子ＩＮａ、ＩＮｂ、・・ＩＮｎに相当する。また、スイッチ制御回路ＣＯＮｂは、図１（Ａ）のスイッチ制御回路ＣＯＮと同様に動作し、スイッチ群ＳＷ１、ＳＷ２、ＳＷ３と、さらにスイッチ群ＳＷ４とを連動させてスイッチ群中に含まれるそれぞれの半導体スイッチ素子を選択的にオンとなるように動作させる。

以上のような構成の選択回路において、入力端子ＩＮａ＋と入力端子ＩＮａ−、入力端子ＩＮｂ＋と入力端子ＩＮｂ−、・・入力端子ＩＮｎ＋と入力端子ＩＮｎ−、のそれぞれには、信号源から出力される差動アナログ信号が供給される。これらの差動アナログ信号は、選択的に動作するスイッチ群ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４によって一つが選択され、増幅器ＯＰによって増幅されて出力端子ＯＵＴに出力される。

このような選択回路によれば、半導体スイッチ素子の非線形性が極めて低く抑えられると共に、差動アナログ信号を選択するように動作するので、同相ノイズに対する耐ノイズ特性が向上する。

図６は、本発明の第５の実施例に係る選択回路の回路図である。図６において、図５と同一の符号は同一物を示し、その説明を省略する。図６の選択回路は、図５に対して、スイッチ群ＳＷ５、ＳＷ６、出力端子ＯＵＴ−が追加されている。出力端子ＯＵＴ＋は、図１（Ａ）の出力端子ＯＵＴに相当する。また、演算増幅器ＯＰａは、差動入力差動出力の増幅器である。抵抗素子Ｒ４ａ、Ｒ４ｂ、・・Ｒ４ｎのそれぞれの他端は、それぞれスイッチ群ＳＷ５中に含まれる半導体スイッチ素子の一端およびスイッチ群ＳＷ６中に含まれる半導体スイッチ素子の一端に接続される。スイッチ群ＳＷ５中に含まれる半導体スイッチ素子の他端は、共通に演算増幅器ＯＰａの反転出力端子に接続される。スイッチ群ＳＷ６中に含まれる半導体スイッチ素子の他端は、共通に出力端子ＯＵＴ−に接続される。

スイッチ制御回路ＣＯＮｃは、図５のスイッチ制御回路ＣＯＮｂと同様に動作する。さらに、スイッチ群ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と同期してスイッチ群ＳＷ５、ＳＷ６のそれぞれに含まれる半導体スイッチ素子を選択的にオンとするように制御する。

以上のような構成の選択回路において、入力端子ＩＮａ＋と入力端子ＩＮａ−、入力端子ＩＮｂ＋と入力端子ＩＮｂ−、・・入力端子ＩＮｎ＋と入力端子ＩＮｎ−、のそれぞれには、信号源から出力される差動のアナログ信号が供給される。これらの差動のアナログ信号は、選択的に動作するスイッチ群ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６によって一つが選択され、増幅器ＯＰａによって増幅されて出力端子ＯＵＴ＋、ＯＵＴ−から差動信号として出力される。

このような選択回路によれば、半導体スイッチ素子の非線形性が極めて低く抑えられると共に、全体が差動のアナログ信号を扱うので、同相ノイズに対する耐ノイズ特性がより向上する。

なお、実施例４、５では図示していないが、実施例２で示したようなゲイン調整用半導体スイッチ素子を正相系および逆相系の経路に追加したり、追加したゲイン調整用半導体スイッチ素子にゲイン調整機能と入力端子選択機能とを兼ね備えさせたりしてもよい。また、実施例３で示したようなハイパスフィルタとして機能する容量素子やサンプリングホールド回路として機能する容量素子を追加するようにしてもよい。

本発明の第１の実施例に係る選択回路の回路図およびスイッチの動作タイミングを表す図である。 演算増幅器の等価回路である。 本発明の第２の実施例に係る選択回路の回路図である。 本発明の第３の実施例に係る選択回路の回路図である。 本発明の第４の実施例に係る選択回路の回路図である。 本発明の第５の実施例に係る選択回路の回路図である。

符号の説明

ＣＯＮ、ＣＯＮａ、ＣＯＮｂ、ＣＯＮｃ スイッチ制御回路
ＩＮａ、ＩＮｂ、・・ＩＮｎ、ＩＮａ＋、ＩＮｂ＋、・・ＩＮｎ＋、ＩＮａ−、ＩＮｂ−、・・ＩＮｎ− 入力端子
ＯＰ、ＯＰａ 演算増幅器
ＯＵＴ、ＯＵＴ＋、ＯＵＴ− 出力端子
Ｒ１ａ、Ｒ１ｂ、・・Ｒ１ｎ、Ｒ２ａ、Ｒ２ｂ、・・Ｒ２ｎ、Ｒ３ａ、Ｒ３ｂ、・・Ｒ３ｎ、Ｒ４ａ、Ｒ４ｂ、・・Ｒ４ｎ、Ｒｍａ、Ｒｍｂ、・・Ｒｍｎ 抵抗素子
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷｇａ、ＳＷｇｂ、・・ＳＷｇｎ スイッチ群
ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎ、ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎ、ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎ 半導体スイッチ素子

Claims (12)

1. 選択回路入力端子と、
   直列接続された２個以上の抵抗素子から構成されると共に、前記選択回路入力端子に一端を接続する第１の抵抗素子群と、
   前記第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に一端を接続する第１の半導体スイッチ素子と、
   前記第１の抵抗素子群の他端に一端を接続する第２の半導体スイッチ素子と、
   前記第１の抵抗素子群の他端に一端を接続する第３の半導体スイッチ素子と、
   から構成される第１の回路群を複数備え、
   それぞれの前記回路群中の第１の半導体スイッチ素子の他端を共通に反転入力端子と接続し、それぞれの前記回路群中の第２の半導体スイッチ素子の他端を共通に出力端子と接続する演算増幅器と、
   それぞれの前記回路群中の第３の半導体スイッチ素子の他端を共通に接続する選択回路出力端子と、
   を備えることを特徴とする選択回路。
2. 前記第１の半導体スイッチ素子の一端を前記第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、前記第１の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記第１の半導体スイッチ素子の一端との間にそれぞれゲイン調整用半導体スイッチ素子を挿入することを特徴とする請求項１記載の選択回路。
3. 前記第１の半導体スイッチ素子の一端を前記第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、前記第１の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記反転入力端子との間にそれぞれゲイン調整用半導体スイッチ素子を挿入し、前記第１の半導体スイッチ素子を廃することを特徴とする請求項１記載の選択回路。
4. 前記選択回路入力端子と前記第１の抵抗素子群との間に第１の容量素子を挿入することを特徴とする請求項１乃至３のいずれか一に記載の選択回路。
5. 前記選択回路出力端子と接地との間に第２の容量素子を備えることを特徴とする請求項１乃至４のいずれか一に記載の選択回路。
6. 選択回路逆相入力端子と、
   直列接続された２個以上の抵抗素子から構成されると共に、前記選択回路逆相入力端子に一端を接続し、他端を接地する第２の抵抗素子群と、
   前記第２の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に一端を接続する第４の半導体スイッチ素子と、
   から構成される第２の回路群を前記第１の回路群と同数さらに備え、
   前記演算増幅器は、それぞれの前記第２の回路群中の第４の半導体スイッチ素子の他端を共通に接続する非反転入力端子を備えることを特徴とする請求項１記載の選択回路。
7. 選択回路逆相入力端子と、
   直列接続された２個以上の抵抗素子から構成されると共に、前記選択回路逆相入力端子に一端を接続する第２の抵抗素子群と、
   前記第２の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に一端を接続する第４の半導体スイッチ素子と、
   前記第２の抵抗素子群の他端に一端を接続する第５の半導体スイッチ素子と、
   前記第２の抵抗素子群の他端に一端を接続する第６の半導体スイッチ素子と、
   から構成される第２の回路群を前記第１の回路群と同数さらに備え、
   それぞれの前記第２の回路群中の第６の半導体スイッチ素子の他端を共通に接続する選択回路逆相出力端子を備え、
   前記演算増幅器は、非反転入力端子と、逆相出力端子とをさらに備え、それぞれの前記第２の回路群中の第４の半導体スイッチ素子の他端を共通に前記非反転入力端子と接続し、それぞれの前記第２の回路群中の第５の半導体スイッチ素子の他端を共通に前記逆相出力端子と接続することを特徴とする請求項１記載の選択回路。
8. 前記第１の半導体スイッチ素子の一端を前記第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、
   前記第１の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記第１の半導体スイッチ素子の一端との間にそれぞれ第１のゲイン調整用半導体スイッチ素子を挿入し、
   前記第４の半導体スイッチ素子の一端を前記第２の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、
   前記第２の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記第４の半導体スイッチ素子の一端との間にそれぞれ第２のゲイン調整用半導体スイッチ素子を挿入することを特徴とする請求項６または７記載の選択回路。
9. 前記第１の半導体スイッチ素子の一端を前記第１の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、
   前記第１の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記反転入力端子との間にそれぞれ第１のゲイン調整用半導体スイッチ素子を挿入し、前記第１の半導体スイッチ素子を廃し、
   前記第４の半導体スイッチ素子の一端を前記第２の抵抗素子群中の２個の抵抗素子間のいずれか一つの接続点に接続する替わりに、
   前記第２の抵抗素子群は、抵抗素子を３個以上含み、該抵抗素子間のそれぞれの接続点と前記非反転入力端子との間にそれぞれ第２のゲイン調整用半導体スイッチ素子を挿入し、前記第４の半導体スイッチ素子を廃することを特徴とする請求項６または７記載の選択回路。
10. 前記選択回路入力端子と前記第１の抵抗素子群との間に第１の容量素子を挿入し、
    前記選択回路逆相入力端子と前記第２の抵抗素子群との間に第３の容量素子を挿入することを特徴とする請求項７乃至９のいずれか一に記載の選択回路。
11. 前記選択回路出力端子と前記選択回路逆相出力端子との間に第４の容量素子を備えることを特徴とする請求項７記載の選択回路。
12. 請求項１乃至１１のいずれか一に記載の選択回路を前置回路として備えることを特徴とするＡＤ変換器。

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