JP2002534884A - 演算増幅器のためのノイズ低減機構 - Google Patents

Abstract

(57)【要約】 差分信号を生成又は増幅するための方法及び装置が記載されている。第１のｏｐアンプ（ｏｐアンプ１’）のアウトプットは差分信号の一端に対応する。第２のｏｐアンプ（ｏｐアンプ２’）のアウトプットは差分信号のもう一方の端に対応する。第１のｏｐアンプ（ｏｐアンプ１’）の反転インプットは、第２のｏｐアンプ（ｏｐアンプ２’）の非反転インプットに接続されている。

Description

【発明の詳細な説明】

【０００１】 発明の背景 本発明は、差分信号構成における演算増幅器（ｏｐアンプ）の使用に関する。
更に詳細には、本発明は、差分信号を生成するｏｐアンプの性能を向上させる技
術を提供するものである。

【０００２】 アナログ集積回路では、電気信号はしばしば差分形態にて処理される。即ち、
各信号は等振幅と逆位相とを有する一対の相対物を備える。差分構成は、例えば
、単端設計と比較して顕著に向上した供給電力ノイズ除去を示すということ等、
多くの理由から採用されている。ｏｐアンプは、差分システムにおける最も一般
的な回路構成要素の１つである。図１に、差分設計において一般的に採用されて
いるｏｐアンプ回路を示す。

【０００３】 図１は、入力された単端信号Ｖｉｎを、Ｖ＋及びＶ−により示される差分信号
に変換するための回路１００を示す。このような回路は、例えば、差分構成を伴
う集積回路が単端信号とインターフェイスしなければならないより大規模なシス
テムに埋め込まれる場合において一般的である。単端信号から差分信号への変換
では、インプットバッファとしての第１のｏｐアンプ１と第２のｏｐアンプ２と
を用いて、Ｖｉｎの位相反転相対物を生成する。その後、元来の同相信号（Ｖ−
）と位相反転信号（Ｖ＋）は、いずれも次の差分回路構成（例えば、第３のｏｐ
アンプ３）に供給される。ｏｐアンプ１により提供される緩衝は、次の回路構成
に低インピーダンス信号を供給する。このことは望ましいことではあるが、コス
トを上昇させる。即ち、増幅段階を付加することによって、ノイズ、歪み、オフ
セット、及びその他の望ましくない効果が起こり得る。

【０００４】 ｏｐアンプ１に関連して図１に示すように、また、本明細書にて説明されてい
るその他の図面のそれぞれにおけるｏｐアンプについて想定されるように、各ｏ
ｐアンプに関連するノイズ電圧はインプット関連ノイズ電圧ソースＶｎとしてモ
デル化される。それぞれのｏｐアンプについてのインプット関連ノイズソースは
、下付き文字による参照番号により識別される。即ち、ｏｐアンプ１についての
ノイズソースはＶｎ₁によって表される。ノイズ値は、ノイズ電圧の二乗値、例
えばＶｎ₁ ²によって示される。以下の説明によって理解されるように、かつ、ノ
イズソースには相関関係がないことを想定したうえで、これらのノイズ電圧の加
重和は、二乗値の和の平方根として算出される。同様に、以下の説明により理解
されるように、インプットゲインは抵抗値Ｒ２の抵抗値Ｒ１に対する比によって
設定される。Ｒ３及びＲ４の抵抗値は、Ｖ＋がＶ−と等振幅であると共に逆位相
であることを確実にするために、等しい値である。ｏｐアンプ３及び抵抗Ｒ５〜
Ｒ８は単端から差分への変換に追従し得る差分回路構成を代表するものとして示
されるが、ここではこれ以上説明しない。興味ある主要パラメータは、差分回路
構成の等価インプットに示されたノイズ電圧、即ち、Ｖｄｉｆｆ＝（Ｖ＋）−（
Ｖ−）である。

【０００５】 Ｖ−におけるノイズ電圧を示す式は以下の通りである。 Ｖｎ²（Ｖ−）＝Ｖｎ₁ ²（１＋Ｒ２／Ｒ１） （１） Ｖ＋におけるノイズ電圧を示す式は以下の通りである。 Ｖｎ²（Ｖ＋）＝Ｖｎ₂ ²（１＋Ｒ４／Ｒ３）−Ｖｎ₁ ²（１＋Ｒ２／Ｒ１） （Ｒ４／Ｒ３） （２）

【０００６】 Ｒ３＝Ｒ４であるため、 Ｖｎ²（Ｖ＋）＝２Ｖｎ₂ ²−Ｖｎ₁ ²（１＋Ｒ２／Ｒ１） （３） 従って、ｏｐアンプ３へのインプットにて示されるノイズは、以下の通りであ
る。

【０００７】 Ｖｄｉｆｆ²＝Ｖｎ²（Ｖ＋）−Ｖｎ²（Ｖ−） （４） ＝２Ｖｎ₂ ²−Ｖｎ₁ ²（１＋Ｒ２／Ｒ１）−Ｖｎ₁ ²（１＋ Ｒ２／Ｒ１） （５） ＝２Ｖｎ₂ ²−２Ｖｎ₁ ²（１＋Ｒ２／Ｒ１） （６）

【０００８】 以上の式より、インプット緩衝増幅器のノイズ電圧Ｖｎ₁ ²は、ｏｐアンプ１の
非反転ゲイン構成により増幅され、差分回路構成のＶ−インプットに適用される
ことがわかる。また、この増幅器ノイズは位相を反転され、差分回路構成におけ
るＶ＋インプットに適用される。従って、Ｖｎ₁ ²はｏｐアンプ１及びｏｐアンプ
２の両方により効果的に増幅される。このため、ｏｐアンプ１のノイズ生成を最
小化させるべく、ｏｐアンプ１の位置においては特に低ノイズのｏｐアンプが必
要になる。以下の説明により理解されるように、低ノイズアンプは、コスト及び
シリコンという点において高価である。 従って、差分構成におけるｏｐアンプのノイズ性能を改善させ得る技術を提供
することが望ましい。

【０００９】 発明の概要 本発明により、差分構成における演算増幅器（ｏｐアンプ）の性能を顕著に改
善する技術が提供される。記載する種々の実施の形態によれば、第１及び第２の
ｏｐアンプは差分信号を生成するように構成され、第１のｏｐアンプは同差分信
号の一端を生成し、第２のｏｐアンプはもう一方の端を生成する。これらｏｐア
ンプは単端信号を受信し、同信号を差分信号に変換するように構成され得る。単
端から差分への適用に応じて、ｏｐアンプは反転構成又は非反転構成のいずれか
にて構成され得る。また、ｏｐアンプは、それぞれが差分信号の半分を受信し、
差分アウトプット信号を生成すべくそれを緩衝及び／又は増幅する「偽」差分構
成にて構成され得る。それぞれの構成において、一方のｏｐアンプの反転インプ
ットは、もう一方のｏｐアンプの非反転インプットに接続される。即ち、第２の
ｏｐアンプの非反転インプットを接地又は定バイアス電圧にバイアスするのでは
なく、同非反転インプットは、対を成す装置の信号インプットに接続される。或
る実施の形態では、用途に応じて２つのｏｐアンプの種々の構成を実現する多数
のスイッチが具備される。

【００１０】 以下に詳細に説明するように、この構成における効果は、第１のｏｐアンプの
インプット関連ノイズの重要な要素は、差分アウトプットにおける共通モード信
号として示されており、従って、この要素は、優れた共通モード除去能をもつと
前提されるその他のｏｐアンプ等の下流装置によって除去されるという点にある
。実際のところ、本発明によって得られる利点はノイズの改善のみではない。即
ち、以下に記載するように、インプット関連電圧ソースとしてモデル化され得る
ｏｐアンプの異常な挙動による有害な作用、例えば歪みもまた、本明細書に記載
の技術により低減される。

【００１１】 従って、本発明は、差分信号を生成するための方法及び装置を提供する。第１
の演算増幅器のアウトプットは、差分信号の一端に対応する。第２の演算増幅器
のアウトプットは、同差分信号のもう一方の端に対応する。第１の演算増幅器の
反転インプットは、第２の演算増幅器の非反転インプットに接続されている。 本明細書の以下の記載及び添付図面を参照することにより、本発明の本質及び
利点について更なる理解が得られるであろう。

【００１２】 実施の形態の詳細な説明 図２は、本発明の一実施の形態に従って設計された、単端信号を差分信号に変
換するための回路２００の概略図である。図１のようにｏｐアンプ２‘の非反転
インプットを接地するのではなく、ｏｐアンプ２’の非反転インプットはｏｐア
ンプ１’の反転インプットに接続されている。

【００１３】 この構成における回路ノイズを算出する式は、以下の通りである。 Ｖｎ²（Ｖ−）＝Ｖｎ_1' ²（１＋Ｒ２’／Ｒ１’） （７）

【００１４】 同式から明らかなように、この条件は図１の回路からは変更されていない（図
１参照）。しかしながら、 Ｖｎ²（Ｖ＋）＝Ｖｎ_2' ²（１＋Ｒ４’／Ｒ３’）−Ｖｎ_1' ²（１＋Ｒ２’ ／Ｒ１’）（Ｒ４’／Ｒ３’）＋Ｖｎ_1' ²（１＋Ｒ４’／ Ｒ３’） （８）

【００１５】 であり、更に、Ｒ３＝Ｒ４であるため、 Ｖｎ²（Ｖ＋）＝２Ｖｎ_2' ²−Ｖｎ_1' ²（１＋Ｒ２’／Ｒ１’）＋ ２Ｖｎ_1' ² （９）

【００１６】 Ｖｎｄｉｆｆ²＝Ｖｎ²（Ｖ＋）−Ｖｎ²（Ｖ−） （１０） ＝２Ｖｎ_2' ²−Ｖｎ_1' ²（１＋Ｒ２’／Ｒ１’）＋ ２Ｖｎ_1' ²−Ｖｎ_1' ²（１＋Ｒ２’／Ｒ１’） （１１） ＝２Ｖｎ_2' ²−２Ｖｎ_1' ²（１＋Ｒ２’／Ｒ１’）＋ ２Ｖｎ_1' ² （１２） ＝２Ｖｎ_2' ²−２Ｖｎ_1' ²（Ｒ２’／Ｒ１’） （１３）

【００１７】 上記の式より明らかなように、回路２００のＶｎｄｉｆｆ²は、回路１００の
Ｖｎｄｉｆｆ²より２Ｖｎ_1' ²１つ分だけ少ない。更に、Ｒ２’／Ｒ１’比が小さ
くなるにつれて、Ｖｎ_1'によるノイズ生成、即ち、ｏｐアンプ１のインプット関
連ノイズの残量もまた小さくなり、実際のところ、システムによっては、Ｖｎ_2' によるノイズ生成に対して無視できる程度にまで小さくなる。例えば、Ｖｉｎが
従来の＋１５Ｖ／−１５Ｖのオーディオｏｐアンプ設計によって動作されると共
に、図２の回路構成が＋５Ｖの回路構成である場合は、Ｒ２’／Ｒ１’比は、３
０Ｖｐｐの大きい信号を５Ｖｐｐの範囲に収まる程度に小さくする必要がある。
このようなシステムでは、Ｒ２’／Ｒ１’は１／６にほぼ等しく、ｏｐアンプ１
‘のノイズ生成の残量は、極めて小さくなる。

【００１８】 このような構成の更なる利点は、インプット関連ノイズ電圧ソースＶｎ_1'が、
インプット関連電圧ソースとしてモデル化できるその他の任意の異常挙動、例え
ば、オフセット又は歪み等によって置き換えられる場合に見られる。このような
置き換えに対しても上記の解析結果が当てはまり、ｏｐアンプ１’におけるこれ
ら他の異常の有害作用もまた低減される。このことは、総合的なシステムの性能
を低下させることなく、より小型で安価な低電力型ｏｐアンプによる置き換えを
可能にすることによって、ノイズ、歪み、オフセット等、ｏｐアンプ１’の要件
が、本発明の適用によって緩和されるという点において、回路設計者にとって実
質的に有利に用いられ得る。また、本発明は、基本的に無料（for free）で総合
的なシステムの性能を改善させるように、ｏｐアンプ１’の性能要件を緩和する
ことなく用いられ得る。

【００１９】 以下、本発明の別の実施の形態を、図３及び図４を参照して記載する。図３は
、Ｖｉｎ＋及びＶｉｎ−として表される既存の差分信号を緩衝及び／又は増幅す
るための回路３００を示す。インプット信号は、それぞれ−Ｒ１２／Ｒ１１及び
−Ｒ１４／Ｒ１３のゲインを有するように構成されている２つの別個の増幅器、
即ちｏｐアンプ４及びｏｐアンプ５を通過する。これらアンプのアウトプットは
共同で、任意の汎用差分受信回路構成を示す一般の差分増幅器ブロック２０２に
供給される増幅差分信号を構成する。

【００２０】 この場合、２つの増幅器、ｏｐアンプ４及びｏｐアンプ５によるノイズ生成は
、以下の通りである。 Ｖｎ²（Ｖ−）＝Ｖｎ₄ ²（１＋Ｒ１２／Ｒ１１） （１４） Ｖｎ²（Ｖ＋）＝Ｖｎ₅ ²（１＋Ｒ１４／Ｒ１３） （１５） Ｖｎｄｉｆｆ²＝Ｖｎ²（Ｖ＋）−Ｖｎ²（Ｖ−） ＝Ｖｎ₅ ²（１＋Ｒ１４／Ｒ１３）−Ｖｎ₄ ²（１＋Ｒ１２／ Ｒ１１） （１６）

【００２１】 図１の回路１００の場合と同様に、ｏｐアンプ４及びｏｐアンプ５の両者から
の顕著なノイズ生成がある。

【００２２】 図４は、本発明の別の実施の形態における、既存の差分信号を緩衝及び／又は
増幅するための回路４００を示す概略図である。ｏｐアンプ５’の非反転インプ
ット端末は図３に示すように接地されるのではなく、ｏｐアンプ４’の反転イン
プットに接続されている。図４の構成におけるノイズの概略は以下の通りである
。

【００２３】 Ｖｎ²（Ｖ−）＝Ｖｎ_4' ²（１＋Ｒ１２’／Ｒ１１’） （１７） この式から明らかなように、この条件は図３に示す回路から変更されていない
（図４参照）。しかしながら、 Ｖｎ²（Ｖ＋）＝Ｖｎ_5' ²（１＋Ｒ１４’／Ｒ１３’）＋Ｖｎ_4' ²（１＋ Ｒ１３’／Ｒ１４’） （１８）

【００２４】 Ｖｎｄｉｆｆ²＝Ｖｎ²（Ｖ＋）−Ｖｎ²（Ｖ−） ＝Ｖｎ_5' ²（１＋Ｒ１４’／Ｒ１３’） ＋Ｖｎ_4' ²（１＋Ｒ１３’／Ｒ１４’） −Ｖｎ_4' ²（１＋Ｒ１２’／Ｒ１１’） （１９）

【００２５】 真の差分対照性を得るためには、Ｒ１４’／Ｒ１３’＝Ｒ１２’／Ｒ１１’で
ある。従って、 Ｖｎｄｉｆｆ²＝Ｖｎ²（Ｖ＋）−Ｖｎ²（Ｖ−） ＝Ｖｎ_5' ²（１＋Ｒ１４’／Ｒ１３’） （２０）

【００２６】 再構成によって、ｏｐアンプ４’のノイズ生成が消滅したことが明らかである
。Ｖｎ_4' ²及びＶｎ_5' ²が相関していないとすれば、このことは、同（偽）差分増
幅段階からのノイズ生成における３ｄＢの低減を成す。更に、単端から差分への
変換回路構成における上記の場合と同様に、インプット関連電圧ソースとしてモ
デル化可能なｏｐアンプ１のあらゆる望ましくない要素もまた消滅する。

【００２７】 図５は、本発明の更に別の実施の形態を示す詳細図である。回路５００は、同
回路５００が３つのモードにて作動するように構成され得る左方ｏｐアンプ５０
２及び右方ｏｐアンプ５０４を用いている。３つのモードとは、（１）偽差分増
幅、（２）非反転単端差分変換、及び（３）反転単端差分変換である。

【００２８】 通常の操作において、ＭＵＴＥインプットポートはロジック０であり、ＣＡＬ
＿ＯＮＢインプットポートはロジック１である。「ｃｏｍｐｒｅｓｓ＿ｉｎ」イ
ンプットポートは本発明において重要ではなく、０Ｖであると想定する。「ｓｐ
ｌｔｍｕｘ２＿ｅｓｄ」という参照符号を付された回路要素は、ｃｍｏｓ伝送ゲ
ートである。同要素におけるＶ，Ｇ，及びＳ端末は、小信号分析については無視
してよい。同要素における「ｅｎｔｌ」インプットによって、ロジック１のとき
には「ｔ１」及び「ｔ０」のポート間における伝導が生じ、ロジック０のときに
は「ｔ１」及び「ｔ０」のポート間のパスが開放される。ＶＣＭは共通モードバ
イアス電圧であり、この場合は２．４Ｖである。ＩＮＰは各ｏｐアンプにおける
非反転インプットであり、ＩＮＭは各ｏｐアンプにおける反転インプットであり
、ＯＵＴＰは各ｏｐアンプのアウトプット端末である。ｏｐアンプにおけるその
他の全端末は、小信号分析については無視してよい。いずれのｏｐアンプも２つ
の部分から成ることが示されているが、このことは本発明において重要ではない
。「ｆｂ＿ｒｅｓｂａｎｋ」という参照符号を付された回路要素は、０．５ｄＢ
ステップのゲインコントロールを生成すべく選択された数値を伴う１０．６２ｋ
から２０ｋまでの範囲の１２フィードバック抵抗バンクである。ここで用いられ
ている特定のフィードバック抵抗構成は本発明において重要ではないが、本発明
における一定の実施の形態においては、両方のｏｐアンプにおけるフィードバッ
ク抵抗は等しい状態に保持され、即ち、共に推移する。図に示す点の間において
、例えば、ＩＮＭ１及びＩＮＭ２「ジャンプ」というラベルを介して、一定の接
続性が確立されることに留意されたい。

【００２９】 回路は、以下の表２に示すように動作される。

【００３０】

【表２】 以上、本発明における一定の実施の形態を参照して、本発明を詳細に図示する
と共に説明したが、開示されている実施の形態における形態及び詳細は、本発明
の精神又は範囲から逸脱することなく変更可能であることは、当該技術分野の従
業者に理解されるであろう。例えば、本発明の種々の実施の形態は、個々の要素
を用いても、また、従来の半導体製造技術を用いる集積回路としても実行し得る
ものである。更に、本発明における集積回路の実行は、例えば、ＣＭＯＳ技術等
の任意の適切なテクノロジーを用い得る。また、本発明における演算増幅器間の
接続は、恒久的に配線されてもよいが、図５を参照して上記にて説明したように
プログラム可能なものであってもよい。従って、本発明の範囲は、添付クレーム
を参照して決定されるものとする。

【図面の簡単な説明】

【図１】 単端信号を差分信号に変換するための回路を示す概略図。

【図２】 本発明の一実施の形態を示す概略図。

【図３】 差分信号を緩衝及び／又は増幅するための回路を示す概略図。

【図４】 本発明の別の実施の形態を示す概略図。

【図５】 本発明の別の実施の形態を示す詳細図。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／４０６，３１９ (32)優先日 平成11年９月27日(1999．9．27) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5J066 AA01 AA12 CA41 CA87 FA15 HA10 HA25 HA29 HA38 KA01 KA04 MA08 MA11 TA01 5J069 AA01 AA12 CA41 CA87 FA15 HA10 HA25 HA29 HA38 KA01 KA04 MA08 MA11 TA01 5J092 AA01 AA12 CA41 CA87 FA15 HA10 HA25 HA29 HA38 KA01 KA04 MA08 MA11 TA01

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１の演算増幅器と、同第１の演算増幅器のアウトプットは
   差分信号の一端に対応することと、 第２の演算増幅器と、同第２の演算増幅器のアウトプットは同差分信号のもう
   一方の端に対応することとを備え、 第１及び第２の演算増幅器の一方の増幅器における反転インプットは、第１及
   び第２の演算増幅器のもう一方の増幅器における非反転インプットに接続されて
   いる、差分信号を生成するための回路。
2. 【請求項２】 第１及び第２の演算増幅器は、単端インプット信号を受け取
   り差分信号を生成するように構成されている請求項１に記載の回路。
3. 【請求項３】 第１及び第２の演算増幅器は反転回路として構成されている
   請求項２に記載の回路。
4. 【請求項４】 第１及び第２の演算増幅器は非反転回路として構成されてい
   る請求項２に記載の回路。
5. 【請求項５】 第１及び第２の演算増幅器は、差分インプット信号を受け取
   り差分信号を生成するように構成されている請求項１に記載の回路。
6. 【請求項６】 第１及び第２の演算増幅器を複数の構成に構成するための複
   数のスイッチを更に備える請求項１に記載の回路。
7. 【請求項７】 複数の構成は、第１及び第２の演算増幅器が単端インプット
   信号を受け取り差分信号を生成するように構成されている第１の構成を含む請求
   項６に記載の回路。
8. 【請求項８】 第１の構成で、第１及び第２の演算増幅器は反転回路として
   構成されている請求項７に記載の回路。
9. 【請求項９】 第１の構成で、第１及び第２の演算増幅器は非反転回路とし
   て構成されている請求項７に記載の回路。
10. 【請求項１０】 複数の構成は、第１及び第２の演算増幅器が差分インプッ
    ト信号を受け取り差分信号を生成するように構成されている第１の構成を含む請
    求項６に記載の回路。
11. 【請求項１１】 複数のスイッチは、第１及び第２のロジックインプットに
    接続されたスイッチ制御ロジック回路構成により制御される請求項６に記載の回
    路。
12. 【請求項１２】 スイッチ制御ロジック回路構成のスイッチは、以下の真理
    値表に対応している請求項１１に記載の回路。 【表１】
13. 【請求項１３】 回路は別個の要素により実行される請求項１に記載の回路
    。
14. 【請求項１４】 回路は集積回路である請求項１に記載の回路。
15. 【請求項１５】 差分アウトプット信号の一端に対応するアウトプットを有
    する第１の演算増幅器と、 同差分アウトプット信号のもう一方の端に対応するアウトプットを有する第２
    の演算増幅器と、 第１及び第２の演算増幅器に接続された複数のスイッチと、を備え、 第１のモードでは、同複数のスイッチは、第１及び第２の演算増幅器が単端イ
    ンプット信号を受け取り差分アウトプット信号を生成するように構成し、第２の
    モードでは、同複数のスイッチは、第１及び第２の演算増幅器が差分インプット
    信号を受け取り差分アウトプット信号を生成するように構成し、第１及び第２の
    モードのそれぞれで、第１及び第２の演算増幅器の一方の増幅器における反転イ
    ンプットは、第１及び第２の演算増幅器のもう一方の増幅器における非反転イン
    プットに接続されている、差分アウトプット信号を生成するための回路。
16. 【請求項１６】 第１の演算増幅器と、同第１の演算増幅器のアウトプット
    は差分信号の一端に対応することと、 第２の演算増幅器と、同第２の演算増幅器のアウトプットは同差分信号のもう
    一方の端に対応することとを備え、 第１の演算増幅器の反転インプットは、第２の演算増幅器の非反転インプット
    に接続されている、差分信号を生成するための回路を備えた電子装置。
17. 【請求項１７】 信号インプットとバイアスインプットとを有する第１の演
    算増幅器と、同第１の演算増幅器のアウトプットは差分信号の一端に対応するこ
    とと、 信号インプットとバイアスインプットとを有する第２の演算増幅器と、同第２
    の演算増幅器のアウトプットは同差分信号のもう一方の端に対応することとを備
    え、 第１の演算増幅器の信号インプットは、第２の演算増幅器のバイアスインプッ
    トに接続されている、差分信号を生成するための回路。