KR20010101388A

KR20010101388A - 연산 증폭기용 잡음 저감 구조

Info

Publication number: KR20010101388A
Application number: KR1020017008543A
Authority: KR
Inventors: 윌리암 디 레웰린
Original assignee: 추후제출; 트라이패쓰 테크놀로지, 인코포레이티드
Priority date: 1999-01-04
Filing date: 1999-12-28
Publication date: 2001-11-14
Also published as: US6566946B2; EP1147600A4; CN1336035A; AU3128300A; US20010052815A1; EP1147600A1; TW471220B; JP2002534884A; WO2000041297A1; US6329876B1; CA2360213A1

Abstract

차동 신호를 발생 또는 증폭시키는 방법 및 장치가 기술되어 있다. 제 1 op 앰프(op 앰프1')의 출력은 일단의 차동 신호에 상응한다. 제 2 op 앰프(op 앰프2')의 출력은 타단의 차동 신호에 상응한다. 제 1 op 앰프(op 앰프1')의 인버핑 입력단은 제 2 op 앰프(op 앰프2') 비반전 입력단에 커플링되어 있다.

Description

연산 증폭기용 잡음 저감 구조{NOISE REDUCTION SCHEME FOR OPERATIONAL AMPLIFIERS}

아날로그 집적 회로에서, 전기 신호들은 종종 차동 형태로 처리되는데, 즉, 각 신호는 동일한 진폭과 반대 위상을 갖는 한쌍의 대응부를 갖고 있다. 차동 아키텍처들은, 예를 들면, 차동 아키텍처들이 싱글-엔드형 설계보다도 우수한 파워 서플라이 잡음 제거를 나타낸다는 사실을 포함하는 다수의 이유 때문에 사용된다. op 앰프들은 차동 시스템에서 가장 일반적인 회로 구성요소들중 하나이다. 도 1은 차동 설계에서 일반적으로 사용되는 op 앰프 회로를 도시하고 있다.

도 1은 입력 싱글-엔드형 신호(Vin)를 V+ 와 V-로 표시된 차동 신호로 변환시키는 회로(100)를 도시하고 있다. 그러한 회로들은, 예를 들면, 차동 아키텍처를 구비한 집적 회로가 싱글-엔드형 신호와 인터페이스해야만 하는 더 큰 시스템에 내장되는 곳에서 일반적이다. 싱글-엔드형 신호로부터 차동 신호로의 변환은, 입력 버퍼로서 제 1 op 앰프1를 사용하고, Vin의 위상-반전된 대응부를 생성시키기 위해제 2 op 앰프2를 사용하는 것을 수반한다. 이후에, 오리지날 동상(in-phase) 신호(V-)와 위상-반전된 신호(V+)는 모두 다음의 차동 회로(예를 들면, op 앰프3)로 제공된다. op 앰프1에 의해 제공된 버퍼링은 로우 임피던스 신호를 다음 회로에 제공한다. 이것이 바람직하지만, 추가 비용 없이 실현될 수 없다. 즉, 증폭단의 추가는 잡음, 왜곡, 오프셋, 및 다른 바람직하지 않은 효과까지도 부가한다.

op 앰프1에 관하여 도 1에 도시되고 본문에 기술된 각 도면에서 op 앰프에 대하여 나타낸 것처럼, 각 op 앰프에 관련된 잡음 전압은 입력 기준 잡음 전압원(Vn)으로서의 모델이 된다. 특정 op 앰프에 대한 입력-기준 잡음원은 참조 번호 아래첨자로서 식별될 것이다. 즉, op 앰프1에 대한 잡음원은 Vn₁로 표시되어 있다. 잡음값은 잡음 전압 제곱, 예를 들면, Vn₁ ²로 주어진다. 잡음원들이 서로 관련되어있지 않다고 이해하고 가정함에 따라, 이들 잡음 전압들의 가중 합계는 제곱의 합계의 제곱근으로서 계산된다. 또한 이해되는 것처럼, 입력 이득은 저항값(R2) 대 저항값(R1)의 비로서 정하여 진다. R3 및 R4에 대한 저항값은, V+가 진폭에서 V-에 동일하며 위상에서 반대임을 보장하도록 값이 동일하다. op 앰프3 및 저항들(R5-R8)은 싱글-엔드형을 차동 변환시키는 차동 회로의 표현으로서 도시되어 있지만, 여기서 더이상 설명되지 않는다. 중요한 키 파라미터는 차동 회로의 등가 입력단에 인가된 잡음 전압으로, 즉, Vdiff=(V+)-(V-) 이다.

V-에서 잡음 전압의 표현은 다음과 같다:

Vn²(v-)=Vn₁ ²(1+R2/R1) (1)

V+에서 잡음 전압의 표현은 다음과 같다:

Vn²(V+)=2Vn₂ ²(1+R4/R3)-Vn₁ ²(1+R2/R1)(R4/R3) (2)

R3=R4이기 때문에 다음과 같다:

Vn²(V+)=Vn₂ ²(1+R4/R3)-Vn₁ ²(1+R2/R1) (3)

따라서, 입력에서 op 앰프3에 제공된 잡음은 다음과 같이 표현된다:

Vndiff²=Vn²(V+)-Vn²(V-) (4)

=2Vn₂ ²-Vn₁ ²(1+R2/R1)-Vn₁ ²(1+R2/R1) (5)

=2Vn₂ ²-2Vn₁ ²(1+R2/R1) (6)

입력 버퍼링 증폭기의 잡음 전압(Vn₁ ²)은 op 앰프1의 비-반전 이득 구조에 의해 증폭되며 차동 회로의 V- 입력단에 인가됨이 인지될 수 있다. 상기 동일 증폭기의 잡음 전압은 또한 위상-반전되어 차동 회로의 V+ 입력단에 인가된다. 따라서, Vn₁ ²은 op 앰프1 및 op 앰프2 둘 모두에 의해 효과적으로 증폭된다. 이것은 그것의 잡음 기여를 최소화시키기 위해서 op 앰프1 위치에 현저히 저-잡음 op 앰프를 필요로한다. 이해되는 바와 같이, 저-잡음 op 앰프들은 비용과 실리콘 두가지로 인하여비싸다.

따라서, 차동 아키텍처안에 op 앰프의 잡음 성능이 개선된 기술을 제공하는 것이 바람직하다.

발명의 요약

본 발명에 따르면, 차동 아키텍처에 있어 연산 증폭기(op 앰프)의 성능이 상당히 개선되게 하는 기술이 제공된다. 기술된 다양한 실시예에 따르면, 제 1 및 제 2 op 앰프는 차동 신호를 발생시키도록 구성되어 있는데, 제 1 op 앰프는 일단의 차동 신호를 발생시키며 제 2 op 앰프는 타단을 발생시킨다. 상기 op 앰프들은 싱글-엔드형 신호를 수신하고 그것을 차동 신호로 변환시키도록 구성되어 있다. 싱글-엔드형 신호의 차동 회로에의 적용에 따라, 상기 op 앰프들은 반전 또는 비반전 중 어느 하나로 될 수 있다. 상기 op 앰프들은 차동 신호의 반을 각각 수신하고 그것을 버퍼링 및/또는 증폭시켜 차동 출력 신호를 발생시키는 "의사(pseudo)" 차동 배열로 또한 구성되어 있다. 각 구조에서, op 앰프들중 1개의 반전 입력단은 나머지 op 앰프의 비반전 입력단에 커플링되어 있다. 즉, 제 2 op 앰프의 비반전 입력단을 접지 또는 정(constant) 바이어스 전압에 바이어싱시키는 대신, 그것은 동반 소자의 신호 입력단에 결합되어 있다. 특정 실시예에 따르면, 상기 어플리케이션에 따라 2개의 op 앰프의 다양한 구조들을 달성시키는 다수의 스위치들이 제공된다.

하기에 상세히 기술되는 바와 같이, 이러한 구조의 효과는, 제 1 op 앰프의 입력 기준 잡음의 중요한 구성요소가 차동 출력상에 일반 모드 신호로서 제공되며,따라서 상기 요소는, 아마도 우수한 일반 모드 제거능력을 갖는 하류 소자(downstream device), 예를 들면, 다른 op 앰프들에 의해 제거된다는 것이다. 사실, 잡음 개선이 본 발명에 의해 획득되는 유일한 이점은 아니다. 즉, 설명되는 바와 같이, 입력 기준 전압원으로서 모델링 될 수 있는 비정상 op 앰프 동작의 유해한 효과, 예를 들면, 왜곡이 또한 본문에 기술된 기술에 의하여 제거된다.

따라서, 본 발명은 차동 신호를 발생시키는 방법 및 장치를 제공한다. 제 1 연산 증폭기의 출력은 일단의 차동 신호에 상응한다. 제 2 연산 증폭기의 출력은 타단의 차동 신호에 상응한다. 제 1 연산 증폭기의 반전 입력단은 제 2 연산 증폭기의 비반전 입력단에 커플링되어 있다.

본 발명의 특성과 이점에 관한 부가적인 이해는 명세서와 도면의 나머지 부분을 참조하여 실현될 수 있다.

본 발명은 차동 신호 아키텍처에서 연산 증폭기(op 앰프)의 사용에 관한 것이다. 더 상세하게는, 본 발명은 차동 신호를 발생시키는 op 앰프의 성능을 향상시킬 수 있는 기술을 제공한다.

도 1은 싱글-엔드형 신호를 차동 신호로 변환시키는 회로의 간략도;

도 2는 본 발명의 특정 실시예의 간략도;

도 3은 차동 신호를 버퍼링 및/또는 증폭시키는 회로의 간략도;

도 4는 본 발명의 다른 특정 실시예의 간략도; 및

도 5는 본 발명의 또 다른 특정 실시예의 상세도.

도 2는 싱글-엔드형 신호를 본 발명의 특정 실시예에 따라 설계된 차동 신호로 변환시키는 회로(200)의 간략도이다. 도 1에 도시된 것처럼 op 앰프2'의 비반전입력단을 접지시키는 대신에, op 앰프2'의 비반전 입력단은 op 앰프1'의 반전 입력단에 연결되어 있다.

이러한 구조에 대한 회로 잡음을 계산하면 다음과 같다:

Vn²(V-)=Vn_1' ²(1+R2'/R1') (7)

상기 항은 도 1에 도시된 회로로부터 변경되지 않고 유지됨을 알 수 있다(식 (1) 참조). 그러나,

Vn²(V+)=Vn_2' ²(1+R4'/R3')-Vn_1' ²(1+R2'/R1')(R4'/R3')+Vn_1' ²(1+R4'/R3') (8)

그리고 R3=R4이기 때문에 다음과 같다:

Vn²(V+)=2Vn_2' ²-Vn_1' ²(1+R2'/R1')+2Vn_1' ²(9)

Vndiff²=Vn²(V+)-Vn²(V-) (10)

=2Vn_2' ²-Vn_1' ²(1+R2'/R1')+2Vn_1' ²-Vn_1' ²(1+R2'/R1') (11)

=2Vn_2' ²-2Vn_1' ²(1+R2'/R1')+2Vn_1' ² (12)

=2Vn_2' ²-2Vn_1' ²(R2'/R1') (13)

알수 있는 바와 같이, 회로(200)에 대한 Vndiff²는 회로(100)에 대해Vndiff²보다 2Vn_1' ²항 정도 작다. 또한, R2'/R1'의 비가 작기 때문에, Vn_1', 즉, op 앰프1'의 입력 기준 잡음으로 인한 잡음 기여의 잔여부분이 또한 작으며, 사실, 상기 시스템에 따라, Vn_2'의 기여에 관하여 무시할 수 있다. 예를 들면, 만일 Vin이 종래 +15V/-15V 오디오 op 앰프 설계에 의해 유도되고 도 2의 회로가 +5V 회로라면, R2'/R1' 비는 커다란 30Vpp 신호를 5Vpp 제약의 범위내에서 일으키도록 작을 필요가 있다. 그러한 시스템에서, R2'/R1'는 대략 1/6이며 op 앰프1'의 잔류 잡음 기여는 아주 작다.

이러한 구조의 다른 이점은, 입력-기준 잡음 전압원(Vn_1')이, 예를 들면, 오프셋 또는 왜곡과 같은 입력-기준 전압원으로서 설계될 수 있는 다른 비정상적인 동작으로 교체될 때 알 수 있다. 그러한 교체로 인하여, 상기 분석이 여전히 들어맞으며, op 앰프1'에서의 다른 비정상의 유해한 효과는 사라지게 된다. 이것은, 잡음, 왜곡, 오프셋 등, op 앰프1'의 필요조건이 본 발명의 사용과 리렉스(relax)될 수 있으며, 전체 시스템 성능을 손상시키지 않고 더 작고, 값싸며, 저전력 op 앰프의 교체를 가능하게 하는 점에서 회로 설계자에 의해 사실상 이점으로 사용될 수 있다. 이와 달리, 본발명은, 본질상 무상으로 전체 시스템 성능을 향상시키기 위해서 op 앰프1'에 대한 성능 필요조건의 완화없이 사용될 수 있다.

본 발명의 다른 실시예는 도 3 및 4에 관하여 기술될 것이다. 도 3은 Vin+와 Vin-로 표시된 현존 차동 신호를 버퍼링 및/또는 증폭시키는 회로(300)를 도시하고 있다. 입력 신호는, 각각 -R12/R11 및 -R14/R13의 이득을 갖도록 구성된 2개의 개별 증폭기(op 앰프4 및 op 앰프5)를 경유하여 통과한다. 그 출력들은, 일반화된 차동 수신 회로를 나타내는 일반적인 차동 증폭기 블럭(202)로 통과되는 증폭된 차동 신호를 구성한다.

이 경우에, 2개 증폭기(op 앰프4 및5)의 잡음 기여는 다음과 같다:

Vn²(V-)=Vn₄ ²(1+R12/R11) (14)

Vn²(V+)=Vn₅ ²(1+R14/R13) (15)

Vndiff²=Vn²(V+)-Vn²(V-)=Vn₅ ²(1+R14/R13)-Vn₄ ²(1+R12/R11) (16)

도 1의 회로(100)처럼, op 앰프4 및 5 모두에서 잡음 기여가 중요하다.

도 4는 본 발명의 다른 특정 실시예에 따라 현존 차동 신호를 버퍼링 및/또는 증폭시키는 회로(400)의 간략도이다. op 앰프5'의 비반전 입력단을 도 3에 도시된 것처럼 그라운드에 연결하는 대신, op 앰프4'의 반전 입력단에 연결되어 있다. 도 4의 구조에 대한 잡음 서머리(noise summary)는 다음과 같다:

Vn²(V-)=Vn_4' ²(1+R12'/R11') (17)

상기 항은 도 3에 도시된 회로로부터 변경되지 않고 유지됨을 알 수 있다(식 (14) 참조). 그러나,

Vn²(V+)=Vn_5' ²(1+R14'/R13')+Vn_4' ²(1+R13'/R14') (18)

Vndiff²=Vn²(V+)-Vn²(V-)

=Vn_5' ²(1+R14'/R13')+Vn_4' ²(1+R13'/R14')-Vn_4' ²(1+R12'/R11') (19)

진정한 차동 대칭을 위해서, R14'/R13'=R12'R11이므로 다음과 같다,

Vndiff²=Vn²(V+)-Vn²(V-)=Vn_5' ²(1+R14'/R13') (20)

재구성은 op 앰프4'의 잡음 기여가 사라지도록 초래함을 알 수 있다. 만일 Vn_4' ²및 Vn_5' ²가 상호 관련되어 있지 않다면, 이것은 이(의사) 차동 증폭 단계로부터 나오는 잡음 기여에 3dB 감쇄를 성립시킨다. 또한, 차동 변환 회로에 싱글-엔드형을 갖는 상기 경우에서 처럼, 입력-기준 전압원으로 모델될 수 있는 op 앰프1의 비-이상적치가 또한 사라지게 될 것이다.

도 5 및 5A-D는 본 발명의 또 다른 특정 실시예의 상세도면을 도시하고 있다. 회로(500)는, 회로(500)가 3가지 모드에서 작동하도록 구성된 레프트 핸드(left hand) 및 라이트 핸드(right hand) op 앰프(502 및 504)를 사용한다. 3가지 모드는 다음과 같다:(1)의사-차동 증폭; (2)비-반전 싱글-엔드형을 차동 변환; 및 (3)반전 싱글-엔드형을 차동 변환.

정상적인 작동에서, MUTE 입력 포드는 logic(로직)-0 이며 CAL_ONB 입력 포트는 logic-1이다. "컴프레스_인(compress_in)" 입력 포트는 본 발명에 중요한 것이 아니므로 0V로 추정된다. "sp1tmux2_esd"로 지정된 회로 요소들은 씨모스(cmos)전송 게이트이다. V, G, 및 S 단들은 작은 신호 분석 목적을 위해 무시될 수 있으며, "ent1" 입력단은 logic-1일 때 포트 "t1"과 "t0" 사이를 전도시키며, logic-0일 때 포트 "t1"과 "t0" 사이의 경로를 개방시킨다. VCM은 일반 모드 바이어스 전압으로, 이 경우에 2.4V이다. INP는 각 op 앰프의 비-반전 입력단이며, INM은 각 op 앰프의 반전 입력단이고, OUTP는 각 op 앰프의 출력단이다. op 앰프들에 대한 모든 다른 단들은 작은 신호 분석을 위해 무시될 수 있다. op 앰프들은 둘다 2개의 섹션을 갖는 것으로 도시되어 있지만, 이것은 본 발명에 중요하지 않지 않다. "fb_resbank"로 지정된 회로 요소들은, 0.5dB 스텝의 이득 제어를 산출하도록 선택된 값을 지닌 10.62k 내지 20k 범위의 12개의 피드백 저항들의 뱅크(bank)이다. 본 발명의 특정 실시예에 따르면, op 앰프들에 대한 피드백 레지스턴스는 동일, 즉, 같은 트랙을 유지하지만, 본문에 사용된 특정 피드백 저항 구조는 본 발명에 중요하지 않다. 일부 연결성은 레이블, 예를 들면, 도면에서 포인트 사이에서 INM1과 INM2 "점프(jump)"를 매개로 하여 설정된다.

상기 회로는 표 1에 도시된 것처럼 작동된다.

en_P포지티브 입력 제어	en_M네거티브 입력 제어	INP포지티브 입력	INM네거티브 입력	기능/해설	잡음 소거
Logic 1	Logic 1	포지티브 입력	네거티브 입력	의사-차동 연산	레프트 op 앰프의 네거티브 입력으로부터 공급된 라이트 op 앰프의 포지티브 입력; 레프트 op 앰프 잡음 소거됨
Logic 1	Logic 0	포지티브 입력	무시됨	비-반전 싱글-엔드형을 차동 변환	레프트 op 앰프의 네거티브 입력으로부터 공급된 라이트 op 앰프의 포지티브 입력; 레프트 op 앰프 잡음 소거됨
Logic 0	Logic 1	무시됨	네거티브 입력	반전 싱글-엔드형을 차동 변환	라이트 op 앰프의 네거티브 입력으로부터 공급된 레프트 op 앰프의 포지티브 입력; 라이트 op 앰프 잡음 소거됨
Logic 0	Logic 0	무시됨	무시됨	불허 상태	불허 상태

본 발명은, 그 특정 실시예에 관하여 상세히 도시되고 기술되어 있지만, 공표된 실시예들의 방식 및 상세한 설명에 있어서의 변경은 본 발명의 사상 또는 범위로부터 벗어나지 않고 이루어질 수 있음은 당 기술의 당업자에 의헤 이해될 것이다. 예를 들면, 본 발명의 다양한 실시예들은 개별 구성요소를 사용하거나, 또는 종래의 반도체 제조 기술을 사용하는 집적 회로로서 구현될 수 있다. 또한, 본 발명의 집적 회로 구현은, 예를 들면, CMOS 기술과 같은 적절한 기술을 사용한다. 또한, 본 발명의 연산 증폭기 사이의 연결은 영구적으로 배선에 의하거나, 또는 도 5에 관한여 상술된 것처럼 프로그래머블하다. 따라서, 본 발명의 범위는 첨부된 청구범위와 관련하여 결정되어야 한다.

Claims

차동 신호를 발생시키는 회로에 있어서,

그 출력이 일단의 차동 신호에 상응하는 제 1 연산 증폭기; 및

그 출력이 타단의 차동 신호에 상응하는 제 2 연산 증폭기를 포함하며;

상기 제 1 및 제 2 연산 증폭기중 1개의 반전 입력단은 제 1 및 제 2 연산 증폭기중 다른 것의 비반전 입력단에 커플링된 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 싱글-엔드형 신호를 수신하고 차동 신호를 발생시키도록 구성된 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 반전 회로로 구성된 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 비반전 회로로 구성된 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 차동 입력 신호를 수신하고 차동 신호를 발생시키도록 구성된 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 제 1 및 제 2 연산 증폭기를 다수의 구조에 구성하기 위한 다수의 스위치를 포함하는 것을 특징으로 하는 회로.
제 6 항에 있어서, 다수의 구조는, 제 1 및 제 2 연산 증폭기가 싱글-엔드형 신호를 수신하고 차동 신호를 발생시키도록 구성된 제 1 구조를 포함하는 것을 특징으로 하는 회로.
제 7 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 상기 제 1 구조에서 반전 회로로 구성된 것을 특징으로 하는 회로.
제 7 항에 있어서, 상기 제 1 및 제 2 연산 증폭기는 상기 제 1 구조에서 비반전 회로로 구성된 것을 특징으로 하는 회로.
제 6 항에 있어서, 다수의 구조는, 제 1 및 제 2 연산 증폭기가 차동 입력 신호를 수신하고 차동 신호를 발생시키도록 구성된 제 1 구조를 포함하는 것을 특징으로 하는 회로.
제 6 항에 있어서, 다수의 스위치는 제 1 및 제 2 로직 입력단에 커플링된 스위치 제어 로직 회로에 의해 제어되는 것을 특징으로 하는 회로.
제 11 항에 있어서, 상기 스위치 제어 로직 회로는 하기 진리표에 상응하는 것을 특징으로 하는 회로:

제 1 로직 회로 제 2 로직 회로 op 앰프 연결 1 1 제 2 연산 증폭기의 비반전 입력단은 제 1 연산 증폭기의 반전 입력단에 커플링된다; 제 1 및 제 2 연산 증폭기는 차동 입력 신호를 수신하고 차동 신호를 발생시키도록 구성되어 있다 1 0 제 2 연산 증폭기의 비반전 입력단은 제 1 연산 증폭기의 반전 입력단에 커플링되어 있다; 제 1 및 제 2 연산 증폭기는 싱글-엔드형 신호를 수신하고 그것의 비-반전된 차동 신호를 발생시키도록 구성되어 있다 0 1 제 1 연산 증폭기의 비반전 입력단은 제 2 연산 증폭기의 반전 입력단에 커플링되어 있다; 제 1 및 제 2 연산 증폭기는 싱글-엔드형 신호를 수신하고 그것의 반전된 차동신호를 발생시키도록 구성되어 있다 0 0 불허 상태
제 1 항에 있어서, 상기 회로는 개별 구성요소에 의해 실행되는 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 회로는 집적 회로인 것을 특징으로 하는 회로.
차동 출력 신호를 발생시키는 회로에 있어서,

상기 차동 일단의 출력 신호에 상응하는 출력을 갖는 제 1 연산 증폭기;

상기 차동 타단의 출력 신호에 대응하는 출력을 갖는 제 2 연산 증폭기; 및

제 1 및 제 2 연산 증폭기에 커플링된 다수의 스위치를 포함하며

제 1 모드에서, 다수의 스위치들은 제 1 및 제 2 연산 증폭기가 싱글-엔드형 입력 신호를 수신하고 차동 출력 신호를 발생시키도록 구성되며, 제 2 모드에서,다수의 스위치들은 제 1 및 제 2 연산 증폭기가 차동 입력 신호를 수신하고 차동 출력 신호를 발생시키도록 구성되며, 그리고 각각의 제 1 및 제 2 모드에서, 제 1 및 제 2 연산 증폭기중 한개의 반전 입력단은 제 1 및 제 2 연산 증폭기중 다른 것의 비반전 입력단에 커플링된 것을 특징으로 하는 회로.
차동 신호를 발생시키는 회로를 포함하는 전자 디바이스에 있어서,

그 출력이 일단의 차동 신호에 상응하는 제 1 연산 증폭기; 및

그 출력이 타단의 차동 신호에 상응하는 제 2 연산 증폭기를 포함하며,

제 1 연산 증폭기의 반전 입력단은 제 2 연산 증폭기의 비반전 입력단에 커플링된 것을 특징으로 하는 전자 디바이스.
차동 신호를 발생시키는 회로에 있어서,

신호 입력단 및 바이어스 입력단을 구비하며, 그 출력이 일단의 차동 신호에 상응하는 제 1 연산 증폭기; 및

신호 입력단 및 바이어스 입력단을 구비하며, 그 출력이 타단의 차동 신호에 상응하는 제 2 연산 증폭기를 포함하며,

제 1 연산 증폭기의 신호 입력단이 제 2 연산 증폭기의 바이어스 입력단에 커플링된 것을 특징으로 하는 회로.