JP6205142B2 - 定電圧回路 - Google Patents

Description

本発明は、電子機器や集積回路において負荷へ電力を供給する定電圧回路に関し、より詳しくは定電圧回路の過電流を防止する過電流保護回路に関するものである。

電子機器や集積回路において所望の電源電圧を得るために定電圧回路が必要とされる。定電圧回路は一定の電圧を出力し、負荷へ電力を供給する能力を有する。定電圧回路の出力負荷が大電流を流したり短絡したりした場合に過剰な電力が供給されることによって生じる発熱等の問題を避けるために過電流保護回路が必要とされ、精度の良い過電流保護特性を得るために様々な過電流保護回路が提案されている（例えば、特許文献１）。

従来の過電流保護回路を備えた定電圧回路の回路図の一例を図８に示す。
従来の定電圧回路は、基準電圧源１０１が出力した基準電圧と、出力端子Ｖｏｕｔの電圧を分圧回路１０４によって分圧した帰還電圧とを誤差増幅器１０２によって比較し、出力電圧が一定となるように出力トランジスタ１０５を制御する電圧を誤差増幅器１０２が出力することで、定電圧回路として動作する。

従来の過電流保護回路１０３は、出力電流をセンスする出力電流センストランジスタ１０６を有し、出力電流センストランジスタ１０６の出力するセンス電流に基づいてＰＭＯＳトランジスタ１０７を制御することによって、出力トランジスタ１０５の出力電流が所定の制限電流以上とならないように動作する。この過電流保護回路１０３は、垂下型過電流保護回路である。

また、従来の過電流保護回路は、センス電流を供給する出力電流センストランジスタ１１５と、センス電流が流れるＮＭＯＳトランジスタ１１６と、ＮＭＯＳトランジスタ１１６とカレントミラー回路を構成するＮＭＯＳトランジスタ１１７と、センス電流に比例した電流が流れるＰＭＯＳレベルシフタ１１８と、ＰＭＯＳレベルシフタ１１８のドレイン電圧をゲートに入力されたＰＭＯＳレベルシフタ１１９と、によって構成された出力電圧検出回路を備えている。出力電圧検出回路は、ＰＭＯＳレベルシフタ１１９によって、出力電流センストランジスタ１１５のドレイン電圧が出力端子Ｖｏｕｔの電圧と等しくなるように制御する。更に、ＰＭＯＳレベルシフタ１２０のゲートにＰＭＯＳレベルシフタ１１８のドレイン電圧を入力することで、出力電流センストランジスタ１０６のドレイン電圧が出力端子Ｖｏｕｔの電圧と等しくなるように制御する。このような構成とすることで、出力トランジスタ１０５と出力電流センストランジスタ１０６のソースドレイン間電圧が等しくなるので、入力端子Ｖｉｎと出力端子Ｖｏｕｔの電圧差が小さい場合であっても、精度の良い過電流保護特性を得ることが出来る。

特開２００３−０２９８５６号公報

しかしながら従来の定電圧回路では、垂下型過電流保護特性と同時にフォールドバック特性の過電流保護特性を得るためには、新たにフォールドバック型過電流保護回路を設ける必要があり、回路規模が増大するという課題がある。

本発明では、簡便な回路を追加するだけで、精度が良く、垂下型過電流保護特性と同時にフォールドバック特性の過電流保護特性を有する過電流保護回路を備えた定電圧回路を提供することを目的とする。

本発明の定電圧回路は、上記課題を解決するために、以下のような構成とした。
出力トランジスタに流れる出力電流に基づいてセンス電流を流すセンストランジスタと、センス電流を分割して出力する電流分割回路と、電流分割回路が出力する第１分割電流を受けて電圧を発生する第１電流電圧変換回路と、電流分割回路が出力する第２分割電流を受けて電圧を発生する第２電流電圧変換回路と、出力端子の電圧とセンストランジスタのドレイン電圧が同じになるように電流分割回路を制御する出力電圧検出回路と、を有し、第１電流電圧変換回路が発生する電圧を受けて、出力トランジスタに流れる過電流を検出し、出力電圧と出力電流を制御する過電流保護回路を備えた定電圧回路。

本発明の過電流保護回路を備えた定電圧回路によれば、簡便な回路を追加するだけでフォールドバック型特性が得られるので、回路規模が増大することなく、精度が良く、垂下型とフォールドバック型の過電流保護特性を有する過電流保護回路を備えた定電圧回路を提供することが出来る。

第一の実施形態の定電圧回路を示す回路図である。 第一の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。 第二の実施形態の定電圧回路を示す回路図である。 第二の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。 第三の実施形態の定電圧回路を示す回路図である。 第三の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。 出力電圧検出回路の他の例を示す回路図である。 従来の過電流保護回路を備えた定電圧回路の一例を示す回路図である。

＜第一の実施形態＞
図１は、第一の実施形態の定電圧回路を示す回路図である。
第一の実施形態の定電圧回路は、基準電圧源１０１と、誤差増幅器１０２と、過電流保護回路１０３と、分圧回路１０４と、出力トランジスタ１０５と、を備えている。

過電流保護回路１０３は、第一の出力電流センストランジスタ１０６と、ＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８と、抵抗１０９、１１０、１２６と、出力電圧検出回路１２１と、電流分割回路１２２と、を備える。電圧検出回路１２１は、第二の出力電流センストランジスタ１１５と、ＮＭＯＳトランジスタ１１６、１１７と、ＰＭＯＳレベルシフタ１１８，１１９と、を備える。電流分割回路１２２は、ＰＭＯＳレベルシフタ１２３、１２４を備える。抵抗１０９は第一の電流電圧変換回路に相当し、抵抗１２６は第二の電流電圧変換回路に相当する。

誤差増幅器１０２は、反転入力端子を基準電圧源１０１の出力端子に接続し、非反転入力端子を分圧回路１０４の出力端子に接続し、出力端子を出力トランジスタ１０５のゲートに接続する。出力トランジスタ１０５は、ソースを電源入力端子Ｖｉｎに接続し、ドレインを定電圧出力端子Ｖｏｕｔに接続する。分圧回路１０４は、定電圧出力端子Ｖｏｕｔと接地端子の間に接続され、出力端子を誤差増幅器１０２の非反転入力端子に接続する。

第一の出力電流センストランジスタ１０６は、ゲートを出力トランジスタ１０５のゲートに接続し、ソースを電源入力端子Ｖｉｎに接続し、ドレインを電流分割回路１２２の入力端子（Ａ点）に接続する。電流分割回路１２２は、第一の出力端子（Ｃ点）を抵抗１０９の一方の端子とＮＭＯＳトランジスタ１０８のゲートに接続し、第二の出力端子（Ｄ点）を抵抗１２６の一方の端子に接続する。抵抗１０９、１２６は、各々他方の端子を接地端子に接続する。ＮＭＯＳトランジスタ１０８は、ソースを接地端子に接続し、ドレインを抵抗１１０の一方の端子とＰＭＯＳトランジスタ１０７のゲートに接続する。抵抗１１０は、他方の端子を電源入力端子Ｖｉｎに接続する。ＰＭＯＳトランジスタ１０７は、ソースを電源入力端子Ｖｉｎに接続し、ドレインを出力トランジスタ１０５のゲートに接続する。

ＰＭＯＳレベルシフタ１２３及び１２４は、ソースをＡ点に接続し、ゲートに出力電圧検出回路１２１のレベルシフタ電圧を入力する。ＰＭＯＳレベルシフタ１２３は、ドレインをＣ点に接続する。ＰＭＯＳレベルシフタ１２４は、ドレインをＤ点に接続する。

第二の出力電流センストランジスタ１１５は、ゲートを出力トランジスタ１０５のゲートに接続し、ソースを電源入力端子Ｖｉｎに接続し、ドレイン（Ｂ点）をＰＭＯＳレベルシフタ１１９のソースに接続する。ＰＭＯＳレベルシフタ１１９は、ゲートをＰＭＯＳレベルシフタ１１８のゲートに接続し、ドレインをＮＭＯＳトランジスタ１１６のドレインとゲート、及び、ＮＭＯＳトランジスタ１１７のゲートに接続する。ＮＭＯＳトランジスタ１１６、１１７は、ソースを接地端子に接続する。ＮＭＯＳトランジスタ１１７は、ドレインをＰＭＯＳレベルシフタ１１８ドレインに接続する。ＰＭＯＳレベルシフタ１１８は、ソースを定電圧出力端子Ｖｏｕｔに接続する。

次に、第一の実施形態の定電圧回路の動作を説明する。
電流分割回路１２２のＰＭＯＳレベルシフタ１２３及び１２４は、ＰＭＯＳレベルシフタ１１８とカレントミラー回路を構成するので、それぞれのゲートの電圧はＰＭＯＳレベルシフタ１１８のドレイン電圧と等しくなる。従って、第一のセンス電流は、ＰＭＯＳレベルシフタ１２３とＰＭＯＳレベルシフタ１２４のＫ値の比で決定される分割比で第一の分割電流と第二の分割電流に分けられ、それぞれ出力される。

出力電流センストランジスタ１０６は、出力トランジスタ１０５が流す出力電流に基づく第一のセンス電流を流す。第一のセンス電流は、電流分割回路１２２によって第一の分割電流と第二の分割電流に分けられる。第一の分割電流と抵抗１０９によって発生する電圧に基づいて、ＰＭＯＳトランジスタ１０８は電流を流す。その電流と抵抗１１０によって発生する電圧に基づいて、ＰＭＯＳトランジスタ１０７が制御されることによって、出力トランジスタ１０５の出力電流が所定の制限電流以上とならないように動作する。

出力電流センストランジスタ１１５は、出力トランジスタ１０５が流す出力電流に基づく第二のセンス電流を流す。ＮＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７によって構成されたカレントミラー回路は、第二のセンス電流に比例した電流をＰＭＯＳレベルシフタ１１８に流す。ＰＭＯＳレベルシフタ１１８とカレントミラー回路を構成するＰＭＯＳレベルシフタ１１９によって、出力電流センストランジスタ１１５のドレイン電圧が出力端子Ｖｏｕｔの電圧と等しくなるように制御する。

図２は、第一の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。
先ず、定電圧出力端子Ｖｏｕｔと接地端子の間に外部で接続される負荷が高抵抗状態から低抵抗状態になっていく、即ち、定電圧回路の特性が現れる領域において出力端子電流が大きくなっていく場合を説明する。

出力トランジスタ１０５の出力電流が大きくなる程、第一の出力電流センストランジスタ１０６が出力する第一のセンス電流は大きくなる。第一のセンス電流は、電流分割回路１２２に入力され、所定の分割比で抵抗１０９と抵抗１２６に分配される。ここで、Ｃ点の電圧よりＤ点の電圧が高くなるように、電流分割回路１２２の電流分割比と抵抗１０９、１２６の抵抗値を設定する。また、定電圧回路の特性が現れる条件において、Ｄ点の電圧はＡ点の電圧に達しないよう抵抗１２６を設定する。第一のセンス電流が大きくなり、抵抗１０９の端子間に発生する電圧が、ＮＭＯＳトランジスタ１０８がオンする電圧に達すると、ＮＭＯＳトランジスタ１０８は電流を流す。ＮＭＯＳトランジスタ１０８が流す電流に基づいて、抵抗１１０の端子間に電圧が発生する。抵抗１１０の端子間に発生する電圧が、ＰＭＯＳトランジスタ１０７がオンする電圧に達すると、ＰＭＯＳトランジスタ１０７は電流を流す。ＰＭＯＳトランジスタ１０７が流す電流によって、出力トランジスタ１０５のゲートを制御し、出力トランジスタ１０５の出力電流が所定の制限電流以上とならないように動作する。これが、出力電圧−出力電流特性の（ａ）点である。

次に、過電流保護回路１０３が出力端子電流を制限し始めると、定電圧出力端子Ｖｏｕｔの電圧が低下する。定電圧出力端子Ｖｏｕｔの電圧が低下し始めると、出力電圧検出回路１２１の働きにより、Ａ点の電圧も同様に低下する。Ａ点の電圧がＤ点の電圧と近接すると、ＰＭＯＳレベルシフタ１２４は飽和動作状態から非飽和動作状態に移る。従って、飽和動作状態を継続するＰＭＯＳレベルシフタ１２３とＰＭＯＳレベルシフタ１２４の間で電流分割比が変化し始め、第一の分割電流の比率が大きくなる。これが、出力電圧−出力電流特性の（ｂ）点である。

第一の分割電流の比率が大きくなると、抵抗１０９に流れる電流が大きくなるため、Ｃ点の電圧が上がる。Ｃ点の電圧が上がると、ＮＭＯＳトランジスタ１０８の流す電流が大きくなり、出力トランジスタ１０５の出力電流をより小さく制限する。

定電圧出力端子Ｖｏｕｔの電圧が低下するに従い、第一の分割電流の比率が大きくなるため、出力端子電流は低下して定電圧出力端子Ｖｏｕｔが接地端子と短絡した際の出力端子電流を低下させることが出来る。
従って、第一の実施形態の定電圧回路は、図２のような垂下型とフォールドバック型の過電流保護特性を得ることが出来る。

以上説明したように、第一の実施形態の定電圧回路は、ＰＭＯＳレベルシフタ１２４と抵抗１２６を追加するのみの簡便な回路でフォールドバック型特性が得られる。更に、第一のセンス電流の電流分割比の変化を利用してフォールドバック型特性が得られるので、消費電流が増加することない、という効果もある。

＜第二の実施形態＞
図３は、第二の実施形態の定電圧回路を示す回路図である。
第二の実施形態の定電圧回路は、第一の実施形態の定電圧回路の過電流保護回路１０３から、第一の電流電圧変換回路と第二の電流電圧変換回路を変更した。
第二の実施形態の定電圧回路の回路構成については、第一の実施形態と同じものには同じ符号を付して、その説明は省略する。

第一の電流電圧変換回路は、抵抗１２７ａと抵抗１２７ｂとＮＭＯＳトランジスタ１２８とで構成される。第二の電流電圧変換回路は、抵抗１２９ａと抵抗１２９ｂで構成される。

抵抗１２７ａと抵抗１２７ｂは、ＰＭＯＳレベルシフタ１２３のドレインと接地端子の間に接続される。ＮＭＯＳトランジスタ１２８は、ソースとドレインが抵抗１２７ｂの両端に接続される。抵抗１２９ａと抵抗１２９ｂは、Ｄ点と接地端子の間に接続され、その接続点はＮＭＯＳトランジスタ１２８のゲートに接続される。

第二の実施形態の定電圧回路の動作を説明する。
図４は、第二の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。

図４の（ｂ）点迄の動作は、第一の実施形態の定電圧回路と同様である。ここで、（ｂ）点に達するまで、Ｃ点の電圧よりＤ点の電圧が高くなるように設定し、且つ、ＮＭＯＳトランジスタ１２８がオンするように抵抗１２９ａと１２９ｂの抵抗値を設定する。即ち、第一の電流電圧変換回路は、抵抗１２７ａになる。図４の（ｂ）点より定電圧出力端子Ｖｏｕｔの電圧が低下すると、出力電圧検出回路１２１の働きにより、Ａ点の電圧も同様に低下する。Ａ点の電圧がＤ点の電圧と近接すると、ＰＭＯＳレベルシフタ１２４は飽和動作状態から非飽和動作状態に移る。従って、飽和動作状態を継続するＰＭＯＳレベルシフタ１２３とＰＭＯＳレベルシフタ１２４の間で分割比が変化し、第一の分割電流の比率が大きくなる。第二の分割電流の比率は小さくなるためＤ点の電圧は低下し、抵抗１２９ａと抵抗１２９ｂの接続点、即ち、ＮＭＯＳトランジスタ１２８のゲートの電圧も低下する。そして、ＮＭＯＳトランジスタ１２８がオフすると、第一の電流電圧変換回路は、抵抗１２７ａと１２７ｂの直列になる。従って、Ｃ点の電圧が上昇するので、ＮＭＯＳトランジスタ１０８の電流が増加し、出力トランジスタ１０５の出力電流はより強く制限される。これが、出力電圧−出力電流特性の（ｃ）−（ｄ）である。即ち、出力端子電流は（ｃ）点から（ｄ）点まで減少する。（ｄ）点に達して以降の動作は、第一の実施形態と同様であり、定電圧出力端子Ｖｏｕｔが接地端子と短絡した際の出力端子電流を低下させることが出来る。

以上説明したように、第二の実施形態の定電圧回路は、図４の（ｃ）点から（ｄ）点へと急峻に電流を制限することが出来るため、出力短絡時の出力端子電流を容易に低くすることが可能であり、熱損失が大きい条件を回避出来るという効果が得られる。また、電流分割回路１２２の分割比、及び、抵抗１２７ａ、１２７ｂ、１２９ａ、１２９ｂの調整を行うことで、（ｂ）点、（ｃ）点、（ｄ）点の変化点を容易に調整することが可能である。

更に、第一のセンス電流の電流分割比の変化を利用してフォールドバック型特性が得られるので、消費電流が増加することない、という効果もある。

＜第三の実施形態＞
図５は、第三の実施形態の定電圧回路を示す回路図である。
第三の実施形態の定電圧回路は、第二の実施形態の定電圧回路の過電流保護回路１０３から、電流分割回路１２２と第一の電流電圧変換回路を変更し、第三の電流電圧変換回路を追加した。
第三の実施形態の定電圧回路の回路構成については、第二の実施形態と同じものには同じ符号を付して、その説明は省略する。

電流分割回路１２２は、更にＰＭＯＳレベルシフタ１２５を備える。第一の電流電圧変換回路は、抵抗１２７ａと抵抗１２７ｂと抵抗１２７ｃとＮＭＯＳトランジスタ１２８とＮＭＯＳトランジスタ１３０とで構成される。第三の電流電圧変換回路は、抵抗１３１ａと抵抗１３１ｂで構成される。

抵抗１２７ａと抵抗１２７ｂと抵抗１２７ｃは、ＰＭＯＳレベルシフタ１２３のドレインと接地端子の間に接続される。ＰＭＯＳレベルシフタ１２５は、ソースをＡ点に接続され、ゲートに出力電圧検出回路１２１のレベルシフタ電圧を入力さ、ドレインを電流分割回路１２２の第三の出力端子（Ｅ点）に接続される。ＮＭＯＳトランジスタ１２８は、ソースとドレインが抵抗１２７ｂと１２７ｃの両端に接続される。ＮＭＯＳトランジスタ１３０は、ソースとドレインが抵抗１２７ｃの両端に接続される。抵抗１３１ａと抵抗１３１ｂは、Ｅ点と接地端子の間に接続され、その接続点はＮＭＯＳトランジスタ１３０のゲートに接続される。

第三の実施形態の定電圧回路の動作を説明する。
図６は、第三の実施形態の定電圧回路の出力電圧−出力電流特性を示す図である。

ここで、Ｃ点の電圧よりＥ点の電圧が高く、Ｅ点の電圧よりＤ点の電圧が高くなるように電流分割回路１２２の電流分割比と各電流電圧変換回路の抵抗値を設定する。また、定電圧回路の特性が現れる条件において、Ｄ点、及び、Ｅ点の電圧はＡ点の電圧に達しないように、且つ、ＮＭＯＳトランジスタ１２８とＮＭＯＳトランジスタ１３０がオンするように各電流電圧変換回路の抵抗値を設定する。

図６の（ｄ）点迄の動作は、第二の実施形態の定電圧回路と同様である。（ａ）点において、過電流保護回路１０３が出力電流を制限し始めると、定電圧出力端子Ｖｏｕｔの電圧が低下する。定電圧出力端子Ｖｏｕｔの電圧が低下すると、Ｄ点の電圧がＡ点の電圧と近接し、電流分割回路の分割比率が変化し始める（（ｂ）点）。定電圧出力端子Ｖｏｕｔの電圧が低下してＤ点の電圧が低下すると、ＮＭＯＳトランジスタ１２８がオフし（（ｃ）点）、出力端子電流をより強く制限する（（ｄ）点）。更に定電圧出力端子Ｖｏｕｔの電圧が低下すると、出力電圧検出回路１２１の働きにより、Ｅ点の電圧も同様に低下する。Ａ点の電圧がＥ点の電圧と近接すると、ＰＭＯＳレベルシフタ１２５は飽和動作状態から非飽和動作状態に移り、飽和動作状態を継続するＰＭＯＳレベルシフタ１２３とＰＭＯＳレベルシフタ１２５の間で分割比が変化し始め、ＰＭＯＳレベルシフタ１２３の出力する第一の分割電流の比率がより大きくなる（（ｅ）点）。反対に第三の分割電流の比率は小さくなるため、Ｅ点の電圧は低下して、ＮＭＯＳトランジスタ１３０がオフし（（ｆ）点）、抵抗１２７ｃに第一の分割電流が流れるように変化するため、Ｃ点の電圧が上昇する。Ｃ点の電圧が上昇すると、出力トランジスタ１０５の出力電流はより強く制限され、出力端子電流は（ｇ）点まで減少する。（ｇ）点に達して以降の動作は第一、第二の実施形態と同様であり、定電圧出力端子Ｖｏｕｔが接地端子と短絡した際の出力端子電流を低下させることが出来る。

以上説明したように、第三の実施形態の定電圧回路では、（ｃ）点から始まるフォールドバック型の過電流保護特性を、（ｄ）点から（ｇ）点のように段階的に特性にすることが出来る。且つ、その電圧値や電流値を抵抗値や電流分割比の多様な組み合わせで設定できるため、設計上の自由度が高く、所望の過電流保護特性を得ることが容易になるという効果が得られる。

更に、第一のセンス電流の電流分割比の変化を利用してフォールドバック型特性が得られるので、消費電流が増加することない、という効果もある。
尚、第三の実施形態において、電流分割回路１２２は３つに分割電流を出力する構成としたが、本発明の効果を得るための分割数は限定されない。

以上説明した第一から第三の実施形態において、出力電圧検出回路１２１を出力電流センストランジスタ１１５とカレントミラー回路を備えた構成で説明したが、同様の機能を有する回路であればこれに限定されるものではない。例えば、図７に示した出力電圧検出回路１２１のように、誤差増幅器１３２で構成しても良い。

誤差増幅器１３２は、非反転入力端子を定電圧出力端子Ｖｏｕｔに接続し、反転入力端子を出力電流センストランジスタ１２６のドレインに接続し、出力端子をＰＭＯＳレベルシフタ１２３、１２４のゲートに接続する。

このように構成された出力電圧検出回路１２１は、誤差増幅器１３２が非反転入力端子に入力された定電圧出力端子Ｖｏｕｔの電圧と、Ａ点の電圧とを比較して、Ａ点の電圧が定電圧出力端子Ｖｏｕｔの電圧と等しくなるようにＰＭＯＳレベルシフタ１２３、１２４のゲートを制御する。

１０１ 基準電圧源
１０２、１３２ 誤差増幅器
１０３ 過電流保護回路
１０４ 分圧回路
１０６、１１５ 出力電流センストランジスタ
１２１ 出力電圧検出回路
１２２ 電流分割回路

Claims (3)

1. 入力電圧を所定の出力電圧に変換して出力端子に出力する定電圧回路であって、
   出力トランジスタに流れる出力電流に基づいてセンス電流を流すセンストランジスタと、
   前記センス電流を受けて、前記センス電流を分割して出力する電流分割回路と、
   前記電流分割回路が出力する第１分割電流を受けて電圧を発生する第１電流電圧変換回路と、
   前記電流分割回路が出力する第２分割電流を受けて、前記第１電流電圧変換回路よりも高い電圧を発生する第２電流電圧変換回路と、
   前記出力端子の電圧と前記センストランジスタのドレイン電圧が同じになるように前記電流分割回路を制御する出力電圧検出回路と、
   を有し、前記第１電流電圧変換回路が発生する電圧を受けて、前記出力トランジスタに流れる過電流を検出し、さらに前記出力電圧の低下を受けて前記電流分割回路が前記第２分割電流を減少させるとともに前記第１分割電流を増加させることで前記出力電流を低下させるように、前記出力電圧と出力電流を制御する過電流保護回路を、
   備えたことを特徴とする定電圧回路。
2. 前記第１電流電圧変換回路は、可変抵抗で構成され、前記第２電流電圧変換回路の出力信号を受けて抵抗値を可変する、
   ことを特徴とする請求項１に記載の定電圧回路。
3. 前記過電流保護回路は、
   前記電流分割回路が出力する第３分割電流を受けて電圧を発生する第３電流電圧変換回路を備え、
   前記第１電流電圧変換回路は、可変抵抗で構成され、前記第２電流電圧変換回路及び前記第３電流電圧変換回路の出力信号を受けて抵抗値を可変する、
   ことを特徴とする請求項１に記載の定電圧回路。

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