KR20140110792A

KR20140110792A - 정전압 회로

Info

Publication number: KR20140110792A
Application number: KR1020140027274A
Authority: KR
Inventors: 가오루 사카구치
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2013-03-08
Filing date: 2014-03-07
Publication date: 2014-09-17
Also published as: CN104035473A; JP2014174737A; JP6205142B2; KR102182026B1; TW201504785A; US20140253070A1; TWI588641B; CN104035473B; US9298200B2

Abstract

간편한 회로를 추가하는 것만으로, 정밀도가 좋고, 수하형 과전류 보호 특성과 동시에 폴드백 특성의 과전류 보호 특성을 가지는 과전류 보호 회로를 구비한 정전압 회로를 제공하는 것이다.
출력 트랜지스터에 흐르는 출력 전류에 의거하여 센스 전류를 흐르게 하는 센스 트랜지스터와, 센스 전류를 분할하여 출력하는 전류 분할 회로와, 전류 분할 회로가 출력하는 제1 분할 전류를 받아 전압을 발생시키는 제1 전류 전압 변환 회로와, 전류 분할 회로가 출력하는 제2 분할 전류를 받아 전압을 발생시키는 제2 전류 전압 변환 회로와, 출력 단자의 전압과 센스 트랜지스터의 드레인 전압이 동일해지도록 전류 분할 회로를 제어하는 출력 전압 검출 회로를 가지며, 제1 전류 전압 변환 회로가 발생시키는 전압을 받아, 출력 트랜지스터에 흐르는 과전류를 검출하여, 출력 전압과 출력 전류를 제어하는 과전류 보호 회로를 구비한 정전압 회로.

Description

정전압 회로{CONSTANT VOLTAGE CIRCUIT}

본 발명은, 전자기기나 집적회로에 있어서 부하로 전력을 공급하는 정전압 회로에 관한 것으로, 보다 상세하게는 정전압 회로의 과전류를 방지하는 과전류 보호 회로에 관한 것이다.

전자기기나 집적회로에 있어서 원하는 전원 전압을 얻기 위해 정전압 회로가 필요하게 된다. 정전압 회로는 일정한 전압을 출력하여, 부하로 전력을 공급하는 능력을 가진다. 정전압 회로의 출력 부하가 대전류를 흐르게 하거나 단락된 경우에 과잉한 전력이 공급됨으로써 발생하는 발열 등의 문제를 피하기 위해 과전류 보호 회로가 필요하게 되어, 정밀도가 좋은 과전류 보호 특성을 얻기 위해 다양한 과전류 보호 회로가 제안되고 있다(예를 들면, 특허 문헌 1).

종래의 과전류 보호 회로를 구비한 정전압 회로의 회로도의 일례를 도 8에 나타낸다.

종래의 정전압 회로는, 기준 전압원(101)이 출력한 기준 전압과, 출력 단자 Vout의 전압을 분압 회로(104)에 의해 분압한 귀환 전압을 오차 증폭기(102)에 의해 비교하여, 출력 전압이 일정해지도록 출력 트랜지스터(105)를 제어하는 전압을 오차 증폭기(102)가 출력함으로써, 정전압 회로로서 동작한다.

종래의 과전류 보호 회로(103)는, 출력 전류를 센스하는 출력 전류 센스 트랜지스터(106)를 가지고, 출력 전류 센스 트랜지스터(106)가 출력하는 센스 전류에 의거하여 PMOS 트랜지스터(107)를 제어함으로써, 출력 트랜지스터(105)의 출력 전류가 소정의 제한 전류 이상이 되지 않도록 동작한다. 이 과전류 보호 회로(103)는, 수하형(垂下型) 과전류 보호 회로이다.

또, 종래의 과전류 보호 회로는, 센스 전류를 공급하는 출력 전류 센스 트랜지스터(115)와, 센스 전류가 흐르는 NMOS 트랜지스터(116)와, NMOS 트랜지스터(116)와 커런트 미러 회로를 구성하는 NMOS 트랜지스터(117)와, 센스 전류에 비례한 전류가 흐르는 PMOS 레벨 시프터(118)와, PMOS 레벨 시프터(118)의 드레인 전압을 게이트에 입력된 PMOS 레벨 시프터(119)에 의해 구성된 출력 전압 검출 회로를 구비하고 있다. 출력 전압 검출 회로는, PMOS 레벨 시프터(119)에 의해, 출력 전류 센스 트랜지스터(115)의 드레인 전압이 출력 단자 Vout의 전압과 동등해지도록 제어한다. 또한, PMOS 레벨 시프터(120)의 게이트에 PMOS 레벨 시프터(118)의 드레인 전압을 입력함으로써, 출력 전류 센스 트랜지스터(106)의 드레인 전압이 출력 단자 Vout의 전압과 동등해지도록 제어한다. 이러한 구성으로 함으로써, 출력 트랜지스터(105)와 출력 전류 센스 트랜지스터(106)의 소스 드레인간 전압이 동등해지므로, 입력 단자 Vin과 출력 단자 Vout의 전압차가 작은 경우여도, 정밀도가 좋은 과전류 보호 특성을 얻을 수 있다.

일본국 특허공개 2003-029856호 공보

그러나 종래의 정전압 회로에서는, 수하형 과전류 보호 특성과 동시에 폴드백 특성의 과전류 보호 특성을 얻기 위해서는, 새롭게 폴드백형 과전류 보호 회로를 설치할 필요가 있어, 회로 규모가 증대한다는 과제가 있다.

본 발명에서는, 간편한 회로를 추가하는 것만으로, 정밀도가 좋고, 수하형 과전류 보호 특성과 동시에 폴드백 특성의 과전류 보호 특성을 가지는 과전류 보호 회로를 구비한 정전압 회로를 제공하는 것을 목적으로 한다.

본 발명의 정전압 회로는, 상기 과제를 해결하기 위해, 이하와 같은 구성으로 했다.

출력 트랜지스터에 흐르는 출력 전류에 의거하여 센스 전류를 흐르게 하는 센스 트랜지스터와, 센스 전류를 분할하여 출력하는 전류 분할 회로와, 전류 분할 회로가 출력하는 제1 분할 전류를 받아 전압을 발생시키는 제1 전류 전압 변환 회로와, 전류 분할 회로가 출력하는 제2 분할 전류를 받아 전압을 발생시키는 제2 전류 전압 변환 회로와, 출력 단자의 전압과 센스 트랜지스터의 드레인 전압이 동일해지도록 전류 분할 회로를 제어하는 출력 전압 검출 회로를 가지며, 제1 전류 전압 변환 회로가 발생시키는 전압을 받아, 출력 트랜지스터에 흐르는 과전류를 검출하여, 출력 전압과 출력 전류를 제어하는 과전류 보호 회로를 구비한 정전압 회로.

본 발명의 과전류 보호 회로를 구비한 정전압 회로에 의하면, 간편한 회로를 추가하는 것만으로 폴드백형 특성이 얻어지므로, 회로 규모가 증대하지 않고, 정밀도가 좋고, 수하형과 폴드백형의 과전류 보호 특성을 가지는 과전류 보호 회로를 구비한 정전압 회로를 제공할 수 있다.

도 1은 제1 실시 형태의 정전압 회로를 나타내는 회로도이다.
도 2는 제1 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.
도 3은 제2 실시 형태의 정전압 회로를 나타내는 회로도이다.
도 4는 제2 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.
도 5는 제３ 실시 형태의 정전압 회로를 나타내는 회로도이다.
도 6은 제３ 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.
도 7은 출력 전압 검출 회로의 다른 예를 나타내는 회로도이다.
도 8은 종래의 과전류 보호 회로를 구비한 정전압 회로의 일례를 나타내는 회로도이다.

＜제1 실시 형태＞

도 1은, 제1 실시 형태의 정전압 회로를 나타내는 회로도이다.

제1 실시 형태의 정전압 회로는, 기준 전압원(101)과, 오차 증폭기(102)와, 과전류 보호 회로(103)와, 분압 회로(104)와, 출력 트랜지스터(105)를 구비하고 있다.

과전류 보호 회로(103)는, 제1 출력 전류 센스 트랜지스터(106)와, PMOS 트랜지스터(107)와, NMOS 트랜지스터(108)와, 저항(109, 110, 126)과, 출력 전압 검출 회로(121)와, 전류 분할 회로(122)를 구비한다. 출력 전압 검출 회로(121)는, 제2 출력 전류 센스 트랜지스터(115)와, NMOS 트랜지스터(116, 117)와, PMOS 레벨 시프터(118, 119)를 구비한다. 전류 분할 회로(122)는, PMOS 레벨 시프터(123, 124)를 구비한다. 저항(109)은 제1 전류 전압 변환 회로에 상당하고, 저항(126)은 제2 전류 전압 변환 회로에 상당한다.

오차 증폭기(102)는, 반전 입력 단자를 기준 전압원(101)의 출력 단자에 접속하고, 비반전 입력 단자를 분압 회로(104)의 출력 단자에 접속하며, 출력 단자를 출력 트랜지스터(105)의 게이트에 접속한다. 출력 트랜지스터(105)는, 소스를 전원 입력 단자 Vin에 접속하고, 드레인을 정전압 출력 단자 Vout에 접속한다. 분압 회로(104)는, 정전압 출력 단자 Vout와 접지 단자의 사이에 접속되어, 출력 단자를 오차 증폭기(102)의 비반전 입력 단자에 접속한다.

제1 출력 전류 센스 트랜지스터(106)는, 게이트를 출력 트랜지스터(105)의 게이트에 접속하고, 소스를 전원 입력 단자 Vin에 접속하며, 드레인을 전류 분할 회로(122)의 입력 단자(A점)에 접속한다. 전류 분할 회로(122)는, 제1 출력 단자(C점)를 저항(109)의 일방의 단자와 NMOS 트랜지스터(108)의 게이트에 접속하고, 제2 출력 단자(D점)를 저항(126)의 일방의 단자에 접속한다. 저항(109, 126)은, 각각 타방의 단자를 접지 단자에 접속한다. NMOS 트랜지스터(108)는, 소스를 접지 단자에 접속하고, 드레인을 저항(110)의 일방의 단자와 PMOS 트랜지스터(107)의 게이트에 접속한다. 저항(110)은, 타방의 단자를 전원 입력 단자 Vin에 접속한다. PMOS 트랜지스터(107)는, 소스를 전원 입력 단자 Vin에 접속하고, 드레인을 출력 트랜지스터(105)의 게이트에 접속한다.

PMOS 레벨 시프터(123 및 124)는, 소스를 A점에 접속하여, 게이트에 출력 전압 검출 회로(121)의 레벨 시프터 전압을 입력한다. PMOS 레벨 시프터(123)는, 드레인을 C점에 접속한다. PMOS 레벨 시프터(124)는, 드레인을 D점에 접속한다.

제2 출력 전류 센스 트랜지스터(115)는, 게이트를 출력 트랜지스터(105)의 게이트에 접속하고, 소스를 전원 입력 단자 Vin에 접속하며, 드레인(B점)을 PMOS 레벨 시프터(119)의 소스에 접속한다. PMOS 레벨 시프터(119)는, 게이트를 PMOS 레벨 시프터(118)의 게이트에 접속하고, 드레인을 NMOS 트랜지스터(116)의 드레인과 게이트, 및, NMOS 트랜지스터(117)의 게이트에 접속한다. NMOS 트랜지스터(116, 117)는, 소스를 접지 단자에 접속한다. NMOS 트랜지스터(117)는, 드레인을 PMOS 레벨 시프터(118)의 드레인에 접속한다. PMOS 레벨 시프터(118)는, 소스를 정전압 출력 단자 Vout에 접속한다.

다음에, 제1 실시 형태의 정전압 회로의 동작을 설명한다.

전류 분할 회로(122)의 PMOS 레벨 시프터(123 및 124)는, PMOS 레벨 시프터(118)와 커런트 미러 회로를 구성하므로, 각각의 게이트의 전압은 PMOS 레벨 시프터(118)의 드레인 전압과 동등해진다. 따라서, 제1 센스 전류는, PMOS 레벨 시프터(123)와 PMOS 레벨 시프터(124)의 K치의 비로 결정되는 분할비로 제1 분할 전류와 제2 분할 전류로 나누어져, 각각 출력된다.

출력 전류 센스 트랜지스터(106)는, 출력 트랜지스터(105)가 흐르게 하는 출력 전류에 의거하는 제1 센스 전류를 흐르게 한다. 제1 센스 전류는, 전류 분할 회로(122)에 의해 제1 분할 전류와 제2 분할 전류로 나누어진다. 제1 분할 전류와 저항(109)에 의해 발생하는 전압에 의거하여, PMOS 트랜지스터(108)는 전류를 흐르게 한다. 그 전류와 저항(110)에 의해 발생하는 전압에 의거하여, PMOS 트랜지스터(107)가 제어됨으로써, 출력 트랜지스터(105)의 출력 전류가 소정의 제한 전류 이상이 되지 않도록 동작한다.

출력 전류 센스 트랜지스터(115)는, 출력 트랜지스터(105)가 흐르게 하는 출력 전류에 의거하는 제2 센스 전류를 흐르게 한다. NMOS 트랜지스터(116)와 NMOS 트랜지스터(117)에 의해 구성된 커런트 미러 회로는, 제2 센스 전류에 비례한 전류를 PMOS 레벨 시프터(118)에 흐르게 한다. PMOS 레벨 시프터(118)와 커런트 미러 회로를 구성하는 PMOS 레벨 시프터(119)에 의해, 출력 전류 센스 트랜지스터(115)의 드레인 전압이 정전압 출력 단자 Vout의 전압과 동등해지도록 제어한다.

도 2는, 제1 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.

먼저, 정전압 출력 단자 Vout와 접지 단자의 사이에 외부에서 접속되는 부하가 고저항 상태에서 저저항 상태가 되어 가는, 즉, 정전압 회로의 특성이 나타나는 영역에 있어서 출력 단자 전류가 커져 가는 경우를 설명한다.

출력 트랜지스터(105)의 출력 전류가 커질 수록, 제1 출력 전류 센스 트랜지스터(106)가 출력하는 제1 센스 전류는 커진다. 제1 센스 전류는, 전류 분할 회로(122)에 입력되어, 소정의 분할비로 저항(109)과 저항(126)에 분배된다. 여기서, C점의 전압보다 D점의 전압이 높아지도록, 전류 분할 회로(122)의 전류 분할비와 저항(109, 126)의 저항값을 설정한다. 또, 정전압 회로의 특성이 나타나는 조건에 있어서, D점의 전압은 A점의 전압에 이르지 않도록 저항(126)을 설정한다. 제1 센스 전류가 커져, 저항(109)의 단자 간에 발생하는 전압이, NMOS 트랜지스터(108)가 온 되는 전압에 이르면, NMOS 트랜지스터(108)는 전류를 흐르게 한다. NMOS 트랜지스터(108)가 흐르게 하는 전류에 의거하여, 저항(110)의 단자 간에 전압이 발생한다. 저항(110)의 단자 간에 발생하는 전압이, PMOS 트랜지스터(107)가 온 되는 전압에 이르면, PMOS 트랜지스터(107)는 전류를 흐르게 한다. PMOS 트랜지스터(107)가 흐르게 하는 전류에 의해, 출력 트랜지스터(105)의 게이트를 제어하여, 출력 트랜지스터(105)의 출력 전류가 소정의 제한 전류 이상이 되지 않도록 동작한다. 이것이, 출력 전압-출력 전류 특성의 (a)점이다.

다음에, 과전류 보호 회로(103)가 출력 단자 전류를 제한하기 시작하면, 정전압 출력 단자 Vout의 전압이 저하된다. 정전압 출력 단자 Vout의 전압이 저하되기 시작하면, 출력 전압 검출 회로(121)의 동작에 의해, A점의 전압도 마찬가지로 저하된다. A점의 전압이 D점의 전압과 근접하면, PMOS 레벨 시프터(124)는 포화 동작 상태에서 비포화 동작 상태로 변한다. 따라서, 포화 동작 상태를 계속하는 PMOS 레벨 시프터(123)와 PMOS 레벨 시프터(124)의 사이에서 전류 분할비가 변화하기 시작하여, 제1 분할 전류의 비율이 커진다. 이것이, 출력 전압-출력 전류 특성의 (b)점이다.

제1 분할 전류의 비율이 커지면, 저항(109)에 흐르는 전류가 커지기 때문에, C점의 전압이 오른다. C점의 전압이 오르면, NMOS 트랜지스터(108)가 흐르게 하는 전류가 커져, 출력 트랜지스터(105)의 출력 전류를 보다 작게 제한한다.

정전압 출력 단자 Vout의 전압이 저하됨에 따라, 제1 분할 전류의 비율이 커지기 때문에, 출력 단자 전류는 저하되어 정전압 출력 단자 Vout가 접지 단자와 단락되었을 때의 출력 단자 전류를 저하시킬 수 있다.

따라서, 제1 실시 형태의 정전압 회로는, 도 2와 같은 수하형과 폴드백형의 과전류 보호 특성을 얻을 수 있다.

이상 설명한 바와 같이, 제1 실시 형태의 정전압 회로는, PMOS 레벨 시프터(124)와 저항(126)을 추가하는 것뿐인 간편한 회로로 폴드백형 특성이 얻어진다. 또한, 제1 센스 전류의 전류 분할비의 변화를 이용하여 폴드백형 특성이 얻어지므로, 소비 전류가 증가하지 않는다는 효과도 있다.

＜제2 실시 형태＞

도 3은, 제2 실시 형태의 정전압 회로를 나타내는 회로도이다.

제2 실시 형태의 정전압 회로는, 제1 실시 형태의 정전압 회로의 과전류 보호 회로(103)로부터, 제1 전류 전압 변환 회로와 제2 전류 전압 변환 회로를 변경했다.

제2 실시 형태의 정전압 회로의 회로 구성에 대해서는, 제1 실시 형태와 동일한 것에는 동일한 부호를 붙이고, 그 설명은 생략한다.

제1 전류 전압 변환 회로는, 저항(127a)와 저항(127b)와 NMOS 트랜지스터(128)로 구성된다. 제2 전류 전압 변환 회로는, 저항(129a)와 저항(129b)로 구성된다.

저항(127a)와 저항(127b)는, PMOS 레벨 시프터(123)의 드레인과 접지 단자의 사이에 접속된다. NMOS 트랜지스터(128)는, 소스와 드레인이 저항(127b)의 양단에 접속된다. 저항(129a)와 저항(129b)는, D점과 접지 단자의 사이에 접속되며, 그 접속점은 NMOS 트랜지스터(128)의 게이트에 접속된다.

제2 실시 형태의 정전압 회로의 동작을 설명한다.

도 4는, 제2 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.

도 4의 (b)점까지의 동작은, 제1 실시 형태의 정전압 회로와 동일하다. 여기서, (b)점에 이를 때까지, C점의 전압보다 D점의 전압이 높아지도록 설정하고, 또한, NMOS 트랜지스터(128)가 온 되도록 저항(129a와 129b)의 저항값을 설정한다. 즉, 제1 전류 전압 변환 회로는, 저항(127a)가 된다. 도 4의 (b)점보다 정전압 출력 단자 Vout의 전압이 저하되면, 출력 전압 검출 회로(121)의 동작에 의해, A점의 전압도 마찬가지로 저하된다. A점의 전압이 D점의 전압과 근접하면, PMOS 레벨 시프터(124)는 포화 동작 상태에서 비포화 동작 상태로 변한다. 따라서, 포화 동작 상태를 계속하는 PMOS 레벨 시프터(123)와 PMOS 레벨 시프터(124)의 사이에서 분할비가 변화되어, 제1 분할 전류의 비율이 커진다. 제2 분할 전류의 비율은 작아지기 때문에 D점의 전압은 저하되고, 저항(129a)와 저항(129b)의 접속점, 즉, NMOS 트랜지스터(128)의 게이트의 전압도 저하된다. 그리고, NMOS 트랜지스터(128)가 오프 되면, 제1 전류 전압 변환 회로는, 저항(127a와 127b)의 직렬이 된다. 따라서, C점의 전압이 상승하므로, NMOS 트랜지스터(108)의 전류가 증가하여, 출력 트랜지스터(105)의 출력 전류는 보다 강하게 제한된다. 이것이, 출력 전압-출력 전류 특성의 (c)-(d)이다. 즉, 출력 단자 전류는 (c)점에서 (d)점까지 감소한다. (d)점에 이르고 이후의 동작은, 제1 실시 형태와 동일하며, 정전압 출력 단자 Vout가 접지 단자와 단락되었을 때의 출력 단자 전류를 저하시킬 수 있다.

이상 설명한 바와 같이, 제2 실시 형태의 정전압 회로는, 도 4의 (c)점에서 (d)점으로 급준하게 전류를 제한할 수 있기 때문에, 출력 단락 시의 출력 단자 전류를 용이하게 낮게 하는 것이 가능하며, 열손실이 큰 조건을 회피할 수 있다는 효과가 얻어진다. 또, 전류 분할 회로(122)의 분할비, 및, 저항(127a, 127b, 129a, 129b)의 조정을 행함으로써, (b)점, (c)점, (d)점의 변화점을 용이하게 조정하는 것이 가능하다.

또한, 제1 센스 전류의 전류 분할비의 변화를 이용하여 폴드백형 특성이 얻어지므로, 소비 전류가 증가하지 않는다는 효과도 있다.

＜제３ 실시 형태＞

도 5는, 제３ 실시 형태의 정전압 회로를 나타내는 회로도이다.

제３ 실시 형태의 정전압 회로는, 제2 실시 형태의 정전압 회로의 과전류 보호 회로(103)로부터, 전류 분할 회로(122)와 제1 전류 전압 변환 회로를 변경하고, 제３ 전류 전압 변환 회로를 추가했다.

제３ 실시 형태의 정전압 회로의 회로 구성에 대해서는, 제2 실시 형태와 동일한 것에는 동일한 부호를 붙이고, 그 설명은 생략한다.

전류 분할 회로(122)는, PMOS 레벨 시프터(125)를 더 구비한다. 제1 전류 전압 변환 회로는, 저항(127a)와 저항(127b)와 저항(127c)와 NMOS 트랜지스터(128)와 NMOS 트랜지스터(130)로 구성된다. 제３ 전류 전압 변환 회로는, 저항(131a)와 저항(131b)로 구성된다.

저항(127a)와 저항(127b)와 저항(127c)는, PMOS 레벨 시프터(123)의 드레인과 접지 단자의 사이에 접속된다. PMOS 레벨 시프터(125)는, 소스를 A점에 접속하여, 게이트에 출력 전압 검출 회로(121)의 레벨 시프터 전압을 입력하고, 드레인을 전류 분할 회로(122)의 제３ 출력 단자(E점)에 접속한다. NMOS 트랜지스터(128)는, 소스와 드레인이 저항(127b와 127c)의 양단에 접속된다. NMOS 트랜지스터(130)는, 소스와 드레인이 저항(127c)의 양단에 접속된다. 저항(131a)와 저항(131b)는, E점과 접지 단자의 사이에 접속되며, 그 접속점은 NMOS 트랜지스터(130)의 게이트에 접속된다.

제３ 실시 형태의 정전압 회로의 동작을 설명한다.

도 6은, 제３ 실시 형태의 정전압 회로의 출력 전압-출력 전류 특성을 나타내는 도이다.

여기서, C점의 전압보다 E점의 전압이 높고, E점의 전압보다 D점의 전압이 높아지도록 전류 분할 회로(122)의 전류 분할비와 각 전류 전압 변환 회로의 저항값을 설정한다. 또, 정전압 회로의 특성이 나타나는 조건에 있어서, D점, 및, E점의 전압은 A점의 전압에 이르지 않도록, 또한, NMOS 트랜지스터(128)와 NMOS 트랜지스터(130)가 온 되도록 각 전류 전압 변환 회로의 저항값을 설정한다.

도 6의 (d)점까지의 동작은, 제2 실시 형태의 정전압 회로와 동일하다. (a)점에 있어서, 과전류 보호 회로(103)가 출력 전류를 제한하기 시작하면, 정전압 출력 단자 Vout의 전압이 저하된다. 정전압 출력 단자 Vout의 전압이 저하되면, D점의 전압이 A점의 전압과 근접하여, 전류 분할 회로의 분할 비율이 변화하기 시작한다((b)점). 정전압 출력 단자 Vout의 전압이 저하되어 D점의 전압이 저하되면, NMOS 트랜지스터(128)가 오프 되고((c)점), 출력 단자 전류를 보다 강하게 제한한다((d)점). 또한 정전압 출력 단자 Vout의 전압이 저하되면, 출력 전압 검출 회로(121)의 동작에 의해, E점의 전압도 마찬가지로 저하된다. A점의 전압이 E점의 전압과 근접하면, PMOS 레벨 시프터(125)는 포화 동작 상태에서 비포화 동작 상태로 변하고, 포화 동작 상태를 계속하는 PMOS 레벨 시프터(123)와 PMOS 레벨 시프터(125)의 사이에서 분할비가 변화하기 시작하여, PMOS 레벨 시프터(123)가 출력하는 제1 분할 전류의 비율이 보다 커진다 ((e)점). 반대로 제３ 분할 전류의 비율은 작아지기 때문에, E점의 전압은 저하되고, NMOS 트랜지스터(130)가 오프 되고((f)점), 저항(127c)에 제1 분할 전류가 흐르도록 변화되기 때문에, C점의 전압이 상승한다. C점의 전압이 상승하면, 출력 트랜지스터(105)의 출력 전류는 보다 강하게 제한되어, 출력 단자 전류는 (g)점까지 감소한다. (g)점에 이르고 이후의 동작은 제1, 제2 실시 형태와 동일하며, 정전압 출력 단자 Vout가 접지 단자와 단락되었을 때의 출력 단자 전류를 저하시킬 수 있다.

이상 설명한 바와 같이, 제３ 실시 형태의 정전압 회로에서는, (c)점부터 시작되는 폴드백형의 과전류 보호 특성을, (d)점 내지 (g)점과 같이 단계적으로 특성으로 할 수 있다. 또한, 그 전압값이나 전류값을 저항값이나 전류 분할비의 다양한 조합으로 설정할 수 있기 때문에, 설계 상의 자유도가 높고, 원하는 과전류 보호 특성을 얻는 것이 용이해진다는 효과가 얻어진다.

또한, 제３ 실시 형태에 있어서, 전류 분할 회로(122)는 3개로 분할 전류를 출력하는 구성으로 했지만, 본 발명의 효과를 얻기 위한 분할수는 한정되지 않는다.

이상 설명한 제1 내지 제３ 실시 형태에 있어서, 출력 전압 검출 회로(121)를 출력 전류 센스 트랜지스터(115)와 커런트 미러 회로를 구비한 구성으로 설명했지만, 동일한 동작을 가지는 회로이면 이것에 한정되는 것은 아니다. 예를 들면, 도 7에 나타낸 출력 전압 검출 회로(121)와 같이, 오차 증폭기(132)로 구성해도 된다.

오차 증폭기(132)는, 비반전 입력 단자를 정전압 출력 단자 Vout에 접속하고, 반전 입력 단자를 출력 전류 센스 트랜지스터(106)의 드레인에 접속하며, 출력 단자를 PMOS 레벨 시프터(123, 124)의 게이트에 접속한다.

이와 같이 구성된 출력 전압 검출 회로(121)는, 오차 증폭기(132)가 비반전 입력 단자에 입력된 정전압 출력 단자 Vout의 전압과, A점의 전압을 비교하여, A점의 전압이 정전압 출력 단자 Vout의 전압과 동등해지도록 PMOS 레벨 시프터(123, 124)의 게이트를 제어한다.

101 기준 전압원 102, 132 오차 증폭기
103 과전류 보호 회로 104 분압 회로
106, 115 출력 전류 센스 트랜지스터 121 출력 전압 검출 회로
122 전류 분할 회로

Claims

입력 전압을 소정의 출력 전압으로 변환하여 출력 단자에 출력하는 정전압 회로로서,
출력 트랜지스터에 흐르는 출력 전류에 의거하여 센스 전류를 흐르게 하는 센스 트랜지스터와,
상기 센스 전류를 받아, 상기 센스 전류를 분할하여 출력하는 전류 분할 회로와,
상기 전류 분할 회로가 출력하는 제1 분할 전류를 받아 전압을 발생시키는 제1 전류 전압 변환 회로와,
상기 전류 분할 회로가 출력하는 제2 분할 전류를 받아 전압을 발생시키는 제2 전류 전압 변환 회로와,
상기 출력 단자의 전압과 상기 센스 트랜지스터의 드레인 전압이 동일해지도록 상기 전류 분할 회로를 제어하는 출력 전압 검출 회로를 가지며,
상기 제1 전류 전압 변환 회로가 발생시키는 전압을 받아, 상기 출력 트랜지스터에 흐르는 과전류를 검출하여, 상기 출력 전압과 출력 전류를 제어하는 과전류 보호 회로를 구비한 것을 특징으로 하는 정전압 회로.
청구항 1에 있어서,
상기 제1 전류 전압 변환 회로는, 가변 저항으로 구성되며, 상기 제2 전류 전압 변환 회로의 출력 신호를 받아 저항값을 가변시키는 것을 특징으로 하는 정전압 회로.
청구항 1에 있어서,
상기 과전류 보호 회로는,
상기 전류 분할 회로가 출력하는 제3 분할 전류를 받아 전압을 발생시키는 제3 전류 전압 변환 회로를 구비하고,
상기 제1 전류 전압 변환 회로는, 가변 저항으로 구성되며, 상기 제2 전류 전압 변환 회로 및 상기 제3 전류 전압 변환 회로의 출력 신호를 받아 저항값을 가변시키는 것을 특징으로 하는 정전압 회로.