JP2814910B2 - アナログデイジタル変換器 - Google Patents
アナログデイジタル変換器Info
- Publication number
- JP2814910B2 JP2814910B2 JP6067970A JP6797094A JP2814910B2 JP 2814910 B2 JP2814910 B2 JP 2814910B2 JP 6067970 A JP6067970 A JP 6067970A JP 6797094 A JP6797094 A JP 6797094A JP 2814910 B2 JP2814910 B2 JP 2814910B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図２） 発明が解決しようとする課題（図２〜図５） 課題を解決するための手段（図１） 作用（図１） 実施例（図１及び図２） 発明の効果
【０００２】
【産業上の利用分野】本発明はアナログデイジタル変換
器に関し、例えば複数の比較回路の入力電流を一括して
補正する入力電流補正回路を用いたアナログデイジタル
変換器に適用し得る。
器に関し、例えば複数の比較回路の入力電流を一括して
補正する入力電流補正回路を用いたアナログデイジタル
変換器に適用し得る。
【０００３】
【従来の技術】従来、高速でアナログ信号を所定ビツト
数のデイジタル信号に変換するアナログデイジタル変換
器として、いわゆるフラツシユ型アナログデイジタル変
換器が用いられている。すなわち図２に示すように、こ
のアナログデイジタル変換器１において、入力されるア
ナログ信号は所定のタイミング毎にサンプルホールドさ
れ、この結果得られる入力電圧ＶＩＮが例えば１６個の
比較回路２Ａ〜２Ｐの反転入力端に入力される。
数のデイジタル信号に変換するアナログデイジタル変換
器として、いわゆるフラツシユ型アナログデイジタル変
換器が用いられている。すなわち図２に示すように、こ
のアナログデイジタル変換器１において、入力されるア
ナログ信号は所定のタイミング毎にサンプルホールドさ
れ、この結果得られる入力電圧ＶＩＮが例えば１６個の
比較回路２Ａ〜２Ｐの反転入力端に入力される。
【０００４】この比較回路２Ａ〜２Ｐの非反転入力端に
は、負電源ＶＲＥ及びアースＧＮＤ間を１７個の抵抗Ｒ
Ａ〜ＲＱで抵抗分圧し、各抵抗ＲＡ〜ＲＱの接続中点ａ
１〜ａ１６から得られる電圧が基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６として入力されている。これにより、各比較
回路２Ａ〜２Ｐは入力電圧ＶＩＮをそれぞれ基準電圧Ｖ
ＲＥＦ１〜ＶＲＥＦ１６と比較し、各比較結果Ｃ
ＯＵＴ１〜ＣＯＵＴ１６がエンコーダ３に入力される。
かくして、エンコーダ３は各比較結果ＣＯＵＴ１〜Ｃ
ＯＵＴ１６の論理レベルに応じてコード化し、この結果
所定ビツト数のデイジタル信号ＤＧＯＵＴが送出され
る。
は、負電源ＶＲＥ及びアースＧＮＤ間を１７個の抵抗Ｒ
Ａ〜ＲＱで抵抗分圧し、各抵抗ＲＡ〜ＲＱの接続中点ａ
１〜ａ１６から得られる電圧が基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６として入力されている。これにより、各比較
回路２Ａ〜２Ｐは入力電圧ＶＩＮをそれぞれ基準電圧Ｖ
ＲＥＦ１〜ＶＲＥＦ１６と比較し、各比較結果Ｃ
ＯＵＴ１〜ＣＯＵＴ１６がエンコーダ３に入力される。
かくして、エンコーダ３は各比較結果ＣＯＵＴ１〜Ｃ
ＯＵＴ１６の論理レベルに応じてコード化し、この結果
所定ビツト数のデイジタル信号ＤＧＯＵＴが送出され
る。
【０００５】ここでこの比較回路２（２Ａ〜２Ｐ）にお
いては、図３に示すように、基準電圧ＶＲＥＦ及び入力
電圧ＶＩＮが、それぞれエミツタフオロワでなる第１及
び第２のＮＰＮトランジスタＱ１及びＱ２のベースに印
加される。この第１、第２のトランジスタＱ１、Ｑ２の
コレクタはアースＧＮＤに接地され、エミツタは第３及
び第４のＮＰＮトランジスタＱ３及びＱ４のコレクタに
接続されている。
いては、図３に示すように、基準電圧ＶＲＥＦ及び入力
電圧ＶＩＮが、それぞれエミツタフオロワでなる第１及
び第２のＮＰＮトランジスタＱ１及びＱ２のベースに印
加される。この第１、第２のトランジスタＱ１、Ｑ２の
コレクタはアースＧＮＤに接地され、エミツタは第３及
び第４のＮＰＮトランジスタＱ３及びＱ４のコレクタに
接続されている。
【０００６】また、第３、第４のトランジスタＱ３、Ｑ
４のベースは共通接続されて電圧Ｖ１が与えられ、さら
にエミツタがそれぞれ抵抗Ｒ１を通じて負電源ＶＥＥに
接続され、かくして定電流源が構成されている。なお第
１、第２のトランジスタＱ１、Ｑ２のエミツタは、第
３、第４のトランジスタＱ３、Ｑ４のコレクタに加え
て、エミツタフオロワで差動対を構成する第５及び第６
のＮＰＮトランジスタＱ５及びＱ６のベースに接続され
ている。
４のベースは共通接続されて電圧Ｖ１が与えられ、さら
にエミツタがそれぞれ抵抗Ｒ１を通じて負電源ＶＥＥに
接続され、かくして定電流源が構成されている。なお第
１、第２のトランジスタＱ１、Ｑ２のエミツタは、第
３、第４のトランジスタＱ３、Ｑ４のコレクタに加え
て、エミツタフオロワで差動対を構成する第５及び第６
のＮＰＮトランジスタＱ５及びＱ６のベースに接続され
ている。
【０００７】この第５、第６のトランジスタＱ５及びＱ
６のコレクタはそれぞれ抵抗Ｒ３を通じてアースＧＮＤ
に接地され、エミツタは共に第７のＮＰＮトランジスタ
Ｑ７のコレクタに接続されている。また第７のトランジ
スタＱ７のベースは第３、第４のトランジスタＱ３、Ｑ
４のベースと共通接続され、さらにエミツタが抵抗Ｒ２
を通じて負電源ＶＥＥに接続され、かくして定電流源が
構成されている。
６のコレクタはそれぞれ抵抗Ｒ３を通じてアースＧＮＤ
に接地され、エミツタは共に第７のＮＰＮトランジスタ
Ｑ７のコレクタに接続されている。また第７のトランジ
スタＱ７のベースは第３、第４のトランジスタＱ３、Ｑ
４のベースと共通接続され、さらにエミツタが抵抗Ｒ２
を通じて負電源ＶＥＥに接続され、かくして定電流源が
構成されている。
【０００８】これにより基準電圧ＶＲＥＦ及び入力電圧
ＶＩＮの電圧差に応じて第１、第２のトランジスタＱ
１、Ｑ２に生じるエミツタ電圧の差分が、第５、第６の
トランジスタＱ５、Ｑ６で差動増幅され、かくして第
５、第６のトランジスタＱ５、Ｑ６のコレクタから基準
電圧ＶＲＥＦ及び入力電圧ＶＩＮの電圧値を比較してな
る出力電圧ＶＯＵＴ及びその反転出力電圧ＶＩＯＵＴが
送出される。
ＶＩＮの電圧差に応じて第１、第２のトランジスタＱ
１、Ｑ２に生じるエミツタ電圧の差分が、第５、第６の
トランジスタＱ５、Ｑ６で差動増幅され、かくして第
５、第６のトランジスタＱ５、Ｑ６のコレクタから基準
電圧ＶＲＥＦ及び入力電圧ＶＩＮの電圧値を比較してな
る出力電圧ＶＯＵＴ及びその反転出力電圧ＶＩＯＵＴが
送出される。
【０００９】
【発明が解決しようとする課題】ところでかかる構成の
比較回路２においては、第１、第２のトランジスタＱ
１、Ｑ２のベースに基準電圧ＶＲＥＦ、入力電圧ＶＩＮ
がそれぞれ印加されることに加えて、次式
比較回路２においては、第１、第２のトランジスタＱ
１、Ｑ２のベースに基準電圧ＶＲＥＦ、入力電圧ＶＩＮ
がそれぞれ印加されることに加えて、次式
【数１】 で表されるベース電流でなる入力電流ＩＲが発生する。
この入力電流ＩＲはアナログデイジタル変換器１の全て
の比較回路２Ａ〜２Ｐにおいて発生し、この結果各比較
回路２Ａ〜２Ｐに入力される基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６に電圧降下が発生し、このため入力電圧Ｖ
ＩＮを各比較回路２Ａ〜２Ｐで正しく比較できなくなる
問題がある。
この入力電流ＩＲはアナログデイジタル変換器１の全て
の比較回路２Ａ〜２Ｐにおいて発生し、この結果各比較
回路２Ａ〜２Ｐに入力される基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６に電圧降下が発生し、このため入力電圧Ｖ
ＩＮを各比較回路２Ａ〜２Ｐで正しく比較できなくなる
問題がある。
【００１０】このためアナログデイジタル変換器１にお
いては、入力電流ＩＢに対して１６倍の補正電流１６Ｉ
Ｂを発生する入力電流補正回路を用い、これにより得ら
れる補正電流１６ＩＢを例えば第１の接続中点ａＢ（図
２）に供給することにより、各比較回路２Ａ〜２Ｐへの
入力電流ＩＢを一括して補正するようになされている。
すなわち図３との対応部分に同一符号を付した図４に示
すように、この入力電流補正回路４においては、アース
ＧＮＤ及び負電源ＶＥＥ間に比較回路２の基準電圧入力
段のエミツタフオロワ部分を構成する第１、第３のトラ
ンジスタＱ１、Ｑ３及び抵抗Ｒ１の直列回路が１６個並
列に接続されている。
いては、入力電流ＩＢに対して１６倍の補正電流１６Ｉ
Ｂを発生する入力電流補正回路を用い、これにより得ら
れる補正電流１６ＩＢを例えば第１の接続中点ａＢ（図
２）に供給することにより、各比較回路２Ａ〜２Ｐへの
入力電流ＩＢを一括して補正するようになされている。
すなわち図３との対応部分に同一符号を付した図４に示
すように、この入力電流補正回路４においては、アース
ＧＮＤ及び負電源ＶＥＥ間に比較回路２の基準電圧入力
段のエミツタフオロワ部分を構成する第１、第３のトラ
ンジスタＱ１、Ｑ３及び抵抗Ｒ１の直列回路が１６個並
列に接続されている。
【００１１】実際上、１６個分の第１のトランジスタＱ
１のベースは共通接続されており、これにより入力電流
ＩＢの１６倍でなる補正電流１６ＩＢを発生し、これを
カレントミラー接続された１対のＰＮＰトランジスタＱ
８及びＱ９で折り返し、このようにして補正電流１６Ｉ
Ｂを送出し得るようになされている。
１のベースは共通接続されており、これにより入力電流
ＩＢの１６倍でなる補正電流１６ＩＢを発生し、これを
カレントミラー接続された１対のＰＮＰトランジスタＱ
８及びＱ９で折り返し、このようにして補正電流１６Ｉ
Ｂを送出し得るようになされている。
【００１２】ところがこのような構成では、アナログデ
イジタル変換器１の比較回路２の個数に応じて、アース
ＧＮＤ及び負電源ＶＥＥ間に第１、第３のトランジスタ
Ｑ１、Ｑ３及び抵抗Ｒ１の直列回路を並列接続する必要
があり、その分回路素子数や消費電力が増加する問題が
あつた。このため図４との対応部分に同一符号を付した
図５に示すように、アースＧＮＤ及び負電源ＶＥＥ間に
比較回路２の基準電圧入力段のエミツタフオロワ部分を
構成する第１、第３のトランジスタＱ１、Ｑ３及び抵抗
Ｒ１の直列回路を４個並列に接続するようになされた入
力電流補正回路５が考えられる。
イジタル変換器１の比較回路２の個数に応じて、アース
ＧＮＤ及び負電源ＶＥＥ間に第１、第３のトランジスタ
Ｑ１、Ｑ３及び抵抗Ｒ１の直列回路を並列接続する必要
があり、その分回路素子数や消費電力が増加する問題が
あつた。このため図４との対応部分に同一符号を付した
図５に示すように、アースＧＮＤ及び負電源ＶＥＥ間に
比較回路２の基準電圧入力段のエミツタフオロワ部分を
構成する第１、第３のトランジスタＱ１、Ｑ３及び抵抗
Ｒ１の直列回路を４個並列に接続するようになされた入
力電流補正回路５が考えられる。
【００１３】この入力電流補正回路５においてはまず共
通接続されたベースを通じて入力電流ＩＢの４倍でなる
補正電流４ＩＢを発生し、この補正電流４ＩＢがカレン
トミラー接続された１対のＰＮＰトランジスタＱ１０及
びＱ１１で４倍にして折り返され、このようにして入力
電流ＩＢの１６倍でなる補正電流１６ＩＢを発生し得る
ようになされている。このようにすれば、図４の入力電
流補正回路４と比較して、ＮＰＮトランジスタＱ１、Ｑ
３及び抵抗Ｒ３の素子数を１／４に削減し得る。
通接続されたベースを通じて入力電流ＩＢの４倍でなる
補正電流４ＩＢを発生し、この補正電流４ＩＢがカレン
トミラー接続された１対のＰＮＰトランジスタＱ１０及
びＱ１１で４倍にして折り返され、このようにして入力
電流ＩＢの１６倍でなる補正電流１６ＩＢを発生し得る
ようになされている。このようにすれば、図４の入力電
流補正回路４と比較して、ＮＰＮトランジスタＱ１、Ｑ
３及び抵抗Ｒ３の素子数を１／４に削減し得る。
【００１４】ところがカレントミラー接続されたＰＮＰ
トランジスタＱ１０及びＱ１１で、トランジスタＱ１０
のコレクタ電流を４倍にしてトランジスタＱ１１のコレ
クタ電流として折り返すためには、トランジスタＱ１１
としてトランジスタＱ１０の４個分の素子を用いる必要
があり、結局回路素子数や消費電力の点で解決策として
は未だ不十分であつた。
トランジスタＱ１０及びＱ１１で、トランジスタＱ１０
のコレクタ電流を４倍にしてトランジスタＱ１１のコレ
クタ電流として折り返すためには、トランジスタＱ１１
としてトランジスタＱ１０の４個分の素子を用いる必要
があり、結局回路素子数や消費電力の点で解決策として
は未だ不十分であつた。
【００１５】本発明は以上の点を考慮してなされたもの
で、簡易な構成で複数個の電子回路に対してその電子回
路の入力電流を電子回路の個数倍して補正電流を発生し
これを供給し得る入力電流補正回路を用いたアナログデ
イジタル変換器を提案しようとするものである。
で、簡易な構成で複数個の電子回路に対してその電子回
路の入力電流を電子回路の個数倍して補正電流を発生し
これを供給し得る入力電流補正回路を用いたアナログデ
イジタル変換器を提案しようとするものである。
【００１６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基準ラインＧＲＤ及び電源ライン
ＶＲＢ間に複数の分圧抵抗ＲＡ〜ＲＱが直列接続され、
当該複数の分圧抵抗ＲＡ〜ＲＱの各接続中点ａ１〜ａ
１６から供給される複数の基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６とアナログの入力電圧Ｖ１Ｎとを複数の比較
回路２Ａ〜２Ｐでそれぞれ比較して得られる複数の比較
出力ＣＯＵＴ１〜ＣＯＵＴ１６を基にコード変換するこ
とにより所定ビツト数のデイジタルデータＤＧＯＵＴを
生成するアナログデイジタル変換器１において、基準ラ
インＧＲＤにベース及びコレクタが接続されたダイオー
ド接続の第１トランジスタＱ２３と、当該第１トランジ
スタＱ２３のエミツタにベースが接続されると共にエミ
ツタが定電流源Ｑ２０、Ｒ１に接続された第２トランジ
スタＱ２１とでなり、比較回路２Ａ〜２Ｐに流れ込む不
要な回り込み電流ＩＢに応じた第１の補正電流ＩＢを第
１トランジスタＱ２３のコレクタに発生して第２トラン
ジスタＱ２１のベースに供給する第１のトランジスタ回
路Ｑ２３、Ｑ２１と、第２トランジスタＱ２１のコレク
タにエミツタが接続されると共に基準ラインＧＲＤにベ
ース及びコレクタが接続されたダイオード接続の第３ト
ランジスタＱ２４と、当該第３トランジスタＱ２４のエ
ミツタにベースが接続されると共にエミツタが第２トラ
ンジスタＱ２１のエミツタに接続された第４トランジス
タＱ２５とでなり、第１トランジスタＱ２３のエミツタ
サイズに対して第３及び第４トランジスタＱ２４、Ｑ２
５のエミツタサイズの積が比較回路２Ａ〜２Ｐの個数倍
に形成され、第１の補正電流ＩＢを比較回路２Ａ〜２Ｐ
の個数倍してなる第２の補正電流Ｉｘを第４トランジス
タＱ２５のコレクタに発生する第２のトランジスタ回路
Ｑ２４、Ｑ２５と、エミツタが基準ラインＧＲＤに接続
されると共にコレクタが第４トランジスタＱ２５のコレ
クタに接続された第５トランジスタＱ２６と、当該第５
トランジスタＱ２６のベースと共通接続されてカレント
ミラー接続された第６及び第７トランジスタＱ２７、Ｑ
２８とでなり、当該第７トランジスタＱ２８のコレクタ
が複数の分圧抵抗ＲＡ〜ＲＱの中間に位置する接続中点
ａ８に接続され、当該コレクタから第２の補正電流Ｉｘ
をアナログデイジタル変換器１を構成する複数の比較回
路２Ａ〜２Ｐに出力する第３のトランジスタ回路Ｑ２
６、Ｑ２７、Ｑ２８と、コレクタが第６トランジスタＱ
２７のコレクタに接続されると共に、エミツタが電源ラ
インＶＥＥに接続された第８トランジスタＱ３０と、コ
レクタが第４トランジスタＱ２５のエミツタに接続され
ると共に第８トランジスタＱ３０のベースと共通接続さ
れてカレントミラー接続された第９トランジスタＱ２９
とでなり、第４トランジスタＱ２５のコレクタに発生す
る第２の補正電流Ｉｘを第９トランジスタＱ２９のコレ
クタ及びエミツタ間に流す第４のトランジスタ回路Ｑ２
９、Ｑ３０とでなる入力電流補正回路１０を設けるよう
にする。
め本発明においては、基準ラインＧＲＤ及び電源ライン
ＶＲＢ間に複数の分圧抵抗ＲＡ〜ＲＱが直列接続され、
当該複数の分圧抵抗ＲＡ〜ＲＱの各接続中点ａ１〜ａ
１６から供給される複数の基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ１６とアナログの入力電圧Ｖ１Ｎとを複数の比較
回路２Ａ〜２Ｐでそれぞれ比較して得られる複数の比較
出力ＣＯＵＴ１〜ＣＯＵＴ１６を基にコード変換するこ
とにより所定ビツト数のデイジタルデータＤＧＯＵＴを
生成するアナログデイジタル変換器１において、基準ラ
インＧＲＤにベース及びコレクタが接続されたダイオー
ド接続の第１トランジスタＱ２３と、当該第１トランジ
スタＱ２３のエミツタにベースが接続されると共にエミ
ツタが定電流源Ｑ２０、Ｒ１に接続された第２トランジ
スタＱ２１とでなり、比較回路２Ａ〜２Ｐに流れ込む不
要な回り込み電流ＩＢに応じた第１の補正電流ＩＢを第
１トランジスタＱ２３のコレクタに発生して第２トラン
ジスタＱ２１のベースに供給する第１のトランジスタ回
路Ｑ２３、Ｑ２１と、第２トランジスタＱ２１のコレク
タにエミツタが接続されると共に基準ラインＧＲＤにベ
ース及びコレクタが接続されたダイオード接続の第３ト
ランジスタＱ２４と、当該第３トランジスタＱ２４のエ
ミツタにベースが接続されると共にエミツタが第２トラ
ンジスタＱ２１のエミツタに接続された第４トランジス
タＱ２５とでなり、第１トランジスタＱ２３のエミツタ
サイズに対して第３及び第４トランジスタＱ２４、Ｑ２
５のエミツタサイズの積が比較回路２Ａ〜２Ｐの個数倍
に形成され、第１の補正電流ＩＢを比較回路２Ａ〜２Ｐ
の個数倍してなる第２の補正電流Ｉｘを第４トランジス
タＱ２５のコレクタに発生する第２のトランジスタ回路
Ｑ２４、Ｑ２５と、エミツタが基準ラインＧＲＤに接続
されると共にコレクタが第４トランジスタＱ２５のコレ
クタに接続された第５トランジスタＱ２６と、当該第５
トランジスタＱ２６のベースと共通接続されてカレント
ミラー接続された第６及び第７トランジスタＱ２７、Ｑ
２８とでなり、当該第７トランジスタＱ２８のコレクタ
が複数の分圧抵抗ＲＡ〜ＲＱの中間に位置する接続中点
ａ８に接続され、当該コレクタから第２の補正電流Ｉｘ
をアナログデイジタル変換器１を構成する複数の比較回
路２Ａ〜２Ｐに出力する第３のトランジスタ回路Ｑ２
６、Ｑ２７、Ｑ２８と、コレクタが第６トランジスタＱ
２７のコレクタに接続されると共に、エミツタが電源ラ
インＶＥＥに接続された第８トランジスタＱ３０と、コ
レクタが第４トランジスタＱ２５のエミツタに接続され
ると共に第８トランジスタＱ３０のベースと共通接続さ
れてカレントミラー接続された第９トランジスタＱ２９
とでなり、第４トランジスタＱ２５のコレクタに発生す
る第２の補正電流Ｉｘを第９トランジスタＱ２９のコレ
クタ及びエミツタ間に流す第４のトランジスタ回路Ｑ２
９、Ｑ３０とでなる入力電流補正回路１０を設けるよう
にする。
【００１７】
【作用】比較回路に流れ込む不要な回り込み電流に応じ
た第１の補正電流を第１のトランジスタによつて発生
し、エミツタサイズの積が比較回路の個数倍に形成され
た第２のトランジスタ回路によつて第１の補正電流を電
子回路の個数倍して生成された第２の補正電流を第３の
トランジスタ回路を介して複数の比較回路に供給するこ
とにより、簡易な構成で回り込み電流による比較回路の
電圧降下を一括して補正することができる。
た第１の補正電流を第１のトランジスタによつて発生
し、エミツタサイズの積が比較回路の個数倍に形成され
た第２のトランジスタ回路によつて第１の補正電流を電
子回路の個数倍して生成された第２の補正電流を第３の
トランジスタ回路を介して複数の比較回路に供給するこ
とにより、簡易な構成で回り込み電流による比較回路の
電圧降下を一括して補正することができる。
【００１８】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１９】図４との対応部分に同一符号を付して示す
図１において、１０は全体として入力電流補正回路を示
し、比較回路２の第３のトランジスタＱ３と等価でエミ
ツタが抵抗Ｒ１を通じて負電源ＶＥＥに接続されたＮＰ
ＮトランジスタＱ２０のベースに電圧Ｖ１が印加され、
さらにトランジスタＱ２０のコレクタが比較回路２の第
１のトランジスタＱ１と等価なＮＰＮトランジスタＱ２
１のエミツタに接続されている。
図１において、１０は全体として入力電流補正回路を示
し、比較回路２の第３のトランジスタＱ３と等価でエミ
ツタが抵抗Ｒ１を通じて負電源ＶＥＥに接続されたＮＰ
ＮトランジスタＱ２０のベースに電圧Ｖ１が印加され、
さらにトランジスタＱ２０のコレクタが比較回路２の第
１のトランジスタＱ１と等価なＮＰＮトランジスタＱ２
１のエミツタに接続されている。
【００２０】このトランジスタＱ２１のベースには、ア
ースＧＮＤにダイオード接続されたＮＰＮトランジスタ
Ｑ２２及びＱ２３を通じて入力電流ＩＢでなるベース電
流が注入され、またコレクタにはアースＧＮＤにダイオ
ード接続されたＮＰＮトランジスタＱ２２及びＱ２４を
通じてコレクタ電流Ｉｃが流入する。実際上このコレク
タ電流Ｉｃはこれに加えてエミツタフオロワでなるＮＰ
ＮトランジスタＱ２５のベースに印加される。
ースＧＮＤにダイオード接続されたＮＰＮトランジスタ
Ｑ２２及びＱ２３を通じて入力電流ＩＢでなるベース電
流が注入され、またコレクタにはアースＧＮＤにダイオ
ード接続されたＮＰＮトランジスタＱ２２及びＱ２４を
通じてコレクタ電流Ｉｃが流入する。実際上このコレク
タ電流Ｉｃはこれに加えてエミツタフオロワでなるＮＰ
ＮトランジスタＱ２５のベースに印加される。
【００２１】ここでこの実施例の場合、ＮＰＮトランジ
スタＱ２４、Ｑ２５のエミツタサイズは４倍に選定され
ている。このトランジスタＱ２５のコレクタには、エミ
ツタが抵抗Ｒ４を通じてアースＧＮＤに接地されたＰＮ
ＰトランジスタＱ２６のコレクタを通じてコレクタ電流
Ｉｘが流入するようになされている。
スタＱ２４、Ｑ２５のエミツタサイズは４倍に選定され
ている。このトランジスタＱ２５のコレクタには、エミ
ツタが抵抗Ｒ４を通じてアースＧＮＤに接地されたＰＮ
ＰトランジスタＱ２６のコレクタを通じてコレクタ電流
Ｉｘが流入するようになされている。
【００２２】なおトランジスタＱ２５のエミツタは、ト
ランジスタＱ２０及びＱ２１のコレクタ及びエミツタ間
に接続されると共に、ＮＰＮトランジスタＱ２９及び抵
抗Ｒ５を通じて負電源ＶＥＥに接続されている。またト
ランジスタＱ２６のベースは、それぞれエミツタが抵抗
Ｒ４を通じてアースＧＮＤに接地されたＰＮＰトランジ
スタＱ２７、Ｑ２８のベースと共通接続され、これによ
りトランジスタＱ２６、Ｑ２７、Ｑ２８がカレントミラ
ー接続されている。
ランジスタＱ２０及びＱ２１のコレクタ及びエミツタ間
に接続されると共に、ＮＰＮトランジスタＱ２９及び抵
抗Ｒ５を通じて負電源ＶＥＥに接続されている。またト
ランジスタＱ２６のベースは、それぞれエミツタが抵抗
Ｒ４を通じてアースＧＮＤに接地されたＰＮＰトランジ
スタＱ２７、Ｑ２８のベースと共通接続され、これによ
りトランジスタＱ２６、Ｑ２７、Ｑ２８がカレントミラ
ー接続されている。
【００２３】さらにトランジスタＱ２７のコレクタは、
トランジスタＱ２９とカレントミラー接続されエミツタ
が抵抗Ｒ５を通じて負電源ＶＥＥに接続されたＮＰＮト
ランジスタＱ３０のコレクタに接続されている。またこ
の入力電流補正回路１０の場合には、トランジスタＱ２
８のコレクタ電流を補正電流ＩＨとして送出するように
なされている。
トランジスタＱ２９とカレントミラー接続されエミツタ
が抵抗Ｒ５を通じて負電源ＶＥＥに接続されたＮＰＮト
ランジスタＱ３０のコレクタに接続されている。またこ
の入力電流補正回路１０の場合には、トランジスタＱ２
８のコレクタ電流を補正電流ＩＨとして送出するように
なされている。
【００２４】以上の構成において、例えばトランジスタ
Ｑ２１及びＱ２５のエミツタ間に電流が流れないものと
すると、トランジスタＱ２０のコレクタ電流はトランジ
スタＱ２１のコレクタ電流Ｉｃと等しく、同様にトラン
ジスタＱ２９のコレクタ電流はトランジスタＱ２５のコ
レクタ電流Ｉｘと等しくなる。
Ｑ２１及びＱ２５のエミツタ間に電流が流れないものと
すると、トランジスタＱ２０のコレクタ電流はトランジ
スタＱ２１のコレクタ電流Ｉｃと等しく、同様にトラン
ジスタＱ２９のコレクタ電流はトランジスタＱ２５のコ
レクタ電流Ｉｘと等しくなる。
【００２５】この状態では、トランジスタＱ２３及びＱ
２１のベース−エミツタ間電圧の和及びトランジスタＱ
２４及びＱ２５のベース−エミツタ間電圧の和の間に
は、次式
２１のベース−エミツタ間電圧の和及びトランジスタＱ
２４及びＱ２５のベース−エミツタ間電圧の和の間に
は、次式
【数２】 ＶＢＥ（Ｑ２３）＋ＶＢＥ（Ｑ２１）＝ＶＢＥ（Ｑ２４）＋ＶＢＥ（Ｑ２５） ……（２） の関係が成り立つ。なおＮＰＮトランジスタＱ２４、Ｑ
２５のエミツタサイズは４倍に選定されていることによ
り、（２）式は次式
２５のエミツタサイズは４倍に選定されていることによ
り、（２）式は次式
【数３】 のように変形することができ、（３）式はさらに自然対
数の関係から、次式
数の関係から、次式
【数４】 のように変形することができ、従つて次式
【数５】 １６ＩＢ＝Ｉｘ ……（５） のように、トランジスタＱ２５のコレクタ電流Ｉｘはト
ランジスタＱ２１のベース電流ＩＢの１６倍になること
がわかる。
ランジスタＱ２１のベース電流ＩＢの１６倍になること
がわかる。
【００２６】この実施例の場合、トランジスタＱ２５の
コレクタ電流Ｉｘは、カレントミラー接続されたＰＮＰ
トランジスタＱ２６及びＱ２８で折り返され、このよう
にしてトランジスタＱ２８のコレクタから、ベース電流
ＩＢ（すなわち比較回路２の入力電流ＩＢと等価でな
る）の１６倍でなる補正電流ＩＨ（＝１６ＩＢ）を送出
するようになされている。なおこのとき、トランジスタ
Ｑ２５のコレクタ電流Ｉｘは、トランジスタＱ２６に対
してカレントミラー接続されたＰＮＰトランジスタＱ２
７でも折り返される。
コレクタ電流Ｉｘは、カレントミラー接続されたＰＮＰ
トランジスタＱ２６及びＱ２８で折り返され、このよう
にしてトランジスタＱ２８のコレクタから、ベース電流
ＩＢ（すなわち比較回路２の入力電流ＩＢと等価でな
る）の１６倍でなる補正電流ＩＨ（＝１６ＩＢ）を送出
するようになされている。なおこのとき、トランジスタ
Ｑ２５のコレクタ電流Ｉｘは、トランジスタＱ２６に対
してカレントミラー接続されたＰＮＰトランジスタＱ２
７でも折り返される。
【００２７】従つて、このコレクタ電流Ｉｘはカレント
ミラー接続されたトランジスタＱ３０及びＱ２９で折り
返され、この結果トランジスタＱ２９のコレクタがコレ
クタ電流Ｉｘを引くことになり、結局トランジスタＱ２
５のエミツタ及びトランジスタＱ２１のエミツタ間には
電流が流れないことがわかる。
ミラー接続されたトランジスタＱ３０及びＱ２９で折り
返され、この結果トランジスタＱ２９のコレクタがコレ
クタ電流Ｉｘを引くことになり、結局トランジスタＱ２
５のエミツタ及びトランジスタＱ２１のエミツタ間には
電流が流れないことがわかる。
【００２８】なおこの実施例による入力電流補正回路１
０は、上述のようにして入力電流ＩＢの１６倍でなる補
正電流１６ＩＢをアナログデイジタル変換器１（図２）
の第１の接続中点ａＢに供給し、このようにして各比較
回路２Ａ〜２Ｐに生じる入力電流ＩＢを一括して補正し
得るようになされている。
０は、上述のようにして入力電流ＩＢの１６倍でなる補
正電流１６ＩＢをアナログデイジタル変換器１（図２）
の第１の接続中点ａＢに供給し、このようにして各比較
回路２Ａ〜２Ｐに生じる入力電流ＩＢを一括して補正し
得るようになされている。
【００２９】以上の構成によれば、エミツタサイズが比
較回路２の個数に応じた比でなるトランジスタＱ２４及
びＱ２５で、トランジスタＱ２３及びＱ２１で発生した
比較回路２の入力電流ＩＢを、１６倍して補正電流Ｉｘ
（＝１６ＩＢ）を発生するようにしたことにより、簡易
な構成でアナログデイジタル変換器１の１６個の比較回
路２Ａ〜２Ｐに生じる入力電流ＩＢを一括して補正する
補正電流１６ＩＢを発生し得る入力電流補正回路１０を
実現できる。
較回路２の個数に応じた比でなるトランジスタＱ２４及
びＱ２５で、トランジスタＱ２３及びＱ２１で発生した
比較回路２の入力電流ＩＢを、１６倍して補正電流Ｉｘ
（＝１６ＩＢ）を発生するようにしたことにより、簡易
な構成でアナログデイジタル変換器１の１６個の比較回
路２Ａ〜２Ｐに生じる入力電流ＩＢを一括して補正する
補正電流１６ＩＢを発生し得る入力電流補正回路１０を
実現できる。
【００３０】さらに上述の構成によれば、比較回路２の
個数に応じてＮＰＮトランジスタＱ２４及びＱ２５のエ
ミツタサイズの比を選定すれば、比較回路２の個数が１
６個に限らず例えば３２個や６４個等種々の場合でも、
同様の回路構成で容易に補正電流を発生し得、かくして
素子数や消費電力を最小限の増加に抑え得る入力電流補
正回路を実現できる。
個数に応じてＮＰＮトランジスタＱ２４及びＱ２５のエ
ミツタサイズの比を選定すれば、比較回路２の個数が１
６個に限らず例えば３２個や６４個等種々の場合でも、
同様の回路構成で容易に補正電流を発生し得、かくして
素子数や消費電力を最小限の増加に抑え得る入力電流補
正回路を実現できる。
【００３１】また上述の構成によれば、入力電流補正回
路１０によつて発生した補正電流１６ＩＢをアナログデ
イジタル変換器１の１６個の第１の接続中点ａＢに供給
することにより、各比較回路２Ａ〜２Ｐに生じる入力電
流ＩＢを一括して補正し得、かくして補正電圧ＶＩＮを
各比較回路２Ａ〜２Ｐで正しく比較して正確なアナログ
デイジタル変換処理を実行することができる。
路１０によつて発生した補正電流１６ＩＢをアナログデ
イジタル変換器１の１６個の第１の接続中点ａＢに供給
することにより、各比較回路２Ａ〜２Ｐに生じる入力電
流ＩＢを一括して補正し得、かくして補正電圧ＶＩＮを
各比較回路２Ａ〜２Ｐで正しく比較して正確なアナログ
デイジタル変換処理を実行することができる。
【００３２】なお上述の実施例においては、本発明をフ
ラツシユ型アナログデイジタル変換器の複数の比較回路
の入力電流を補正するものに適用した場合について述べ
たが、本発明はこれに限らず、要は入力が定電圧駆動等
で共通接続された同一回路構成の電子回路に発生する入
力電流を一括して補正する補正電流を発生する場合に広
く適用して好適なものである。
ラツシユ型アナログデイジタル変換器の複数の比較回路
の入力電流を補正するものに適用した場合について述べ
たが、本発明はこれに限らず、要は入力が定電圧駆動等
で共通接続された同一回路構成の電子回路に発生する入
力電流を一括して補正する補正電流を発生する場合に広
く適用して好適なものである。
【００３３】
【発明の効果】上述のように本発明によれば、比較回路
に流れ込む不要な回り込み電流に応じた第１の補正電流
を第１のトランジスタによつて発生し、エミツタサイズ
の積が比較回路の個数倍に形成された第２のトランジス
タ回路によつて第１の補正電流を電子回路の個数倍して
生成された第２の補正電流を第３のトランジスタ回路を
介して複数の比較回路に供給することにより、簡易な構
成で回り込み電流による比較回路の電圧降下を一括して
補正することができ、かくしてアナログデイジタル変換
処理を正確に実行し得るアナログデイジタル変換器を実
現できる。
に流れ込む不要な回り込み電流に応じた第１の補正電流
を第１のトランジスタによつて発生し、エミツタサイズ
の積が比較回路の個数倍に形成された第２のトランジス
タ回路によつて第１の補正電流を電子回路の個数倍して
生成された第２の補正電流を第３のトランジスタ回路を
介して複数の比較回路に供給することにより、簡易な構
成で回り込み電流による比較回路の電圧降下を一括して
補正することができ、かくしてアナログデイジタル変換
処理を正確に実行し得るアナログデイジタル変換器を実
現できる。
【図１】本発明による入力電流補正回路の一実施例を示
す接続図である。
す接続図である。
【図２】フラツシユ型アナログデイジタル変換器の構成
を示す接続図である。
を示す接続図である。
【図３】その比較回路の構成を示す接続図である。
【図４】従来の入力電流補正回路の構成を示す接続図で
ある。
ある。
【図５】従来の入力電流補正回路の構成を示す接続図で
ある。
ある。
１……アナログデイジタル変換器、２、２Ａ〜２Ｐ……
比較回路、３……エンコーダ、４、５、１０……入力電
流補正回路。
比較回路、３……エンコーダ、４、５、１０……入力電
流補正回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−198419（ＪＰ，Ａ) 特開 昭50−66138（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/22 H03F 3/343 H03M 1/36
Claims (1)
- 【請求項１】基準ライン及び電源ライン間に複数の分圧
抵抗が直列接続され、当該複数の分圧抵抗の各接続中点
から供給される複数の基準電圧とアナログの入力電圧と
を複数の比較回路でそれぞれ比較して得られる複数の比
較出力を基にコード変換することにより所定ビツト数の
デイジタルデータを生成するアナログデイジタル変換器
において、 上記基準ラインにベース及びコレクタが接続されたダイ
オード接続の第１トランジスタと、当該第１トランジス
タのエミツタにベースが接続されると共にエミツタが定
電流源に接続された第２トランジスタとでなり、上記比
較回路に流れ込む不要な回り込み電流に応じた第１の補
正電流を上記第１トランジスタのコレクタに発生して上
記第２トランジスタのベースに供給する第１のトランジ
スタ回路と、 上記第２トランジスタのコレクタにエミツタが接続され
ると共に上記基準ラインにベース及びコレクタが接続さ
れたダイオード接続の第３トランジスタと、当該第３ト
ランジスタのエミツタにベースが接続されると共にエミ
ツタが上記第２トランジスタのエミツタに接続された第
４トランジスタとでなり、上記第１トランジスタのエミ
ツタサイズに対して上記第３及び第４トランジスタのエ
ミツタサイズの積が上記比較回路の個数倍に形成され、
上記第１の補正電流を上記比較回路の個数倍してなる第
２の補正電流を上記第４トランジスタのコレクタに発生
する第２のトランジスタ回路と、 エミツタが上記基準ラインに接続されると共にコレクタ
が上記第４トランジスタのコレクタに接続された第５ト
ランジスタと、当該第５トランジスタのベースと共通接
続されてカレントミラー接続された第６及び第７トラン
ジスタとでなり、当該第７トランジスタのコレクタが上
記複数の分圧抵抗の中間に位置する上記接続中点に接続
され、当該コレクタから上記第２の補正電流を上記アナ
ログデイジタル変換器を構成する上記複数の比較回路に
出力する第３のトランジスタ回路と、 コレクタが上記第６トランジスタのコレクタに接続され
ると共に、エミツタが電源ラインに接続された第８トラ
ンジスタと、コレクタが上記第４トランジスタのエミツ
タに接続されると共に上記第８トランジスタのベースと
共通接続されてカレントミラー接続された第９トランジ
スタとでなり、上記第４トランジスタのコレクタに発生
する上記第２の補正電流を上記第９トランジスタのコレ
クタ及びエミツタ間に流す第４のトランジスタ回路とで
なる入力電流補正回路を具えることを特徴とするアナロ
グデイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067970A JP2814910B2 (ja) | 1994-03-11 | 1994-03-11 | アナログデイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6067970A JP2814910B2 (ja) | 1994-03-11 | 1994-03-11 | アナログデイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077338A JPH077338A (ja) | 1995-01-10 |
| JP2814910B2 true JP2814910B2 (ja) | 1998-10-27 |
Family
ID=13360357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6067970A Expired - Fee Related JP2814910B2 (ja) | 1994-03-11 | 1994-03-11 | アナログデイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814910B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3855541A (en) * | 1973-10-05 | 1974-12-17 | A Leidich | Current proportioning circuit |
| JP2546251B2 (ja) * | 1987-02-12 | 1996-10-23 | ソニー株式会社 | 並列型ａ／ｄコンバ−タの直線性補償回路 |
-
1994
- 1994-03-11 JP JP6067970A patent/JP2814910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077338A (ja) | 1995-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2916869B2 (ja) | 比較器及び比較装置 | |
| JP3409171B2 (ja) | Ａ／ｄ変換器を構成するための折返し増幅器 | |
| CA1210087A (en) | Voltage to current converting circuit | |
| JPS62100008A (ja) | 電流電圧変換回路 | |
| JPH0544845B2 (ja) | ||
| JP2953383B2 (ja) | 電圧電流変換回路 | |
| JPH09135169A (ja) | アナログ／デジタル変換器 | |
| US6104226A (en) | Circuit configuration for digitally setting analog parameters | |
| JP2814910B2 (ja) | アナログデイジタル変換器 | |
| US6346904B1 (en) | Aliasing circuit and series interpolation cell of an analog-digital converter using such a circuit | |
| JPH10276049A (ja) | トランスリニアマルチプライヤ | |
| JP3815038B2 (ja) | アナログ／ディジタル変換回路 | |
| JP2798010B2 (ja) | 差動デコード回路 | |
| JPH0677745A (ja) | 電圧電流変換回路 | |
| JP3161929B2 (ja) | 電圧変換回路 | |
| JP2789911B2 (ja) | レベル変換回路 | |
| JP3142704B2 (ja) | 増幅回路 | |
| JP2864826B2 (ja) | 比較器回路 | |
| JP2789926B2 (ja) | 全波整流回路 | |
| JP3315850B2 (ja) | 電流電圧変換装置 | |
| JPH0477329B2 (ja) | ||
| JPH1174767A (ja) | ヒステリシス付コンパレータ | |
| JP2000183742A (ja) | アナログ／ディジタル変換装置 | |
| JPS63260322A (ja) | アナログ・デジタル変換器 | |
| JPH07264070A (ja) | アナログ／デジタル変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |