JPH09135169A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- H03M1/12—Analogue/digital converters
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/10—Calibration or testing
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- H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
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- H03M1/12—Analogue/digital converters
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- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 比較器の入力バイアス電流を補償することが
できるアナログ／デジタル変換器を提供する。 【解決手段】 第１の基準電圧と第２の基準電圧との間
に複数の抵抗が直列に連結され、前記第１の基準電圧と
第２の基準電圧の差電圧をこれらの抵抗によって分圧し
て前記複数の直列抵抗の各連結点から複数の基準電圧を
提供する基準電圧発生部１０と、前記複数の基準電圧と
アナログ入力信号を比較して比較信号をそれぞれ出力す
る複数のエミッタ結合比較器２０と、複数の比較器の各
基準電圧入力端子に入力バイアス電流をそれぞれ提供す
る複数の定電流源４０とを備える。
できるアナログ／デジタル変換器を提供する。 【解決手段】 第１の基準電圧と第２の基準電圧との間
に複数の抵抗が直列に連結され、前記第１の基準電圧と
第２の基準電圧の差電圧をこれらの抵抗によって分圧し
て前記複数の直列抵抗の各連結点から複数の基準電圧を
提供する基準電圧発生部１０と、前記複数の基準電圧と
アナログ入力信号を比較して比較信号をそれぞれ出力す
る複数のエミッタ結合比較器２０と、複数の比較器の各
基準電圧入力端子に入力バイアス電流をそれぞれ提供す
る複数の定電流源４０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ／デジタル
変換器に係り、特に比較器の入力バイアス電流を補償す
ることができるアナログ／デジタル変換器に関する。
変換器に係り、特に比較器の入力バイアス電流を補償す
ることができるアナログ／デジタル変換器に関する。
【０００２】
【従来の技術】アナログ／デジタル変換器は図３に示す
ように、抵抗ストリングからなる基準電圧発生部１０
と、基準電圧発生部１０からの複数の基準電圧ＶＲ(１)
〜ＶＲ(２N−１)とアナログ信号Ｖａとを比較する複数
の比較器Ｃ(１)〜Ｃ(２N−１)からなる比較部２０と、
比較部２０の出力を符号化してＮビットのデジタル信号
を出力するエンコード部３０とから構成される。基準電
圧発生部１０は、Ｒ(１)、Ｒ(２)、・・・、Ｒ(２N)か
らなる抵抗列が作り出す複数の基準電位ＶＲ(１)、ＶＲ
(２)、・・・、ＶＲ(２N−１)を比較部２０の各比較器
Ｃ(１)〜Ｃ(２N−１)の（−）端子に提供する。これら
の基準電位がアナログ入力電圧Ｖａと比較されて各比較
器出力には“１”または“０”が出力される。比較器出
力の組はアナログ入力の値にしたがって“１”の個数が
定まる。例えばアナログ入力がＶＲ(１)とＶＲ(２)との
間の値であると、Ｃ(１)の出力のみが１であり、残りは
すべて０を示すようになる。また、アナログ入力がＶＲ
(２)とＶＲ(３)との間の値であると、Ｃ(１)、Ｃ(２)の
出力が１となり、残りはすべて０になる。エンコード部
３０はこれらの比較器出力からデジタル出力値を求める
ロジック回路部である。つまり、比較器出力のうち、１
の個数を計数してそれをデジタルデータに変換する部分
である。
ように、抵抗ストリングからなる基準電圧発生部１０
と、基準電圧発生部１０からの複数の基準電圧ＶＲ(１)
〜ＶＲ(２N−１)とアナログ信号Ｖａとを比較する複数
の比較器Ｃ(１)〜Ｃ(２N−１)からなる比較部２０と、
比較部２０の出力を符号化してＮビットのデジタル信号
を出力するエンコード部３０とから構成される。基準電
圧発生部１０は、Ｒ(１)、Ｒ(２)、・・・、Ｒ(２N)か
らなる抵抗列が作り出す複数の基準電位ＶＲ(１)、ＶＲ
(２)、・・・、ＶＲ(２N−１)を比較部２０の各比較器
Ｃ(１)〜Ｃ(２N−１)の（−）端子に提供する。これら
の基準電位がアナログ入力電圧Ｖａと比較されて各比較
器出力には“１”または“０”が出力される。比較器出
力の組はアナログ入力の値にしたがって“１”の個数が
定まる。例えばアナログ入力がＶＲ(１)とＶＲ(２)との
間の値であると、Ｃ(１)の出力のみが１であり、残りは
すべて０を示すようになる。また、アナログ入力がＶＲ
(２)とＶＲ(３)との間の値であると、Ｃ(１)、Ｃ(２)の
出力が１となり、残りはすべて０になる。エンコード部
３０はこれらの比較器出力からデジタル出力値を求める
ロジック回路部である。つまり、比較器出力のうち、１
の個数を計数してそれをデジタルデータに変換する部分
である。
【０００３】このアナログ／デジタル変換器からの出力
が、ある値から次の値に変わる分岐点はアナログ入力が
一つの基準電位の値を通るときである。例えば、アナロ
グ入力がＶＲ(３)より少しでも小さい値である場合には
デジタル出力は二進数‘００１０’であり、ＶＲ(３)よ
り大きくなる瞬間にデジタル出力が二進数‘００１１’
となる。したがって、アナログ／デジタル変換器の出力
を正確にするためにはこれらの基準電位が正確に作られ
なければならない。また、アナログ／デジタル変換器の
出力を線形的にするためにはこれらの基準電位が正確に
作られなければならない。更に、アナログ／デジタル変
換器の出力を線形的にするためにはこれらの基準電位が
線形的でなければならない。すなわち、ＶＲ(１)、ＶＲ
(２)、・・・、ＶＲ(２N−１)間の間隔が一定の値にな
らなければならない。ところが、図３に示したように各
基準電位点には比較器が連結されており、この比較器の
入力バイアス電流ｉbにより基準電位の線形性は保証す
ることができなくなる。
が、ある値から次の値に変わる分岐点はアナログ入力が
一つの基準電位の値を通るときである。例えば、アナロ
グ入力がＶＲ(３)より少しでも小さい値である場合には
デジタル出力は二進数‘００１０’であり、ＶＲ(３)よ
り大きくなる瞬間にデジタル出力が二進数‘００１１’
となる。したがって、アナログ／デジタル変換器の出力
を正確にするためにはこれらの基準電位が正確に作られ
なければならない。また、アナログ／デジタル変換器の
出力を線形的にするためにはこれらの基準電位が正確に
作られなければならない。更に、アナログ／デジタル変
換器の出力を線形的にするためにはこれらの基準電位が
線形的でなければならない。すなわち、ＶＲ(１)、ＶＲ
(２)、・・・、ＶＲ(２N−１)間の間隔が一定の値にな
らなければならない。ところが、図３に示したように各
基準電位点には比較器が連結されており、この比較器の
入力バイアス電流ｉbにより基準電位の線形性は保証す
ることができなくなる。
【０００４】この点について図４に示す構成に基づいて
分析してみる。図４において、ＶＲ(１)、ＶＲ(２)、・
・・、ＶＲ(２N−１)は各分岐点での基準電位ポイント
であり、これが比較器に連結される。このとき、ｉbを
比較器の入力バイアス電流とし、ＶFSをＡ／Ｄ変換器の
フルスケール値、Ｒを抵抗列を構成する単位抵抗の抵抗
値、Ｉ(ｎ)をｎ番目の基準抵抗に流れる電流であるとす
ると、 Ｉ(２N−１)＝ＩMIN＋ｉb ・・・ Ｉ(２)＝ＩMIN ＋（２N−２）ｉb Ｉ(１)＝ＩMIN ＋（２N−１）ｉb であり、 ＶFS＝Ｉ(１)Ｒ＋Ｉ(２)Ｒ＋・・・＋Ｉ(２N)Ｒ であるので、
分析してみる。図４において、ＶＲ(１)、ＶＲ(２)、・
・・、ＶＲ(２N−１)は各分岐点での基準電位ポイント
であり、これが比較器に連結される。このとき、ｉbを
比較器の入力バイアス電流とし、ＶFSをＡ／Ｄ変換器の
フルスケール値、Ｒを抵抗列を構成する単位抵抗の抵抗
値、Ｉ(ｎ)をｎ番目の基準抵抗に流れる電流であるとす
ると、 Ｉ(２N−１)＝ＩMIN＋ｉb ・・・ Ｉ(２)＝ＩMIN ＋（２N−２）ｉb Ｉ(１)＝ＩMIN ＋（２N−１）ｉb であり、 ＶFS＝Ｉ(１)Ｒ＋Ｉ(２)Ｒ＋・・・＋Ｉ(２N)Ｒ であるので、
【数１】 となる。
【０００５】アナログ／デジタル変換器で所望の正確な
ｎ番目の電位値は｜Ｖｎ｜＝ｎＶFS／２Nであるが、実
際に各基準点に現われる電位の値ＶＲ(ｎ)は、
ｎ番目の電位値は｜Ｖｎ｜＝ｎＶFS／２Nであるが、実
際に各基準点に現われる電位の値ＶＲ(ｎ)は、
【数２】 となる。理想的な値Ｖnと実際値ＶＲ(ｎ)の差を求める
と、
と、
【数３】 である。図５は、この関係を利用して、Ｎ＝８の場合の
実際の各基準電位の値を、横軸をｎ、縦軸を電圧として
グラフにより示したものである。同図において、点線は
理想的な基準電位の曲線を、実線は実際の基準電位の曲
線を示している。また、図６は、図５の場合の基準電圧
エラーをグラフにより示しているものである。すなわ
ち、図６は、図５に示した実基準電圧と理想基準電圧の
電圧差を示すグラフである。
実際の各基準電位の値を、横軸をｎ、縦軸を電圧として
グラフにより示したものである。同図において、点線は
理想的な基準電位の曲線を、実線は実際の基準電位の曲
線を示している。また、図６は、図５の場合の基準電圧
エラーをグラフにより示しているものである。すなわ
ち、図６は、図５に示した実基準電圧と理想基準電圧の
電圧差を示すグラフである。
【０００６】つまり、比較器の入力バイアス電流の影響
によってアナログ／デジタル変換器の基準電位の値に誤
差が生ずるようになり、この誤差によってアナログ／デ
ジタル変換器の変換特性も誤差をもつようになる。
によってアナログ／デジタル変換器の基準電位の値に誤
差が生ずるようになり、この誤差によってアナログ／デ
ジタル変換器の変換特性も誤差をもつようになる。
【０００７】
【発明が解決しようとする課題】かかる短所を解決する
ため、従来の方法では、比較器の入力バイアス電流値を
予め計算して、このバイアス電流によって生ずる電圧降
下を考慮し、各単位抵抗の値を変えていた。言い換えれ
ば、Ｒ(２N)の値がＲであるとするとき、Ｒ(２N−１)の
値をＲ−ΔＲにして、Ｉ(２N)Ｒの値がＩ(２N−１)（Ｒ
−ΔＲ）＝(ＩMI N＋ｉb)（Ｒ−ΔＲ）に等しくなるよう
に各抵抗値を少しずつ変える方法である。しかし、この
ような方法を使用する場合、バイアス電流の値が正確に
計算されなければならず、工程の変化等によって比較器
の入力バイアス電流が変わるようになると、それに伴っ
てアナログ／デジタル変換器の誤差も変わってしまうと
いう短所があった。
ため、従来の方法では、比較器の入力バイアス電流値を
予め計算して、このバイアス電流によって生ずる電圧降
下を考慮し、各単位抵抗の値を変えていた。言い換えれ
ば、Ｒ(２N)の値がＲであるとするとき、Ｒ(２N−１)の
値をＲ−ΔＲにして、Ｉ(２N)Ｒの値がＩ(２N−１)（Ｒ
−ΔＲ）＝(ＩMI N＋ｉb)（Ｒ−ΔＲ）に等しくなるよう
に各抵抗値を少しずつ変える方法である。しかし、この
ような方法を使用する場合、バイアス電流の値が正確に
計算されなければならず、工程の変化等によって比較器
の入力バイアス電流が変わるようになると、それに伴っ
てアナログ／デジタル変換器の誤差も変わってしまうと
いう短所があった。
【０００８】本発明の目的は、工程の変化等に無関係に
実際の比較器回路の入力バイアス電流と同一の値の電流
を生成して、この電流を利用して比較器の入力バイアス
電流を補償することによって基準電位に生じる誤差を除
去できるアナログ／デジタル変換器を提供することであ
る。
実際の比較器回路の入力バイアス電流と同一の値の電流
を生成して、この電流を利用して比較器の入力バイアス
電流を補償することによって基準電位に生じる誤差を除
去できるアナログ／デジタル変換器を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明に係るアナログ／
デジタル変換器は、第１の基準電圧と第２の基準電圧と
の間に直列に連結され、前記第１の基準電圧と第２の基
準電圧の差電圧を分圧する複数の抵抗からなり、該複数
の抵抗の各連結点から複数の基準電圧を提供する基準電
圧発生部と、所定の電流値を有する共通エミッタの電流
源を含み、所定の入力バイアス電流値を有し、前記複数
の基準電圧とアナログ入力信号を比較して比較信号をそ
れぞれ出力する複数のエミッタ結合比較器と、複数の比
較器の各基準電圧入力端子に入力バイアス電流をそれぞ
れ提供するための複数の定電流源とを備える。
デジタル変換器は、第１の基準電圧と第２の基準電圧と
の間に直列に連結され、前記第１の基準電圧と第２の基
準電圧の差電圧を分圧する複数の抵抗からなり、該複数
の抵抗の各連結点から複数の基準電圧を提供する基準電
圧発生部と、所定の電流値を有する共通エミッタの電流
源を含み、所定の入力バイアス電流値を有し、前記複数
の基準電圧とアナログ入力信号を比較して比較信号をそ
れぞれ出力する複数のエミッタ結合比較器と、複数の比
較器の各基準電圧入力端子に入力バイアス電流をそれぞ
れ提供するための複数の定電流源とを備える。
【００１０】このように構成されている本発明のアナロ
グ／デジタル変換器では、比較器の基準電位入力側のト
ランジスタと同一型のトランジスタを含む基準電流源に
より入力バイアス電流を発生させ、その発生された入力
バイアス電流を電流ミラーを通して比較器の基準電位入
力端子に提供することによって抵抗列により提供される
入力バイアス電流の影響を補償する。
グ／デジタル変換器では、比較器の基準電位入力側のト
ランジスタと同一型のトランジスタを含む基準電流源に
より入力バイアス電流を発生させ、その発生された入力
バイアス電流を電流ミラーを通して比較器の基準電位入
力端子に提供することによって抵抗列により提供される
入力バイアス電流の影響を補償する。
【００１１】したがって、本発明においては、入力バイ
アス電流を、その変動にかかわらず、定電流源により適
宜補償して、基準電圧発生部から提供される基準電位の
誤差を除去することができる。
アス電流を、その変動にかかわらず、定電流源により適
宜補償して、基準電圧発生部から提供される基準電位の
誤差を除去することができる。
【００１２】
【発明の実施の形態】以下、添付の図面に基づき本発明
についてより詳細に説明する。
についてより詳細に説明する。
【００１３】図１は本発明によるアナログ／デジタル変
換器の構成を示しており、図２は図１の入力バイアス電
流補償用の定電流源の一実施形態の詳細回路図である。
図１においては上述の図３と同じ部分は同一符号を付
け、その同一の部分に対する具体的な説明は省略する。
換器の構成を示しており、図２は図１の入力バイアス電
流補償用の定電流源の一実施形態の詳細回路図である。
図１においては上述の図３と同じ部分は同一符号を付
け、その同一の部分に対する具体的な説明は省略する。
【００１４】本発明を従来技術と比べると、比較器の入
力バイアス電流と同一の電流を生成する定電流源部４０
を、基準電位が連結される比較器の（−）入力端に連結
した構成を有する点で相違する。
力バイアス電流と同一の電流を生成する定電流源部４０
を、基準電位が連結される比較器の（−）入力端に連結
した構成を有する点で相違する。
【００１５】すなわち、本発明によるアナログ／デジタ
ル変換器は、第１の基準電圧Ｖref＋と第２の基準電圧
Ｖref−との間に同一抵抗値を有する複数の抵抗Ｒ
(１)、Ｒ(２)、・・・、Ｒ(２N)が直列連結され、前記
第１の基準電圧と第２の基準電圧の差電圧ＶFSをこれら
の抵抗によって分圧して前記複数の直列抵抗の各連結部
から複数の基準電圧ＶＲ(１)、ＶＲ(２)、・・・、ＶＲ
(２N−１)を提供する基準電圧発生部１０と、所定の電
流値を有する共通エミッタ電流源を含み、所定の入力バ
イアス電流値を有し、前記複数の基準電圧とアナログ入
力信号とを比較して比較信号をそれぞれ出力する複数の
エミッタ結合比較器Ｃ１〜Ｃ(２N−１)からなる比較部
２０と、比較部２０の出力をデジタルデータとして符号
化して出力するエンコード部３０と、前記複数の比較器
の各基準電圧入力端子に入力バイアス電流をそれぞれ提
供するための複数の定電流源ＣＳ１〜ＣＳ(２N−１)か
らなる定電流源部４０とから構成される。
ル変換器は、第１の基準電圧Ｖref＋と第２の基準電圧
Ｖref−との間に同一抵抗値を有する複数の抵抗Ｒ
(１)、Ｒ(２)、・・・、Ｒ(２N)が直列連結され、前記
第１の基準電圧と第２の基準電圧の差電圧ＶFSをこれら
の抵抗によって分圧して前記複数の直列抵抗の各連結部
から複数の基準電圧ＶＲ(１)、ＶＲ(２)、・・・、ＶＲ
(２N−１)を提供する基準電圧発生部１０と、所定の電
流値を有する共通エミッタ電流源を含み、所定の入力バ
イアス電流値を有し、前記複数の基準電圧とアナログ入
力信号とを比較して比較信号をそれぞれ出力する複数の
エミッタ結合比較器Ｃ１〜Ｃ(２N−１)からなる比較部
２０と、比較部２０の出力をデジタルデータとして符号
化して出力するエンコード部３０と、前記複数の比較器
の各基準電圧入力端子に入力バイアス電流をそれぞれ提
供するための複数の定電流源ＣＳ１〜ＣＳ(２N−１)か
らなる定電流源部４０とから構成される。
【００１６】各定電流源は、図２に示したように比較器
の入力バイアス電流値と同じ電流値を基準電流として提
供する基準電流源４２と、基準電流源４２の電流値を前
記比較器の基準電圧入力端子に提供する電流ミラー４４
とを含む。
の入力バイアス電流値と同じ電流値を基準電流として提
供する基準電流源４２と、基準電流源４２の電流値を前
記比較器の基準電圧入力端子に提供する電流ミラー４４
とを含む。
【００１７】基準電流値４２は、比較器Ｃｉの共通エミ
ッタ電流源ＣＣＳ１の電流値の１／２の電流値に設定さ
れた第１の定電流源ＣＣＳ２と、第１の定電流源ＣＣＳ
２がエミッタに連結されコレクタに電源電圧Ｖccが連結
されベースが電流ミラー４４に連結されたバイポーラト
ランジスタＱ１とから構成される。
ッタ電流源ＣＣＳ１の電流値の１／２の電流値に設定さ
れた第１の定電流源ＣＣＳ２と、第１の定電流源ＣＣＳ
２がエミッタに連結されコレクタに電源電圧Ｖccが連結
されベースが電流ミラー４４に連結されたバイポーラト
ランジスタＱ１とから構成される。
【００１８】電流ミラー４４は、比較器の共通エミッタ
電流源ＣＣＳ１の電流値の１／２の電流値に設定された
第２および第３の定電流源ＣＣＳ３、ＣＣＳ４と、第２
の定電流源ＣＣＳ３および基準電流源４２にドレインお
よびゲートが共通に連結されソースが電源電圧Ｖccに連
結された第１のＰＭＯＳトランジスタＭ１と、第３の定
電流源ＣＣＳ４および比較器Ｃｉの基準電圧入力端子
（−）にドレインが連結され、ゲートが第１のＰＭＯＳ
トランジスタＭ１のゲートと連結され、ソースが電源電
圧Ｖccに連結された第２のＰＭＯＳトランジスタＭ２と
を含む。また、Ｑ２およびＱ３は比較器Ｃｉの入力トラ
ンジスタである。
電流源ＣＣＳ１の電流値の１／２の電流値に設定された
第２および第３の定電流源ＣＣＳ３、ＣＣＳ４と、第２
の定電流源ＣＣＳ３および基準電流源４２にドレインお
よびゲートが共通に連結されソースが電源電圧Ｖccに連
結された第１のＰＭＯＳトランジスタＭ１と、第３の定
電流源ＣＣＳ４および比較器Ｃｉの基準電圧入力端子
（−）にドレインが連結され、ゲートが第１のＰＭＯＳ
トランジスタＭ１のゲートと連結され、ソースが電源電
圧Ｖccに連結された第２のＰＭＯＳトランジスタＭ２と
を含む。また、Ｑ２およびＱ３は比較器Ｃｉの入力トラ
ンジスタである。
【００１９】このように構成されている本発明の動作は
次のとおりである。
次のとおりである。
【００２０】比較器の入力増幅端のバイアス電流をＩ1
とし、入力端のトランジスタＱ２の電流増幅度をβとす
ると、入力バイアス電流ｉbはＩ1／２βになる。電流源
ＣＣＳ２、ＣＣＳ３、ＣＣＳ４はＣＣＳ１の半分に該当
するＩ1／２の電流を作り出す電流源であり、これは既
知の電流ミラー等を使用して容易に作ることができる。
Ｑ１とＱ２とは同じタイプのトランジスタであり、これ
らのバイアス電流もやはりＩ1／２と同一であるので、
電流源ＣＣＳ２に連結されているトランジスタＱ１のベ
ース電流ｉbはトランジスタＱ２のベース電流と同一で
ある。したがってトランジスタＭ１のドレイン電流は
（Ｉ1／２）＋ｉb になり、この電流はＭ１と電流ミラ
ーの形態に連結されているＭ２のドレイン電流として繰
り返される。Ｍ２のドレイン電流が（Ｉ1／２）＋ｉbで
あり、ＣＣＳ４の値がＩ1／２であるので、この二つの
差ｉbが比較器入力端トランジスタＱ２のベースに流れ
るようになる。したがって、比較器の入力端のバイアス
電流はこれをもって供給され基準抵抗からは、いかなる
電流も流れ込まず、基準電位に生ずる誤差はなくなる。
とし、入力端のトランジスタＱ２の電流増幅度をβとす
ると、入力バイアス電流ｉbはＩ1／２βになる。電流源
ＣＣＳ２、ＣＣＳ３、ＣＣＳ４はＣＣＳ１の半分に該当
するＩ1／２の電流を作り出す電流源であり、これは既
知の電流ミラー等を使用して容易に作ることができる。
Ｑ１とＱ２とは同じタイプのトランジスタであり、これ
らのバイアス電流もやはりＩ1／２と同一であるので、
電流源ＣＣＳ２に連結されているトランジスタＱ１のベ
ース電流ｉbはトランジスタＱ２のベース電流と同一で
ある。したがってトランジスタＭ１のドレイン電流は
（Ｉ1／２）＋ｉb になり、この電流はＭ１と電流ミラ
ーの形態に連結されているＭ２のドレイン電流として繰
り返される。Ｍ２のドレイン電流が（Ｉ1／２）＋ｉbで
あり、ＣＣＳ４の値がＩ1／２であるので、この二つの
差ｉbが比較器入力端トランジスタＱ２のベースに流れ
るようになる。したがって、比較器の入力端のバイアス
電流はこれをもって供給され基準抵抗からは、いかなる
電流も流れ込まず、基準電位に生ずる誤差はなくなる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明では
基準抵抗から比較器へ入力されていたバイアス電流を定
電流源によって補償することによって比較器の入力バイ
アス電流を安定に維持することができ、基準電位の特性
を線形的に改善することができる。
基準抵抗から比較器へ入力されていたバイアス電流を定
電流源によって補償することによって比較器の入力バイ
アス電流を安定に維持することができ、基準電位の特性
を線形的に改善することができる。
【図１】本発明によるアナログ／デジタル変換器の構成
を示した回路図である。
を示した回路図である。
【図２】図１の入力バイアス電流補償用の定電流源の一
実施形態の詳細回路図である。
実施形態の詳細回路図である。
【図３】従来のアナログ／デジタル変換器の構成を示し
た回路図である。
た回路図である。
【図４】図３の基準電圧発生部の電流および電圧特性式
を導くための等価回路図である。
を導くための等価回路図である。
【図５】従来のアナログ／デジタル変換器の抵抗ストリ
ングによる基準電位特性を示すグラフである。
ングによる基準電位特性を示すグラフである。
【図６】従来のアナログ／デジタル変換器の抵抗ストリ
ングによる基準電位誤差を示すグラフである。
ングによる基準電位誤差を示すグラフである。
１０ 基準電圧発生部 ２０ 比較部 ３０ エンコード部 ４０ 定電流源部 ４２ 基準電流源 ４４ 電流ミラー Ｃｉ 比較器 ＣＣＳ１ 共通エミッタ電流源 ＣＣＳ２ 第１の定電流源 ＣＣＳ３ 第２の定電流源 ＣＣＳ４ 第３の定電流源 Ｖcc 電源電圧 Ｑ１ バイポーラトランジスタ ｉb ベース電流 Ｖref＋ 第１の基準電圧 Ｖref− 第２の基準電圧
Claims (4)
- 【請求項１】 第１の基準電圧と第２の基準電圧との間
に直列に連結され、前記第１の基準電圧と第２の基準電
圧の差電圧を分圧する複数の抵抗からなり、該複数の抵
抗の各連結点から複数の基準電圧を提供する基準電圧発
生部と、 前記複数の基準電圧とアナログ入力信号を比較して比較
信号をそれぞれ出力する複数のエミッタ結合比較器と、 該比較器の各基準電圧入力端子に入力バイアス電流をそ
れぞれ提供する複数の定電流源とを備えることを特徴と
するアナログ／デジタル変換器。 - 【請求項２】 前記各定電流源は、 前記比較器の入力バイアス電流値と同一の電流値を基準
電流として提供する基準電流源と、 該基準電流源の電流値を前記比較器の基準電圧入力端子
に提供する電流ミラーとを備える請求項１に記載のアナ
ログ／デジタル変換器。 - 【請求項３】 前記基準電流源は、 前記比較器の共通エミッタ電流源の電流値の１／２の電
流値に設定された第１の定電流源と、 該定電流源がエミッタに連結されコレクタに電源電圧が
連結されベースが前記電流ミラーに連結されたバイポー
ラトランジスタとから構成されている請求項２に記載の
アナログ／デジタル変換器。 - 【請求項４】 前記電流ミラーは、 前記比較器の共通エミッタ電流源の電流値の１／２の電
流値に設定された第２および第３の定電流源と、 前記第２の定電流源および基準電流源にドレインおよび
ゲートが共通に連結されソースが電源電圧に連結された
第１のＰＭＯＳトランジスタと、 前記第３の定電流源および前記比較器の基準電圧入力端
子にドレインが連結されゲートが前記第１のＰＭＯＳト
ランジスタのゲートと連結されソースが電源電圧に連結
された第２のＰＭＯＳトランジスタとを備える請求項２
に記載のアナログ／デジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035262A KR0174499B1 (ko) | 1995-10-13 | 1995-10-13 | 비교기의 입력 바이어스전류가 보상된 아날로그 디지탈 변환기 |
| KR1995-35262 | 1995-10-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135169A true JPH09135169A (ja) | 1997-05-20 |
Family
ID=19430073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183302A Pending JPH09135169A (ja) | 1995-10-13 | 1996-07-12 | アナログ／デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5721548A (ja) |
| JP (1) | JPH09135169A (ja) |
| KR (1) | KR0174499B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3700989B2 (ja) * | 1996-12-27 | 2005-09-28 | 本田技研工業株式会社 | 信号処理装置 |
| KR100334436B1 (ko) | 1998-11-18 | 2002-10-09 | 삼성전자 주식회사 | 광디스크 시스템의 데이터 재생장치 |
| US6504499B1 (en) * | 2000-11-01 | 2003-01-07 | International Business Machines Corporation | Analog-to-digital converter having positively biased differential reference inputs |
| US6798237B1 (en) | 2001-08-29 | 2004-09-28 | Altera Corporation | On-chip impedance matching circuit |
| US7109744B1 (en) | 2001-12-11 | 2006-09-19 | Altera Corporation | Programmable termination with DC voltage level control |
| US6727839B2 (en) * | 2002-08-23 | 2004-04-27 | Broadcom Corporation | High speed, low power comparator |
| US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
| FR2887708B1 (fr) * | 2005-06-28 | 2008-02-15 | Atmel Grenoble Soc Par Actions | Circuit electronique a reseau de paires differentielles disymetriques |
| US7679397B1 (en) | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
| US7618900B2 (en) * | 2006-12-28 | 2009-11-17 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating semiconductor device |
| CN101295470B (zh) * | 2007-04-25 | 2010-05-26 | 群康科技(深圳)有限公司 | 伽马电压输出电路和液晶显示装置 |
| GB0907382D0 (en) * | 2009-04-29 | 2009-06-10 | Cambridge Silicon Radio Ltd | High speed low voltage flash |
| US8638084B1 (en) * | 2010-10-22 | 2014-01-28 | Xilinx, Inc. | Bandgap bias circuit compenastion using a current density range and resistive loads |
| WO2013162541A1 (en) * | 2012-04-25 | 2013-10-31 | Hewlett-Packard Development Company, L.P. | Bias current reduction for print nozzle amplifier |
| KR20180072313A (ko) | 2016-12-21 | 2018-06-29 | 에스케이하이닉스 주식회사 | 커패시턴스 센싱 회로 |
| KR102647422B1 (ko) | 2016-12-21 | 2024-03-15 | 에스케이하이닉스 주식회사 | 전류 구동 방식의 아날로그-디지털 컨버터 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4578715A (en) * | 1983-02-14 | 1986-03-25 | Ricoh Company, Ltd. | Picture signal quantizing circuit |
| JPH0612879B2 (ja) * | 1988-03-08 | 1994-02-16 | ヤマハ株式会社 | 並列比較型アナログ・ディジタル変換器 |
| US5111205A (en) * | 1990-12-18 | 1992-05-05 | Vlsi Technology, Inc. | Digital-to-analog and analog-to-digital converters |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| US5194867A (en) * | 1991-05-06 | 1993-03-16 | Harris Corporation | Flash analog-to-digital converter employing least significant bit-representative comparative reference voltage |
| JPH05218868A (ja) * | 1992-02-03 | 1993-08-27 | Hitachi Ltd | 多段型ａｄ変換器 |
| US5218362A (en) * | 1992-07-02 | 1993-06-08 | National Semiconductor Corporation | Multistep analog-to-digital converter with embedded correction data memory for trimming resistor ladders |
| US5376937A (en) * | 1993-02-22 | 1994-12-27 | The Regents Of The University Of California | Folding circuit |
| US5416484A (en) * | 1993-04-15 | 1995-05-16 | Tektronix, Inc. | Differential comparator and analog-to-digital converter comparator bank using the same |
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-
1995
- 1995-10-13 KR KR1019950035262A patent/KR0174499B1/ko not_active IP Right Cessation
-
1996
- 1996-07-12 JP JP8183302A patent/JPH09135169A/ja active Pending
- 1996-10-14 US US08/720,996 patent/US5721548A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5721548A (en) | 1998-02-24 |
| KR0174499B1 (ko) | 1999-04-01 |
| KR970024619A (ko) | 1997-05-30 |
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