JPH05252035A - 差動増幅器，比較器およびａ／ｄ変換器 - Google Patents

差動増幅器，比較器およびａ／ｄ変換器

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JPH05252035A
JPH05252035A JP4048775A JP4877592A JPH05252035A JP H05252035 A JPH05252035 A JP H05252035A JP 4048775 A JP4048775 A JP 4048775A JP 4877592 A JP4877592 A JP 4877592A JP H05252035 A JPH05252035 A JP H05252035A
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Abstract

(57)【要約】 【構成】 改善された差動増幅回路を用いた高速Ａ／Ｄ
変換器が開示される。Ａ／Ｄ変換器内に設けられた各コ
ンパレータが、変換されるべき相補または差動アナログ
入力電圧を直接に受ける。各コンパレータ内に設けられ
た差動増幅回路は、与えられたアナログ入力電圧差と与
えられた基準電圧差とを比較する。比較結果を示す２値
信号は、２値化回路を介してエンコーダに与えられる。 【効果】 変換されるべきアナログ入力電圧が抵抗素子
または要素を介することなく直接にコンパレータ、すな
わち差動増幅回路に与えられるので、変換における時間
遅延が防がれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に差動増幅器な
らびにそれを用いた比較器およびＡ／Ｄ変換器に関し、
特に、改善された動作速度を有する差動増幅器，比較器
およびＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来から、アナログ信号をデジタル信号
に変換する変換器（以下「Ａ／Ｄ変換器」と言う）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が必要となるので、Ａ／Ｄ変換器に
おいても高速の変換が要求される。
【０００３】高速変換に適したＡ／Ｄ変換器として、従
来から並列型Ａ／Ｄ変換器および直並列型Ａ／Ｄ変換器
が知られる。並列型および直並列型のいずれのＡ／Ｄ変
換器においても、アナログ入力信号が複数の比較器の入
力に並列に与えられる。直並列型Ａ／Ｄ変換器では、ア
ナログ信号からデジタル信号への変換が、時間軸上で直
列に行なわれる。
【０００４】一般に、Ａ／Ｄ変換器において用いられる
比較器は、差動増幅器を供えている。したがって、差動
増幅器の動作速度は、Ａ／Ｄ変換器の変換速度に直接に
影響を与える。この発明は、一般に差動増幅器およびそ
れを用いた電子回路に適用可能であるが、以下の説明で
は、適用例として、この発明がＡ／Ｄ変換器に適用され
る場合について説明する。
【０００５】図１７は、従来のＡ／Ｄ変換器の回路ブロ
ック図である。図１７に示したＡ／Ｄ変換器と等価な回
路が、１９９０年のＩＳＳＣＣのダイジェスト・オブ・
テクニカル・ペーパースｐｐ．１６２−１６３において
見られる。図１７を参照して、Ａ／Ｄ変換器９００は、
基準電圧を発生する基準電圧発生回路９０２と、ラダー
抵抗回路９０１と、コンパレータ９０８ａないし９０８
ｆと、エンコーダ４とを含む。相補または差動アナログ
入力信号Ｖ１およびＶ２は、基準電圧発生回路９０２お
よびラダー抵抗回路９０１を介してコンパレータ９０８
ａないし９０８ｆに与えられる。基準電圧発生回路９０
２は、各々が基準電圧ＶREF を発生する電圧源９０３な
いし９０６を備えている。ラダー抵抗回路９０１は、各
々が抵抗値Ｒｒを有する抵抗が、ラダー状に接続され
る。各抵抗の両端の電位差は、Ｖｒにより表わされる。
エンコーダ４は、変換されたデジタルデータＤ１ないし
Ｄｍを出力する。
【０００６】図１８は、図１７に示したＡ／Ｄ変換器の
動作説明図である。図１７および図１８を参照して、以
下に動作について説明する。各コンパレータ９０８ａな
いし９０８ｆは、ラダー抵抗回路９０１から、正入力電
圧および負入力電圧をそれぞれ受ける。たとえば、コン
パレータ９０８ａは、ラダー抵抗回路９０１から正入力
電圧Ｖａｐおよび負入力電圧Ｖａｎを受ける。同様に、
コンパレータ９０８ｂは、正入力電圧ＶｂｐおよびＶｂ
ｎを受ける。図１８では、アナログ入力電圧Ｖ１に対す
るコンパレータ９０８ａないし９０８ｆの入力電圧の変
化が示される。すなわち、横軸がアナログ入力電圧Ｖ１
の変化を示し、縦軸がコンパレータ９０８ａないし９０
８ｆの入力電圧の変化を示す。
【０００７】まず、各電圧ＶｃｐおよびＶｄｐは、入力
電圧Ｖ１に等しいので、図１８において右上がりの実線
が得られる。入力電圧Ｖ２が入力電圧Ｖ１と相補の関係
（または差動関係）を有しているので、入力電圧Ｖ２
は、負の傾きを有しかつ絶対値がＶ１と等しい直線によ
り表わされる。したがって、電圧ＶｃｎおよびＶｄｎ
は、図の中央の右下がりの実線により表わされる。
【０００８】電圧Ｖａｐは、電圧源９０３によって入力
電圧Ｖ１よりＶREF だけ高くなる。一方、電圧Ｖａｎ
は、電圧源９０５によって入力電圧Ｖ１よりＶREF だけ
低くなる。したがって、電圧ＶａｐおよびＶａｎは、図
中右上がりの実線および右下がりの実線によりそれぞれ
表わされる。電圧Ｖｆｐは、電圧源９０４によって入力
電圧Ｖ１よりＶREF だけ低くなる。電圧Ｖｆｎは、電圧
源９０５によって入力電圧Ｖ１よりＶREF だけ高くな
る。したがって、電圧ＶｆｐおよびＶｆｎは、図中右上
がりの実線および右下がりの実線によりそれぞれ表わさ
れる。
【０００９】各コンパレータ９０８ａないし９０８ｆ
は、与えられた正入力電圧および負入力電圧を比較す
る。たとえば、コンパレータ９０８ａは、電圧Ｖａｐお
よびＶａｎを比較する。Ｖ１−Ｖ２＝−２ＶREF のと
き、電圧Ｖａｐが電圧Ｖａｎと等しくなる。したがっ
て、コンパレータ９０８ａは、Ｖ１−Ｖ２＜−２ＶREF
のとき低レベルの信号を出力し、他方、Ｖ１−Ｖ２＞−
２ＶREF のとき高レベルの信号を出力する。
【００１０】コンパレータ９０８ｂは、電圧Ｖｂｐおよ
びＶｂｎを比較する。Ｖ１−Ｖ２＝−２ＶREF ＋２Ｖｒ
のとき電圧ＶｂｐおよびＶｂｎが等しくなる。したがっ
て、Ｖ１−Ｖ２＜−２ＶREF ＋２Ｖｒのとき、コンパレ
ータ９０８ｂは低レベルの信号を出力し、他方、Ｖ１−
Ｖ２＞−２ＶREF ＋２Ｖｒのとき高レベルの信号を出力
する。
【００１１】以下同様にして、入力電圧Ｖ１およびＶ２
の差Ｖ１−Ｖ２が２Ｖｒ増加する毎に、高レベルの信号
を出力するコンパレータが、図１９に示したコンパレー
タ９０８ｆの側へ向かって増加される。コンパレータ９
０８ａないし９０８ｆの出力信号の変化は，次の表１に
リストされる。
【００１２】
【表１】
【００１３】表１からわかるように、入力電圧の差Ｖ１
−Ｖ２が２Ｖｒだけ増加する毎に、高レベルの信号を出
力するコンパレータが表１の左側から右側へ増加され
る。言換えると、コンパレータ９０８ａないし９０８ｆ
は、「サーモメータコード」と呼ばれる出力信号を出力
する。エンコーダ４は、コンパレータ９０８ａないし９
０８ｆからサーモメータコードを受け、デジタル信号Ｄ
１ないしＤｍを出力する。
【００１４】
【発明が解決しようとする課題】図１７からわかるよう
に、各コンパレータ９０８ａないし９０８ｆは、ラダー
抵抗回路９０１を介して対応する正入力電圧および負入
力電圧を受ける。言換えると、変換されるべき相補また
は差動アナログ入力信号Ｖ１およびＶ２は、ラダー抵抗
回路９０１を介してそれぞれのコンパレータ９０８ａな
いし９０８ｆに与えられる。各コンパレータ９０８ａな
いし９０８ｆは、対応する正入力端子および負入力端子
が接地に対し浮遊容量を有している。したがって、与え
られる正入力電圧および負入力電圧の変化は、この浮遊
容量とラダー抵抗回路９０１の抵抗Ｒｒによって決定さ
れる時定数にしたがって遅延される。言換えると、各コ
ンパレータに与えられる入力電圧の変化が遅延され、し
たがってＡ／Ｄ変換器９００における変換速度が低下さ
れていた。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、各差動増幅器，比較器およびＡ
／Ｄ変換器において、動作速度を改善することを目的と
する。
【００１６】
【課題を解決するための手段】請求項１の発明にかかる
差動増幅器は、第１の予め定められた定電流を流す第１
の定電流源と、第２の予め定められた定電流を流す第２
の定電流源と、アナログ入力信号に応答して、第１の定
電流源に増加する電流を与える増加電流供与手段と、ア
ナログ入力信号に応答して、第１の定電流源に減少する
電流を与える減少電流供与手段と、第１の与えられた基
準電圧に応答して、第２の定電流源に第３の予め定めら
れた定電流を与える第１の定電流供与手段と、第２の与
えられた基準電圧に応答して、第２の定電流源に第４の
予め定められた定電流を与える第２の定電流供与手段
と、一方端が電源電位に接続され、他方端が増加電流供
与手段および第２の定電流供与手段に接続された第１の
負荷手段と、一方端が電源電位に接続され、他方端が減
少電流供与手段および第１の定電流供与手段に接続され
た第２の負荷手段とを含む。第１の予め定められた定電
流は、増加する電流および減少する電流の和である。第
２の予め定められた定電流は、第３および第４の定電流
の和である。差動出力電圧は、第１および第２の負荷手
段のそれぞれの他方端を介して出力される。
【００１７】請求項２の発明にかかる差動増幅器は、第
１の予め定められた定電流を流す第１の定電流源と、第
２の予め定められた定電流を流す第２の定電流源と、ア
ナログ入力信号に応答して、第１の定電流源に増加する
電流を与える増加電流供与手段と、第１の定電流源に第
１の補償電流を与える第１の補償電流供与手段と、アナ
ログ入力信号に応答して、第２の定電流源に減少する電
流を与える減少電流供与手段と、第２の定電流源に第２
の補償電流を与える第２の補償電流供与手段と、一方端
が電源電位に接続され、他方端が増加電流供与手段およ
び第２の補償電流供与手段に接続された第１の負荷手段
と、一方端が電源電位に接続され、他方端が減少電流供
与手段および第１の補償電流供与手段に接続された第２
の負荷手段とを含む。差動出力電圧は、第１および第２
の負荷手段のそれぞれの他方端を介して出力される。
【００１８】請求項３の発明にかかる比較器は、請求項
１に記載された差動増幅器と、差動増幅器から出力され
た差動出力電圧に応答して、２値信号を発生する２値化
手段とを含む。
【００１９】請求項４の発明にかかる比較器は、請求項
２に記載された差動増幅器と、差動増幅器から出力され
た差動出力電圧に応答して、２値信号を発生する２値化
手段とを含む。
【００２０】請求項５の発明にかかるＡ／Ｄ変換器は、
アナログ入力信号に応答して、第１および第２の差動信
号を発生する差動信号発生手段と、予め定められた大き
な電位差を規定する第１および第２の基準電圧と予め定
められた小さな電位差を規定する第３および第４の基準
電圧とを発生する基準電圧発生手段と、第１および第２
の差動信号の電圧差と第１および第２の基準電圧の差と
を比較する第１の比較器手段と、第１および第２の差動
信号の電圧差と第３および第４の基準電圧の差とを比較
する第２の比較器手段とを含み、各第１および第２の比
較器手段は、請求項３に記載の比較器により実現され
る。
【００２１】請求項６の発明にかかるＡ／Ｄ変換器は、
アナログ入力信号に応答して、第１および第２の差動信
号を発生する差動信号発生手段と、予め定められた大き
な電位差を規定する第１および第２の基準電圧と予め定
められた小さな電位差を規定する第３および第４の基準
電圧とを発生する基準電圧発生手段と、第１および第２
の差動信号の電圧差と第１および第２の基準電圧の差と
を比較する第１の比較器手段と、第１および第２の差動
信号の電圧差と第３および第４の基準電圧の差とを比較
する第２の比較器手段とを含む。各第１および第２の比
較器手段は、請求項４に記載の比較器により実現され
る。
【００２２】
【作用】この発明が適用されたＡ／Ｄ変換器は、抵抗回
路を介することなく、変換されるべきアナログ入力信号
が比較器、すなわち差動増幅器に直接与えられるので、
差動増幅器および比較器が高速に動作できる。したがっ
て、Ａ／Ｄ変換器における変換速度が改善され得る。
【００２３】
【実施例】図１は、この発明の一実施例を示す直並列型
Ａ／Ｄ変換器の回路ブロック図である。図１を参照し
て、Ａ／Ｄ変換器１は、外部から与えられるアナログ入
力信号Ａｉｎを受けるサンプルホールド回路１１と、上
位ビット用Ａ／Ｄ変換回路１２と、上位ビットの変換デ
ータをアナログ信号に戻すＤ／Ａ変換回路１３と、相補
または差動アナログ電圧ＶＡ１およびＶＡ２を出力する
差動増幅器１４と、下位ビット用Ａ／Ｄ変換回路１５と
を含む。Ａ／Ｄ変換回路１５は、下位ビットの変換デー
タＤ１ないしＤｍを出力する。Ａ／Ｄ変換回路１２は、
上位ビットの変換データＤｍ＋１ないしＤｋを出力す
る。その結果、合計ｋビットのデジタルデータＤ１ない
しＤｋが得られる。
【００２４】動作において、サンプルホールド回路１１
においてサンプルされた信号は、Ａ／Ｄ変換回路１２お
よび差動増幅器１４に与えられる。Ａ／Ｄ変換回路１２
において上位ビットの変換データＤｍ＋１ないしＤｋが
得られる。上位変換データＤｍ＋１ないしＤｋは、Ｄ／
Ａ変換回路１３に与えられ、そこでアナログ信号に戻さ
れる。差動増幅器１４は、サンプルホールド回路１１に
おいてサンプルされた信号と上位ビットの戻されたアナ
ログ信号とを受け、相補または差動電圧ＶＡ１およびＶ
Ａ２を出力する。電圧ＶＡ１およびＶＡ２は、Ａ／Ｄ変
換回路１５に相補または差動入力信号として与えられ
る。Ａ／Ｄ変換回路１５は、与えられた電圧ＶＡ１およ
びＶＡ２を、下位ビットの変換データＤ１ないしＤｍに
変換し、それらを出力する。
【００２５】図２は、図１に示した下位ビット用Ａ／Ｄ
変換回路の回路ブロック図である。図２を参照して、Ａ
／Ｄ変換回路１５は、ｎ個の基準電圧対ＶＲ１ａおよび
ＶＲ１ｂないしＶＲｎａおよびＶＲｎｂを発生する基準
電圧発生回路５と、各々が差動入力電圧ＶＡ１およびＶ
Ａ２ならびに対応する基準電圧対を受ける比較器６１な
いし６ｎと、比較器６１ないし６ｎから出力されるサー
モメータコードをエンコードするエンコーダ４と、タイ
ミング信号発生器６とを含む。
【００２６】図３は、図２に示した基準電圧発生回路５
の模式的な回路図である。図３を参照して、基準電圧発
生回路５は、抵抗１１１ないし１１５の直列接続と、こ
の直列接続をバイアスするための定電圧源１０２と、こ
の直列接続に定電圧２ＶREFを与える定電圧源１０１と
を含む。各抵抗１１１ないし１１５の両端の電位差は、
Ｖｒによって表わされる。基準電圧発生回路５が図３に
示されるように構成されるので、基準電圧対ＶＲ１ａお
よびＶＲ１ｂないしＶＲｎａおよびＶＲｎｂとして、次
の表２にリストされた電圧が出力される。
【００２７】
【表２】
【００２８】再び図２を参照して、Ａ／Ｄ変換回路１５
の動作について説明する。図１に示した差動増幅器１４
から出力された相補または差動入力電圧ＶＡ１およびＶ
Ａ２は、各比較器６１ないし６ｎに与えられる。これに
加えて、各比較器６１ないし６ｎは、基準電圧発生回路
５から発生される対応する基準電圧対ＶＲ１ａおよびＶ
Ｒ１ｂないしＶＲｎａおよびＶＲｎｂを受ける。各比較
器６１ないし６ｎにおいて、後で詳細に説明される類似
の比較処理が行なわれ、比較結果を示すサーモメータコ
ード（２値信号Ｂ１ないしＢｎにより規定される）がエ
ンコーダ４に与えられる。エンコーダ４は、与えられた
サーモメータコードをエンコードし、下位ビットの変換
データＤ１ないしＤｍを出力する。
【００２９】各コンパレータ、たとえばコンパレータ６
１は、アナログ入力電圧ＶＡ１およびＶＡ２の差と与え
られた基準電圧ＶＲ１ａおよびＶＲ１ｂの差とを比較す
る。ＶＡ１−ＶＡ２＜ＶＲ１ａ−ＶＲ１ｂであるとき、
コンパレータ６１は低レベルの信号Ｖ１を出力する。Ｖ
Ａ１−ＶＡ２＞ＶＲ１ａ−ＶＲ１ｂであるときコンパレ
ータ６１は高レベルの信号Ｂ１を出力する。言換える
と、各コンパレータ６１ないし６ｎは、アナログ入力信
号ＶＡ１およびＶＡ２の差電圧と与えられた基準電圧対
の差電圧に応答して、比較結果を示す２値信号Ｂ１ない
しＢｎを出力する。
【００３０】したがって、コンパレータ６１は、アナロ
グ入力信号ＶＡ１およびＶＡ２の差電圧ＶＡ１−ＶＡ２
が、表２に示された対応する基準電圧対の差電圧−２Ｖ
REFより小さいとき低レベルの信号を出力し、他方、大
きいとき高レベルの信号を出力する。同様に、コンパレ
ータ６２は、入力差電圧ＶＡ１−ＶＡ２が、（−２Ｖ
REF ＋２Ｖｒ）より小さいとき低レベルの信号Ｂ２を出
力し、他方、大きいとき高レベルの信号Ｂ２を出力す
る。他のコンパレータ６３ないし６ｎも同様に動作す
る。その結果、アナログ入力電圧の差ＶＡ１−ＶＡ２に
応じて、コンパレータ６１ないし６ｎの次のような出力
テーブルが得られる。表３において、「Ｈ」は高レベル
の出力信号を示し、「Ｌ」は低レベルの出力信号を示し
ている。
【００３１】
【表３】
【００３２】表３からわかるように、アナログ入力電圧
の差電圧ＶＡ１−ＶＡ２が変化するにしたがって、コン
パレータ６１ないし６ｎから出力されるサーモメータコ
ードが変化される。すなわち、アナログ入力電圧の差電
圧ＶＡ１−ＶＡ２が２Ｖｒだけ増加される毎に、高レベ
ル（「Ｈ」）を出力するコンパレータが１個ずつ順に増
加されることがわかる。図２に示したエンコーダ４は、
表３においてリストされたサーモメータコードを受け、
エンコード処理を行なう。すなわち、エンコーダ４は、
低レベルの信号を出力するコンパレータと高レベルの信
号を出力するコンパレータとの境目位置を検出し、境目
の位置に応じてデジタル変換データＤ１ないしＤｍを出
力する。図４は、図２に示した１つのコンパレータの回
路図である。一例として、コンパレータ６１が示され
る。図４を参照して、コンパレータ６１は、差動増幅器
回路４００と、２値化回路５３０とを備える。差動増幅
器回路４００は、ｎｐｎトランジスタ３０１ないし３０
６と、抵抗３０７，３０８，５１１および５１２と、定
電圧源３０９とを含む。定電圧源３０９の出力電圧は、
トランジスタ３０５および３０６のベースに与えられ
る。したがって、各トランジスタ３０５および３０６
は、定電流Ｉ０を流す。言換えると、トランジスタ３０
５，抵抗３０７および定電圧源３０９により定電流源が
構成され、一方、トランジスタ３０６，抵抗３０８およ
び定電圧源３０９によりもう１つの定電流源が構成され
る。
【００３３】トランジスタ３０１および３０２のエミッ
タは、トランジスタ３０５のコレクタに一体接続され
る。トランジスタ３０３および３０４のエミッタは、ト
ランジスタ３０６のコレクタに一体接続される。トラン
ジスタ３０１および３０４のコレクタは、ノード５０１
を介して抵抗５１１に接続される。トランジスタ３０２
および３０３のコレクタは、ノード５０２を介して抵抗
５１２に接続される。ノード５０１および５０２を介し
て差動電圧が２値化回路５３０に与えられる。
【００３４】２値化回路５３０は、ｎｐｎトランジスタ
５２３ないし５２８と、定電流源５２９と、抵抗５２１
および５２２とによって構成される。トランジスタ５２
３のベースは差動増幅回路４００のノード５０１に接続
される。トランジスタ５２４のベースはノード５０２に
接続される。トランジスタ５２５および５２８のベース
は、図２に示したタイミング信号発生器６から発生され
るスイッチング信号φおよび／φをそれぞれ受ける。ト
ランジスタ５２３および５２４のエミッタはトランジス
タ５２５のコレクタに一体接続される。トランジスタ５
２６および５２７のエミッタはトランジスタ５２８のコ
レクタに一体接続される。トランジスタ５２５および５
２８のエミッタは定電流源５２９に一体接続される。ト
ランジスタ５２６のベースはトランジスタ５２７のコレ
クタに接続され、トランジスタ５２７のベースはトラン
ジスタ５２６のコレクタに接続される。
【００３５】次に、図４に示した回路の動作について説
明する。以下の記載では、説明の簡単化のため、各トラ
ンジスタの電流増幅率αF が１．０であると仮定する
（実際には約０．９９）。トランジスタ３０１のコレク
タ電流Ｉ１およびトランジスタ３０２のコレクタ電流Ｉ
２の和は、定電流源を構成するトランジスタ３０５のコ
レクタ電流Ｉ０に等しい。したがって、トランジスタ３
０１および３０２のベース電位、すなわち入力電圧ＶＡ
１およびＶＡ２が等しいとき、回路構成の対象性から電
流Ｉ０はトランジスタ３０１および３０２に等しく分流
される。一方、トランジスタ３０１のベース電位がトラ
ンジスタ３０２のベース電位よりも高いとき、トランジ
スタ３０１のベース−エミッタ間電圧ＶBEがトランジス
タ３０２のベース−エミッタ間電圧ＶBEより大きくな
る。したがって、トランジスタ３０１のコレクタ電流が
トランジスタ３０２のコレクタ電流より大きくなる。言
換えると、電流Ｉ０のうちより多くの量がトランジスタ
３０１を介して流れ、トランジスタ３０２を介して流れ
る電流は少なくなる。
【００３６】入力電圧ＶＡ１が入力電圧ＶＡ２よりわず
かに高い範囲では、トランジスタ３０１を流れる電流Ｉ
１は、入力電圧の差ＶＡ１−ＶＡ２に比例して増加され
る。一方、入力電圧の差ＶＡ１−ＶＡ２が十分に大きく
なった範囲では、電流Ｉ０のほとんどはトランジスタ３
０１を介して流れる。
【００３７】図５は、入力電圧差ＶＡ１−ＶＡ２と分流
電流Ｉ１およびＩ２との関係を示すグラフである。図５
を参照して、横軸は入力電圧差ＶＡ１−ＶＡ２を示し、
縦軸は電流Ｉの量を示す。曲線Ｉ１は、トランジスタ３
０１を流れる電流の変化を示し、曲線Ｉ２はトランジス
タ３０２を流れる電流の変化を示す。前述のように、｜
ＶＡ１−ＶＡ２｜が小さい範囲内では、電流Ｉ１および
Ｉ２は、電圧差ＶＡ１−ＶＡ２に比例して変化される。
しかしながら、｜ＶＡ１−ＶＡ２｜が大きい範囲では、
電流Ｉ１およびＩ２のいずれも電流値Ｉ０に漸近する。
電流Ｉ１およびＩ２の和が常に電流Ｉ０と等しいことが
指摘される。
【００３８】一般に、トランジスタのコレクタ電流は、
ベース−エミッタ間電圧ＶBEの変化に応答して、比較的
大きく変化される。したがって、曲線Ｉ１およびＩ２
は、｜ＶＡ１−ＶＡ２｜が小さい範囲では、大きな傾き
を有し、そうでないときは傾きが徐々に小さくなる。し
たがって、図５に示した特性から、図４に示した差動増
幅回路４００は、小さな入力電圧差に敏感に反応できる
が、大きな入力電圧差の範囲では敏感に反応しないこと
がわかる。
【００３９】前述のように、入力電圧差ＶＡ１−ＶＡ２
がより大きくなれば、電流Ｉ１がより大きくなり、電流
Ｉ２がより小さくなる。この性質を以下の説明では「単
調性」と呼ぶことにする。これに加えて、電流Ｉ１およ
びＩ２の和が電流Ｉ０に等しいので、この性質を以下の
説明では「相補性」と呼ぶ。さらには、図４に示した回
路４００が回路構成において、したがって回路特性にお
いて「対象性」を有していることも指摘される。
【００４０】以下の説明では、さらに、トランジスタ３
０３を介して電流Ｉ３が流れ、トランジスタ３０４を介
して電流Ｉ４が流れるものとする。トランジスタ３０６
も、トランジスタ３０５と同じ値の電流Ｉ０を流す定電
流源として働く。したがって、Ｉ３＋Ｉ４＝Ｉ０の関係
が成立つ。
【００４１】Ｉ１およびＩ３について、次のような関係
を有する関数ｆ１およびｆ２を定義する。
【００４２】 Ｉ１＝Ｉ０／２＋ｆ１（ＶＡ１−ＶＡ２）…（１） Ｉ３＝Ｉ０／２＋ｆ２（ＶＲ１ａ−ＶＲ１ｂ）…（２） 関数ｆ１は、電流Ｉ１について、入力電圧差ＶＡ１−Ｖ
Ａ２に応答した、中間の電流値Ｉ０／２からの変化を与
える。同様に、関数ｆ２は、電流Ｉ３について、入力電
圧差ＶＲ１ａ−ＶＲ１ｂに応答した、中間値Ｉ０／２か
らの変化を与える。
【００４３】ＶＡ１−ＶＡ２＝ｘ１，ＶＲ１ａ−ＶＲ１
ｂ＝ｘ２とおくと、関数ｆ１およびｆ２について次のよ
うな関係が成立つ。
【００４４】 ｘ１＜ｘ２ならば、ｆ１（ｘ１）＜ｆ１（ｘ２）…（３
ａ） ｘ１＞ｘ２ならば、ｆ１（ｘ１）＞ｆ１（ｘ２）…（３
ｂ） ｘ２＜ｘ１ならば、ｆ２（ｘ１）＜ｆ２（ｘ２）…（４
ａ） ｘ２＞ｘ１ならば、ｆ２（ｘ１）＞ｆ２（ｘ２）…（４
ｂ） また、上記の「相補性」から、次の関係が得られる。
【００４５】 Ｉ２＝Ｉ０−Ｉ１＝Ｉ０／２−ｆ１（ＶＡ１−ＶＡ２）…（５） Ｉ４＝Ｉ０−Ｉ３＝Ｉ０／２−ｆ２（ＶＲ１ａ−ＶＲ１ｂ）…（６） さらには、上記の「対象性」および式（５）および
（６）から次の関係が得られる。
【００４６】 −ｆ１（ＶＡ２−ＶＡ１）＝ｆ１（ＶＡ１−ＶＡ２）…（７） −ｆ２（ＶＲ１ｂ−ＶＲ１ａ）＝ｆ２（ＶＲ１ａ−ＶＲ１ｂ）…（８） ＶＡ１−ＶＡ２＝０およびＶＲ１ａ−ＶＲ１ｂ＝０の関
係を式（７）および（８）に代入することにより、次の
関係が得られる。
【００４７】 ｆ１（０）＝０…（９） ｆ２（０）＝０…（１０） 前述のように、差動増幅回路４００が「相補性」を有し
ているので、式（１），（２），（５）および（６）か
ら次の関係が得られる。
【００４８】 Ｉ１０−Ｉ２０＝（Ｉ１＋Ｉ４）−（Ｉ２＋Ｉ３） ＝２・ｆ１（ＶＡ１−ＶＡ２）−２・ｆ２（ＶＲ１ａ−ＶＲ１ｂ）…（１１） 特に、トランジスタ３０１および３０２によって構成さ
れた回路とトランジスタ３０３および３０４によって構
成された回路の間の回路特性が等しいときは、関数ｆ１
＝ｆ２の関係が成立つ。したがって、 Ｉ１０−Ｉ２０＝２・ｆ１（ＶＡ１−ＶＡ２） −２・ｆ１（ＶＲ１ａ−ＶＲ１ｂ）…（１２） であるので、Ｉ１０＞Ｉ２０であるとき、ｆ１（ＶＡ１
−ＶＡ２）＞ｆ１（ＶＲ１ａ−ＶＲ１ｂ）が成立する。
さらには、「単調性」を示す式（３）から、（ＶＡ１−
ＶＡ２）＞（ＶＲ１ａ−ＶＲ１ｂ）が成立する。その結
果、図４に示した差動増幅回路４００における「単調
性」および「相補性」ならびに回路特性が等しいことか
ら、次の関係が得られる。
【００４９】 Ｉ１０＜Ｉ２０ならば、（ＶＡ１−ＶＡ２）＜（ＶＲ１
ａ−ＶＲ１ｂ）…（１３ａ） Ｉ１０＞Ｉ２０ならば、（ＶＡ１−ＶＡ２）＞（ＶＲ１
ａ−ＶＲ１ｂ）…（１３ｂ） 不等式（１３ａ）および（１３ｂ）を変形することによ
り、次の関係が成立つ。
【００５０】Ｉ１０＜Ｉ２０ならば、（ＶＡ１−ＶＲ１
ａ）＜（ＶＡ２−ＶＲ１ｂ）…（１４ａ） Ｉ１０＞Ｉ２０ならば、（ＶＡ１−ＶＲ１ａ）＞（ＶＡ
２−ＶＲ１ｂ）…（１４ｂ） 不等式（１３ａ）および（１３ｂ）より、電流Ｉ１０お
よびＩ２０の間の関係は、入力電圧差ＶＡ１−ＶＡ２と
もう１つの入力電圧差ＶＲ１ａ−ＶＲ１ｂとの間の差に
応じて変化されることがわかる。これに加えて、不等式
（１４ａ）および（１４ｂ）より、電流Ｉ１０およびＩ
２０の間の関係は、入力電圧差ＶＡ１−ＶＲ１ａと入力
電圧差ＶＡ２−ＶＲ１ｂとの間の差に応じても変化され
ることがわかる。
【００５１】次に、図４に示した２値化回路５３０の動
作について説明する。抵抗５２１および５２２，トラン
ジスタ５２３ないし５２５および定電流源５２９によっ
て、差動増幅器が形成される。トランジスタ２５６およ
び５２７によって、双安定回路（またはラッチ回路）が
形成される。差動増幅器および双安定回路は、活性化信
号φおよび／φに応答して交互に活性化される。トラン
ジスタ５２３および５２４のベースは、差動増幅回路４
００内のノード５０１および５０２の電圧をそれぞれ受
ける。ノード５０１および５０２での電圧は、入力電圧
差ＶＡ１−ＶＡ２とＶＲ１ａ−ＶＲ１ｂとの間の差にし
たがって変化される。トランジスタ５２５のベースに高
レベルの活性化信号が与えられたとき、差動増幅器が活
性化される。したがって、トランジスタ５２３および５
２４は、ノード５０１および５０２での電圧に応答し
て、コレクタ電流をそれぞれ流す。抵抗５２１および５
２２は、同じ抵抗値を有しているので、ノード５０３お
よび５０４を介して比較結果に基づく電圧が、トランジ
スタ５２６および５２７によって構成された双安定回路
（またはラッチ回路）に与えられる。高レベルの活性化
信号／φが与えられたとき、双安定回路が活性化され
る。したがって、双安定回路が与えられた比較結果を示
す電圧をラッチし、かつ２値信号Ｂ１（および／または
／Ｂ１）を出力する。
【００５２】前述のように、図４に示した差動増幅回路
４００は、入力電圧差｜ＶＡ１−ＶＡ２｜が比較的小さ
い範囲内において高い感度を有しているが、低い範囲内
においては感度が低下される。入力電圧差｜ＶＡ１−Ｖ
Ａ２｜のより広い範囲で高い感度を得るため、以下に説
明するように図７および図８に示した差動増幅回路４０
０ａおよび４００ｂが提案される。
【００５３】図７は、この発明のもう１つの実施例を示
すコンパレータの回路図である。図７を参照して、差動
増幅回路４００ａは、図４に示した回路４００と比較す
ると、さらに抵抗３１１ないし３１４を備えている。す
なわち、トランジスタ３０１および３０２のそれぞれの
エミッタとトランジスタ３０５のコレクタとの間に抵抗
３１１および３１２が接続される。トランジスタ３０３
および３０４のそれぞれのエミッタとトランジスタ３０
６のコレクタとの間に抵抗３１３および３１４が接続さ
れる。他の回路構成は図４に示した回路４００と同様で
あるので説明が省略される。
【００５４】図７に示した差動増幅回路４００ａの基本
的な動作は、図４に示した回路４００と同様である。し
かしながら、次のような改善が得られる。すでに述べた
ように、一般に、トランジスタのコレクタ電流は、ベー
ス−エミッタ間電圧ＶBEの変化にしたがって、比較的大
きく変化される。言換えると、コレクタ電流の変化がそ
れほど大きくないときは、ベース−エミッタ間電圧ＶBE
はそれほど大きく変化しない。したがって、入力電圧差
｜ＶＡ−ＶＡ２｜がわずかな値であり、かつトランジス
タ３０１および３０２のコレクタ電流の変化がそれほど
大きくない場合では、各トランジスタ３０１および３０
２のベース−エミッタ間電圧ＶBEはほぼ等しい。したが
って、抵抗３１１の両端に印加される電圧と抵抗３１２
の両端に印加される電圧との間の差は、入力電圧差ＶＡ
１−ＶＡ２と等しい。したがって、抵抗３１１を流れる
電流と抵抗３１２を流れる電流との間の差は、入力電圧
差ＶＡ１−ＶＡ２に比例する。その結果、電流Ｉ１とＩ
２との間の差も、入力電圧差ＶＡ１−ＶＡ２に比例して
変化される。
【００５５】電流Ｉ１およびＩ２の和が電流Ｉ０に等し
いので、入力電圧差｜ＶＡ１−ＶＡ２｜が大きい範囲に
おいて、電流Ｉ１およびＩ２は電流値Ｉ０に漸近する。
電流Ｉ１′およびＩ２′の入力電圧差ＶＡ１−ＶＡ２に
対する変化が図５において示されている。図５におい
て、曲線Ｉ１′は図７に示したトランジスタ３０１を流
れる電流の変化を示し、曲線Ｉ２′はトランジスタ３０
２に流れる電流の変化を示す。各抵抗３１１および３１
２が抵抗値ＲEEを有するものと仮定すると、入力電圧差
ＶＡ１−ＶＡ２がΔＶであるとき、Ｉ１′−Ｉ２′＝Δ
Ｖ／ＲEEの関係が得られる。したがって、抵抗値ＲEEが
大きくなればなるほど、図５に示した曲線Ｉ１′および
Ｉ２′の傾きが小さくなり、その結果、感度が若干低下
されるが、扱うことのできる入力電圧差ＶＡ１−ＶＡ２
の範囲が広がる。
【００５６】図８は、この発明のさらにもう１つの実施
例を示すコンパレータの回路図である。図８に示した差
動増幅回路４００ｃを用いることによっても、扱うこと
のできる入力電圧差ＶＡ１−ＶＡ２の範囲が広がる。図
８を参照して、ｎｐｎトランジスタ３０１ないし３０４
のエミッタと接地との間に、Ｉ０／２の出力電流を有す
る定電流源３１７ないし３２０がそれぞれ接続される。
トランジスタ３０１および３０２のエミッタ間に抵抗３
１５が接続される。トランジスタ３０３および３０４の
エミッタ間に抵抗３１６が接続される。他の回路構成
は、図４に示した回路４００と同様であるので説明が省
略される。
【００５７】トランジスタ３０１を流れる電流Ｉ１とト
ランジスタ３０２を流れる電流Ｉ２の和は、Ｉ０に等し
い。入力電圧差ＶＡ１−ＶＡ２が０であるとき、トラン
ジスタ３０１および３０２のエミッタの電位は等しいの
で、抵抗３１５を介して何ら電流が流れない。したがっ
て、Ｉ１＝Ｉ２＝Ｉ０／２の関係で電流Ｉ１およびＩ２
が流れる。
【００５８】前述のように、コレクタ電流の変化がそれ
ほど大きくないときは、ベース−エミッタ間の電圧ＶBE
がそれほど大きく変化しない。したがって、入力電圧差
｜ＶＡ１−ＶＡ２｜がわずかである範囲内では、トラン
ジスタ３０１および３０２のベース−エミッタ電圧ＶBE
はほぼ等しい。したがって、抵抗３１５の両端に印加さ
れる電圧は、入力電圧差ＶＡ１−ＶＡ２に等しい。
【００５９】抵抗３１５の抵抗値を２・ＲEE，入力電圧
差ＶＡ１−ＶＡ２をΔＶとすると、抵抗３１５を流れる
電流は、ΔＶ／２・ＲEEとなる。したがって、電流Ｉ１
は、ＩEE／２＋ΔＶ／２・ＲEEである。一方、電流Ｉ２
は、ＩEE／２−ΔＶ／２・Ｒ EEである。したがって、そ
の差Ｉ１−Ｉ２は、ΔＶ／ＲEEとなる。
【００６０】その結果、電流差Ｉ１−Ｉ２は、入力電圧
差ＶＡ１−ＶＡ２に比例して変化されることがわかる。
しかしながら、電流Ｉ１およびＩ２の和がＩ０に等しい
ことから、電流Ｉ０のほとんどが電流Ｉ０として流れる
範囲、たとえば入力電圧差ＶＡ１−ＶＡ２が大きな範囲
内では、電流Ｉ１が電流値Ｉ０に漸近する。したがっ
て、この実施例においても、図５に示した曲線Ｉ１′お
よびＩ２′より示された関係が得られる。図８に示した
差動増幅回路４００ｂにおいても、抵抗値ＲEEが大きく
なればなるほど曲線Ｉ１′およびＩ２′の傾きが小さく
なり、感度が低下されるが、扱うことのできる入力電圧
差｜ＶＡ１−ＶＡ２｜の範囲が広がる。
【００６１】図９は、この発明のさらにもう１つの実施
例を示すコンパレータの回路図である。図９を参照し
て、差動増幅回路４００ｃは、図４に示した回路４００
と比較すると、無駄な消費電流を防ぐためのスイッチン
グ素子３０９および３１０をさらに備えている。すなわ
ち、スイッチング素子３０９は、トランジスタ３０１お
よび３０２のエミッタとトランジスタ３０５のコレクタ
との間に接続される。スイッチング素子３１０は、トラ
ンジスタ３０３および３０４のエミッタとトランジスタ
３０６のコレクタとの間に接続される。スイッチング素
子３０９および３１０は、スイッチング制御信号ＳＣ１
（たとえば図２に示したタイミング信号発生器６から発
生される）に応答して制御される。他の回路構成は、図
４に示した回路４００と同様であるので説明が省略され
る。
【００６２】動作において、差動増幅回路４００ｃが動
作されるとき、スイッチング素子３０９および３１０
は、スイッチング制御信号ＳＣ１に応答して、端子Ａ側
にそれぞれ接続される。したがって、図４に示した回路
４００と同じ回路が構成され、同じ動作が行なわれる。
一方、差動増幅回路４００ｃが動作されないとき、スイ
ッチング素子３０９および３１０は、信号ＳＣ１に応答
して、Ｂ側に接続される。したがって、各定電流源の出
力電流が、図示しない他の回路へ供給され得る。すなわ
ち、スイッチング素子３０９および３１０は、差動増幅
回路４００ｃにおいて無駄な消費電流を防ぎ、かつ定電
流源の有効利用ができる。上記の実施例において用いら
れた差動増幅回路は、いずれも回路特性において対象性
を有しているが、以上の説明からわかるように、回路特
性における対象性はかならずしも必要とされない。これ
に加えて、前述の「単調性」がかならずしも必要ではな
く、特に、比較されるべきＶＡ１−ＶＡ２の範囲内で
「単調性」が得られれば十分である。したがって、たと
えば、差動増幅回路を構成するｎｐｎトランジスタのエ
ミッタサイズが異なる場合や、用いられる定電流源の出
力電流値が異なる場合でも、この発明が適用され得るこ
とが指摘される。以下の記載では、回路特性において
「対象性」を有していない差動増幅回路について説明す
る。
【００６３】たとえば、比較されるべき電圧差ＶＡ１−
ＶＡ２またはＶＲ１ａ−ＶＲ１ｂのいずれかが十分に増
幅されていない場合を考える。式（１１）における関数
ｆ１（ｘ）およびｆ２（ｘ）をｘ＝０の近傍で一次展開
すると、次の関係が得られる。
【００６４】 Ｉ１０−Ｉ２０＝２・ｆ１（０）＋２・Ｇｍ１（ＶＡ１−ＶＡ２） −２・ｆ２（０）−２・Ｇｍ２（ＶＲ１ａ−ＶＲ１ｂ）…（１５） ここで、Ｇｍ１およびＧｍ２は、関数ｆ１（ｘ）および
ｆ２（ｘ）のｘ＝０での微係数、すなわち分流感度を示
す。
【００６５】仮に、差動増幅回路が「相補性」および
「対象性」を有するとすると、式（９）および（１０）
が成立するので、次の式が得られる。
【００６６】 Ｉ１０−Ｉ２０＝２Ｇｍ１・｛（ＶＡ１−ＶＡ２）−（Ｇｍ２／Ｇｍ１） ・（ＶＲ１ａ−ＶＲ１ｂ）｝…（１６） したがって、入力電圧差ＶＡ１−ＶＡ２と入力電圧差Ｖ
Ｒ１ａ−ＶＲ１ｂのＧｍ２／Ｇｍ１倍の値との間の差に
応じて、電流Ｉ１０とＩ２０との間の差が決定される。
仮に回路特性における対象性が与えられなくても、式
（１５）からｆ１（０）およびｆ２（０）を消去するよ
うに回路を構成すればよい。その一例が図１０において
示される。
【００６７】図１０は、この発明のさらにもう１つの実
施例を示す差動増幅回路の回路図である。図１０を参照
して、差動増幅回路４００ｅは、本来の差動増幅回路４
０１と、回路４０１と同じ回路特性を有する追加の差動
増幅回路４０２とを含む。差動増幅回路４０１は、図４
に示した回路４００と同様に、相補または差動入力電圧
ＶＡ１およびＶＡ２と基準電圧ＶＲ１ａおよびＶＲ１ｂ
を受ける。したがって、式（１５）と同じように、次の
関係が得られる。
【００６８】 Ｉ１０−Ｉ２０＝２・ｆ１（０）＋２・Ｇｍ１（ＶＡ１−ＶＡ２） −２・ｆ２（０）−２・Ｇｍ２（ＶＲ１ａ−ＶＲ１ｂ）…（１７） 一方、差動増幅回路４０２において、トランジスタ３０
１′および３０２′のベースが一体接続され、トランジ
スタ３０３′および３０４′のベースが一体接続されて
いるので、次の関係が得られる。
【００６９】 Ｉ１０−Ｉ２０＝２・ｆ１（０）−２・ｆ２（０）…（１８） 差動増幅回路４０１および４０２のそれぞれの出力端子
が図１０に示すように接続されているので、差動増幅回
路４００ｅとしての出力電流Ｉ１０およびＩ２０の差
は、次の式により得られる。
【００７０】 Ｉ１０−Ｉ２０＝（Ｉ１０ａ＋Ｉ２０ｂ）−（Ｉ２０ａ＋Ｉ１０ｂ） ＝（Ｉ１０ａ−Ｉ２０ａ）−（Ｉ１０ｂ＋Ｉ２０ｂ）…（１９） その結果、式（１７），（１８）および（１９）から式
（１６）と同じ結果が得られることがわかる。したがっ
て、用いられる差動増幅回路において「対象性」はかな
らずしも必要ではない。これに加えて、差動増幅回路の
回路特性の全体にわたって「単調性」が必要ではなく、
比較されるべき入力電圧差の範囲内で「単調性」が得ら
れれば十分である。
【００７１】図６は、図２に示した２値化回路の別の例
を示す回路図である。図６を参照して、２値化回路５４
６は、トランスミッションゲート５４２および５４３
と、インバータ５４４および５４５とを含む。インバー
タ５４４は、トランスミッションゲート５４２を介して
差動増幅回路４００′の出力ノード５４７に接続され
る。トランスミッションゲート５４３は、インバータ５
４４の入力とインバータ５４５の出力との間に接続され
る。トランスミッションゲート５４２および５４３は、
図２に示したタイミング信号発生器６から発生される制
御信号φおよび／φに応答して選択的にオンする。
【００７２】差動増幅回路４００′内のＰＭＯＳトラン
ジスタ５４０および５４１は、カレントミラー回路を構
成する。このカレントミラー回路は、たとえば図４に示
した抵抗５１１および５１２によって構成された負荷回
路に相当する。カレントミラー回路の働きにより、トラ
ンジスタ５４０を流れる電流Ｉ３０に等しい電流Ｉ３１
が、トランジスタ５４１のドレインからノード５４７に
供給される。したがって、電流Ｉ３０が電流Ｉ３２より
大きいとき、ノード５４７に流入する電流Ｉ３１は、こ
のノード５４７から流出する電流よりも大きくなり、し
たがってノード５４７における電位が上昇する。この電
位差は、インバータ５４４および５４５によって構成さ
れたラッチ回路により２値化される。
【００７３】トランスミッションゲート５４２がオンし
かつトランスミッションゲート５４３がオフしていると
き、インバータ５４４はノード５４７の電位を受ける。
ノード５４７における電位の上昇は、インバータ５４４
および５４５によって増幅され、２値信号Ｂ１（および
／Ｂ１）が出力される。次に、トランスミッションゲー
ト５４２がオフしかつトランスミッションゲート５４３
がオンしているとき、インバータ５４４および５４５が
双安定回路を形成する。この双安定回路の働きによっ
て、２値信号Ｂ１（および／Ｂ１）の電位が完全に電源
電圧レベルになり、この双安定回路の状態は、次にトラ
ンスミッションゲート５４２がオンするまで維持され
る。
【００７４】したがって、電流Ｉ３０が電流Ｉ３２より
も大きいとき、すなわち入力電圧差ＶＡ１−ＶＡ２が、
もう１つの入力電圧差ＶＲ１ａ−ＶＲ１ｂよりも大きい
とき、高レベルの２値信号Ｂ１が出力される。逆の関係
が与えられるときは、低レベルの２値信号Ｂ１が出力さ
れる。
【００７５】図１１は、この発明のさらにもう１つの実
施例を示すコンパレータの回路図である。図１１を参照
して、差動増幅回路４００ｄから定電流源が省かれ、別
の定電流回路５３０ｂが設けられる。２値化回路５３０
ａは、ｎｐｎトランジスタ５２６および５２７によって
構成される。トランジスタ５２６のベースはトランジス
タ５２７のコレクタに接続される。トランジスタ５２７
のベースはトランジスタ５２６のコレクタに接続され
る。トランジスタ５２６および５２７のエミッタは、定
電流回路５３０ｂの出力に一体接続される。
【００７６】定電流回路５３０ｂは、スイッチング制御
信号φに応答して動作されるスイッチング素子３２６お
よび３２７と、定電流源２３１および２３２とを含む。
スイッチング素子２３６および２３７の各端子Ａは、ト
ランジスタ５２６および５２７のエミッタに接続され
る。スイッチング素子２３６の端子Ｂは、トランジスタ
３０１および３０２のエミッタに接続される。スイッチ
ング素子２３７の端子Ｂは、トランジスタ３０３および
３０４のエミッタに接続される。抵抗５１１および５１
２は、同じ抵抗値を有している。
【００７７】スイッチング素子２３６および２３７がス
イッチング制御信号φに応答して端子Ｂ側に接続されて
いるとき、定電流源２３１および２３２から定電流が差
動増幅回路４００ｄに供給される。したがって、差動増
幅回路４００ｄは、図４に示した回路４００と同様に動
作する。差動増幅回路４００ｄの出力電流Ｉ１０が電流
Ｉ２０より大きいとき、２値化回路５３０ａを介して、
高レベルの２値信号Ｂ１および低レベルの２値信号／Ｂ
１が出力される。
【００７８】スイッチング素子３２６および２３７がス
イッチング制御信号φに応答して端子Ａ側に接続されて
いるとき、２値化回路５３０ａが活性化される。このと
き、差動増幅回路４００ｄは活性化されない。したがっ
て、トランジスタ５２６および５２７によって形成され
た双安定回路が動作され、高レベルの２値信号Ｂ１およ
び低レベルの２値信号／Ｂ１が保持される。双安定回路
の保持状態は、スイッチング素子２３６および２３７が
端子Ｂ側に接続されるまで維持される。スイッチング素
子２３６および２３７の働きにより、定電流源２３１お
よび２３２から出力される電流が有効に使用され、その
結果電力消費が減少され得る。
【００７９】図１２は、この発明のさらにもう１つの実
施例を示すコンパレータの回路図である。図１２に示し
た回路は、図４に示した回路と同じ回路構成を有してい
る。しかしながら、相補または差動入力電圧ＶＡ１およ
びＶＡ２ならびに基準電圧ＶＲ１ａおよびＶＲ１ｂを与
える態様が図４に示した回路とは異なっている。すなわ
ち、差動入力電圧ＶＡ１がトランジスタ３０１のベース
に与えられ、差動入力電圧ＶＡ２がトランジスタ３０３
のベースに与えられる。一方、基準電圧ＶＲ１ａがトラ
ンジスタ３０２のベースに与えられ、基準電圧ＶＲ１ｂ
がトランジスタ３０４のベースに与えられる。
【００８０】図４に示したコンパレータは、図５に示し
た曲線Ｉ１およびＩ２により示されるように、高い感度
が得られるが、扱うことのできる入力電圧差ＶＡ１−Ｖ
Ａ２の範囲が狭い。図１２に示したコンパレータを用い
ることにより、扱うことのできる入力電圧差｜ＶＡ１−
ＶＡ２｜を広げることができる。たとえば、図４に示し
たコンパレータが扱うことのできる入力電圧差ＶＡ１−
ＶＡ２の範囲が±３０ｍＶであるものと仮定し、トラン
ジスタ３０１ないし３０４のベースに１Ｖ，０Ｖ，０．
９９Ｖおよび０．０１Ｖがそれぞれ与えられるものと仮
定する。図４に示したコンパレータが扱うことのできる
範囲が±３０ｍＶであるので、上記の例の電圧が与えら
れたとき、この範囲を越えてしまう。しかしながら、図
１２に示したように入力電圧を与えることにより、上記
の範囲が満たされる。すなわち、トランジスタ３０１お
よび３０２により構成された回路に電圧差１０ｍＶが与
えられ、トランジスタ３０３および３０４により構成さ
れた回路に電圧差−１０ｍＶが与えられることになる。
したがって、図１２に示したコンパレータは、入力電圧
差ＶＡ１−ＶＡ２および基準電圧の差ＶＲ１ａ−ＶＲ１
ｂが大きいときに特に有効であることがわかる。
【００８１】図１３は、図１２に示したコンパレータの
動作を説明するための波形図である。図１３において横
軸は時間の経過を示し、縦軸は電圧（Ｖ）または電流
（Ｉ）の変化を示す。図１３（Ａ）は、相補または差動
入力電圧ＶＡ１およびＶＡ２ならびに基準電圧ＶＲ１ａ
およびＶＲ１ｂの変化を示す。図１３（Ｂ）は、トラン
ジスタ３０１ないし３０４をそれぞれ流れるコレクタ電
流Ｉ１ないしＩ４の変化を示す。入力電圧ＶＡ１および
基準電圧ＶＲ１ａのレベルが一致するとき、電流Ｉ１お
よびＩ２のレベルが一致する。同様に、入力電圧ＶＡ２
および基準電圧ＶＲ１ｂのレベルが一致するとき、電流
Ｉ３およびＩ４のレベルも一致する。電流Ｉ１およびＩ
２は加算され、加算された電流が抵抗５１１を流れる。
したがって、差動増幅回路４００の出力ノード５０１に
おける電圧Ｖ５０１は、図１３（Ｃ）に示すように変化
する。同様に、電流Ｉ３およびＩ４が加算され、加算さ
れた電流が抵抗５１２を流れる。したがって、出力ノー
ド５０２における電圧Ｖ５０２は、図１３（Ｃ）に示す
ように変化する。
【００８２】２値化回路５３０のための活性化信号φお
よび／φとして、図１３（Ｄ）に示した信号φおよび／
φが与えられるものと仮定すると、２値化回路５３０か
ら図１３（Ｅ）に示した２値信号Ｂ１および／Ｂ１が出
力される。活性化信号φが高レベルであるとき、定電流
源５２９の出力電流はトランジスタ５２３および５２４
を流れる。したがって、出力電圧Ｖ５０１およびＶ５０
２の差が増幅され、図１３（Ｅ）に示した２値信号Ｂ１
および／Ｂ１が出力される。一方、活性化信号／φが高
レベルであるとき、定電流源５２９の出力電流がトラン
ジスタ５２６および５２７を流れる。トランジスタ５２
６および５２７はクロスカップルされているので、２値
信号Ｂ１および／Ｂ１が保持される。信号／φが低レベ
ルになるまで、この保持状態は維持される。
【００８３】図１４は、この発明の実施例において適用
され得る入力駆動回路の一例を示す回路図である。図１
４を参照して、入力駆動回路７１１および７１２は、差
動増幅回路４００の前段回路として設けられる。入力駆
動回路７１１は、ｎｐｎトランジスタ６０１および６０
２と、定電流源６０３および６０４とを含む。トランジ
スタ６０１のベースは、入力電圧ＶＡ１を受ける。トラ
ンジスタ６０１のエミッタは、定電流源６０３の出力に
接続され、エミッタフォロア回路が形成される。トラン
ジスタ６０１のエミッタは、差動増幅回路４００内のト
ランジスタ３０１のベースに接続される。トランジスタ
６０２のベースは入力電圧ＶＡ２を受ける。トランジス
タ６０２のエミッタは、定電流源６０４の出力に接続さ
れ、エミッタフォロア回路が形成される。トランジスタ
６０２のエミッタはトランジスタ３０２のベースに接続
される。入力駆動回路７１２は基準電圧ＶＲ１ａよびＶ
Ｒ１ｂを受ける。入力駆動回路７１２も回路７１１と同
じ回路構成を有するので説明が省略される。
【００８４】一般に、トランジスタのベース−エミッタ
間電圧ＶBEは、エミッタ電流が一定であれば、ほぼ一定
に保たれる。したがって、定電流源６０３および６０４
が設けられているので、入力電圧差ＶＡ１−ＶＡ２は、
トランジスタ３０１および３０２ベース間電圧差として
差動増幅回路４００に与えられる。入力駆動回路７１１
および７１２を用いることにより、差動増幅回路４００
を駆動するのに十分な電流が供給され得る。図１４に示
した入力駆動回路７１１および７１２は、バイポーラト
ランジスタ６０１および６０２により構成されている
が、電界効果トランジスタを用いたソースフォロア回路
によって、類似の回路が構成され得ることが指摘され
る。
【００８５】図１５は、この発明の実施例において適用
され得る入力駆動回路の別の例を示す回路図である。図
１５を参照して、入力駆動回路７１３は、差動増幅器６
１０および６１１を含む。差動増幅器６１０は反転入力
（−）が出力に接続され、非反転入力（＋）が入力電圧
ＶＡ１を受ける。差動増幅器６１１は、反転入力（−）
が出力に接続され、非反転入力（＋）が入力電圧ＶＡ２
を受ける。差動増幅器６１０および６１１の出力は、図
１４に示したトランジスタ３０１および３０２のベース
にそれぞれ接続される。
【００８６】各差動増幅器６１０および６１１の反転入
力（−）が対応する出力に接続されているので、対応す
る入力電圧と出力電圧とが一致する。したがって、入力
電圧差ＶＡ１−ＶＡ２がトランジスタ３０１および３０
２のベース間電圧として与えられる。図１５に示した入
力駆動回路７１３を用いることにより、高い精度および
高い電流供給能力が得られる。
【００８７】図１６は、この発明の実施例において適用
され得る入力駆動回路のさらに別の例を示す回路図であ
る。図１６を参照して、入力駆動回路７１４は、相補出
力型差動増幅器６２０を含む。差動増幅器６２０は、正
入力（＋）および負入力（−）を介して入力電圧ＶＡ１
およびＶＡ２をそれぞれ受ける。差動増幅器６２０は、
正出力（＋）および負出力（−）が図１４に示したトラ
ンジスタ３０１および３０２のベースにそれぞれ接続さ
れる。
【００８８】動作において、相補出力型差動増幅器６２
０は、入力電圧差ＶＡ１−ＶＡ２を増幅し、増幅された
電圧差をトランジスタ３０１および３０２のベース間に
与える。したがって、図１６に示した入力駆動回路７１
４を用いることにより、高い利得で増幅された電圧が差
動増幅回路４００に供給され得る。
【００８９】以上に説明した差動増幅回路またはコンパ
レータは、いずれも図２に示したＡ／Ｄ変換回路１５に
おけるコンパレータ６１ないし６ｎとして適用され得
る。図１７に示されるような従来のＡ／Ｄ変換器９００
では、変換されるべきアナログ入力電圧Ｖ１およびＶ２
がラダー抵抗回路９０１を介して各コンパレータ９０８
ａないし９０８ｆに与えられていたので、アナログ入力
電圧Ｖ１およびＶ２の伝送において時間遅延が生じてい
た。しかしながら、この発明では、図２に示されるよう
に、各コンパレータ６１ないし６ｎは、変換されるべき
アナログ入力電圧ＶＡ１およびＶＡ２を、抵抗素子また
は要素を介することなく直接に受ける。このことは、各
コンパレータ６１ないし６ｎに伝えられるアナログ入力
電圧ＶＡ１およびＶＡ２の変化における遅延を防ぐこと
ができる。
【００９０】以上の実施例では、いずれもバイポーラト
ランジスタを用いることによって差動増幅回路が構成さ
れていたが、電界効果トランジスタを用いることによっ
ても類似の回路構成を有する差動増幅回路が形成され得
ることが指摘される。
【００９１】
【発明の効果】以上のように、この発明によれば、抵抗
素子または要素を介することなく、変換されるべきアナ
ログ入力信号が差動増幅器または比較器に与えられ得る
ので、高い動作速度を有するＡ／Ｄ変換器が得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示す直並列型Ａ／Ｄ変換
器の回路ブロック図である。
【図２】図１に示した下位ビット用Ａ／Ｄ変換回路の回
路ブロック図である。
【図３】図２に示した基準電圧発生回路の模式的な回路
図である。
【図４】図２に示した１つのコンパレータの回路図であ
る。
【図５】入力電圧差と分流電流との関係を示すグラフで
ある。
【図６】図２に示した２値化回路の別の例を示す回路図
である。
【図７】この発明のもう１つの実施例を示すコンパレー
タの回路図である。
【図８】この発明のさらにもう１つの実施例を示すコン
パレータの回路図である。
【図９】この発明のさらにもう１つの実施例を示すコン
パレータの回路図である。
【図１０】この発明のさらにもう１つの実施例を示す差
動増幅回路の回路図である。
【図１１】この発明のさらにもう１つの実施例を示すコ
ンパレータの回路図である。
【図１２】この発明のさらにもう１つの実施例を示すコ
ンパレータの回路図である。
【図１３】図１２に示したコンパレータの動作を説明す
るための波形図である。
【図１４】この発明の実施例において適用され得る入力
駆動回路の一例を示す回路図である。
【図１５】この発明の実施例において適用され得る入力
駆動回路の別の例を示す回路図である。
【図１６】この発明の実施例において適用され得る入力
駆動回路のさらに別の例を示す回路図である。
【図１７】従来のＡ／Ｄ変換器の回路ブロック図であ
る。
【図１８】図１７に示したＡ／Ｄ変換器の動作説明図で
ある。
【符号の説明】
１ Ａ／Ｄ変換器 ４ エンコーダ ５ 基準電圧発生回路 １５ 下位ビット用Ａ／Ｄ変換回路 ６１ないし６ｎ コンパレータ ４００ 差動増幅回路 ５３０ ２値化回路 ＶＡ１，ＶＡ２ アナログ入力電圧 ＶＲ１ａ，ＶＲ１ｂ基準電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１の予め定められた定電流を流す第１
    の定電流源と、 第２の予め定められた定電流を流す第２の定電流源と、 アナログ入力信号に応答して、前記第１の定電流源に増
    加する電流を与える増加電流供与手段と、 アナログ入力信号に応答して、前記第１の定電流源に減
    少する電流を与える減少電流供与手段とを含み、 前記第１の予め定められた定電流は、前記増加する電流
    および前記減少する電流の和であり、 第１の与えられた基準電圧に応答して、前記第２の定電
    流源に第３の予め定められた定電流を与える第１の定電
    流供与手段と、 第２の与えられた基準電圧に応答して、前記第２の定電
    流源に第４の予め定められた定電流を与える第２の定電
    流供与手段とを含み、 前記第２の予め定められた定電流は、前記第３および第
    ４の定電流の和であり、 一方端が電源電位に接続され、他方端が前記増加電流供
    与手段および前記第２の定電流供与手段に接続された第
    １の負荷手段と、 一方端が電源電位に接続され、他方端が前記減少電流供
    与手段および前記第１の定電流供与手段に接続された第
    ２の負荷手段とを含み、 差動出力電圧が、前記第１および第２の負荷手段のそれ
    ぞれの他方端を介して出力される、差動増幅器。
  2. 【請求項２】 第１の予め定められた定電流を流す第１
    の定電流源と、 第２の予め定められた定電流を流す第２の定電流源と、 アナログ入力信号に応答して、前記第１の定電流源に増
    加する電流を与える増加電流供与手段と、 前記第１の定電流源に第１の補償電流を与える第１の補
    償電流供与手段と、 前記アナログ入力信号に応答して、前記第２の定電流源
    に減少する電流を与える減少電流供与手段と、 前記第２の定電流源に第２の補償電流を与える第２の補
    償電流供与手段と、 一方端が電源電位に接続され、他方端が前記増加電流供
    与手段および前記第２の補償電流供与手段に接続された
    第１の負荷手段と、 一方端が電源電位に接続され、他方端が前記減少電流供
    与手段および前記第１の補償電流供与手段に接続された
    第２の負荷手段とを含み、 差動出力電圧が、前記第１および第２の負荷手段のそれ
    ぞれの他方端を介して出力される、差動増幅器。
  3. 【請求項３】 請求項１に記載された差動増幅器と、 前記差動増幅器から出力された差動出力電圧に応答し
    て、２値信号を発生する２値化手段とを含む、比較器。
  4. 【請求項４】 請求項２に記載された差動増幅器と、 前記差動増幅器から出力された差動出力電圧に応答し
    て、２値信号を発生する２値化手段とを含む、比較器。
  5. 【請求項５】 アナログ入力信号をデジタル信号に変換
    するＡ／Ｄ変換器であって、 アナログ入力信号に応答して、第１および第２の差動信
    号を発生する差動信号発生手段と、 予め定められた大きな電位差を規定する第１および第２
    の基準電圧と予め定められた小さな電位差を規定する第
    ３および第４の基準電圧とを発生する基準電圧発生手段
    と、 第１および第２の差動信号の電圧差と第１および第２の
    基準電圧の差とを比較する第１の比較器手段と、 第１および第２の差動信号との電圧差第３および第４の
    基準電圧の差とを比較する第２の比較器手段とを含み、 各前記第１および第２の比較器手段は、請求項３に記載
    の比較器により実現される、Ａ／Ｄ変換器。
  6. 【請求項６】 アナログ入力信号をデジタル信号に変換
    するＡ／Ｄ変換器であって、 アナログ入力信号に応答して、第１および第２の差動信
    号を発生する差動信号発生手段と、 予め定められた大きな電位差を規定する第１および第２
    の基準電圧と予め定められた小さな電位差を規定する第
    ３および第４の基準電圧とを発生する基準電圧発生手段
    と、 第１および第２の差動信号の電圧差と第１および第２の
    基準電圧の差とを比較する第１の比較器手段と、 第１および第２の差動信号の電圧差と第３および第４の
    基準電圧の差とを比較する第２の比較器手段とを含み、 各前記第１および第２の比較器手段は、請求項４に記載
    の比較器により実現される、Ａ／Ｄ変換器。
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