JPH0754910B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH0754910B2 JPH0754910B2 JP61050366A JP5036686A JPH0754910B2 JP H0754910 B2 JPH0754910 B2 JP H0754910B2 JP 61050366 A JP61050366 A JP 61050366A JP 5036686 A JP5036686 A JP 5036686A JP H0754910 B2 JPH0754910 B2 JP H0754910B2
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- converter
- input
- reference voltage
- comparators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はAD変換器に関し、特に高精度かつ高速変換に加
えて広範囲の入力ダイナミックレンジを有する並列形AD
変換器に関するものである。
えて広範囲の入力ダイナミックレンジを有する並列形AD
変換器に関するものである。
従来、ビデオ信号以上の高速かつ高精度の信号を扱うAD
変換器としては、変換速度の速さ、IC化の容易性やサン
プルホールド回路不要という点から並列比較方式が主と
して用いられてきた。この並列比較方式下のAD変換器の
性能を決定する比較器は、取扱う信号の高速性の面から
電子を多数キャリアとするNPNトランジスタで構成され
ていた。このため、入力ダイナミックレンジの下限が負
の電源電圧よりベース・エミッタ間電圧VBEの数倍上が
った電位に制限され、例えば5Vの単一電源を用いた場合
などでは、入力ダイナミックレンジが1V〜2V程度しか得
られなかった。
変換器としては、変換速度の速さ、IC化の容易性やサン
プルホールド回路不要という点から並列比較方式が主と
して用いられてきた。この並列比較方式下のAD変換器の
性能を決定する比較器は、取扱う信号の高速性の面から
電子を多数キャリアとするNPNトランジスタで構成され
ていた。このため、入力ダイナミックレンジの下限が負
の電源電圧よりベース・エミッタ間電圧VBEの数倍上が
った電位に制限され、例えば5Vの単一電源を用いた場合
などでは、入力ダイナミックレンジが1V〜2V程度しか得
られなかった。
すなわち、従来の並列比較方式のAD変換器は、第７図
（ａ）に示すように、分解能ｎビットのとき基準電圧Vr
efを2n等分し同一の比較器を2n−１個並列に並べて、ア
ナログ入力（Va）１と直列接続された抵抗群で分圧形成
された基準電圧（Vref）２をその比較器群７で同時に比
較し、その値をエンコーダ５によってデジタル出力６に
変換するものである。
（ａ）に示すように、分解能ｎビットのとき基準電圧Vr
efを2n等分し同一の比較器を2n−１個並列に並べて、ア
ナログ入力（Va）１と直列接続された抵抗群で分圧形成
された基準電圧（Vref）２をその比較器群７で同時に比
較し、その値をエンコーダ５によってデジタル出力６に
変換するものである。
比較器は第７図（ｂ）に示すように、アナログ入力（V
a）１と基準電圧（Vref）２との２入力をNPNトランジス
タによるエミッタホロア（Tr6,Tr7）でレベルシフト
し、差動回路で構成されるラッチングコンパレータで比
較動作を行なう。このため差動回路の電流源（VB）10に
用いられるトランジスタを飽和させない範囲で比較器の
入力ダイナミックレンジが決定されることになり、入力
ダイナミックレンジはおよそVCCからVEE＋5VBEの範囲と
なっていた。
a）１と基準電圧（Vref）２との２入力をNPNトランジス
タによるエミッタホロア（Tr6,Tr7）でレベルシフト
し、差動回路で構成されるラッチングコンパレータで比
較動作を行なう。このため差動回路の電流源（VB）10に
用いられるトランジスタを飽和させない範囲で比較器の
入力ダイナミックレンジが決定されることになり、入力
ダイナミックレンジはおよそVCCからVEE＋5VBEの範囲と
なっていた。
この同一の比較器で構成されるAD変換器の入力ダイナミ
ックレンジは比較器のそれと同じになるから、比較器の
能力を超えた広範囲な入力ダイナミックレンジを得るこ
とが出来なかった。また、ダイナミックレンジの最低レ
ベルは電源電圧VEEに依存するために、VEEの変動によっ
て最低レベルが変動するという問題があった。
ックレンジは比較器のそれと同じになるから、比較器の
能力を超えた広範囲な入力ダイナミックレンジを得るこ
とが出来なかった。また、ダイナミックレンジの最低レ
ベルは電源電圧VEEに依存するために、VEEの変動によっ
て最低レベルが変動するという問題があった。
なお、この種の回路として関連するものには、例えば、
特公昭55−159626公報記載のものがある。
特公昭55−159626公報記載のものがある。
本発明の目的は、以上のような従来の問題点を解消し、
電源電圧変動に左右されず、しかも低電源電圧駆動で、
正負の電源電圧の範囲をカバーする広範囲な入力ダイナ
ミックレンジを有する並列比較方式のAD変換器を提供す
ることにある。
電源電圧変動に左右されず、しかも低電源電圧駆動で、
正負の電源電圧の範囲をカバーする広範囲な入力ダイナ
ミックレンジを有する並列比較方式のAD変換器を提供す
ることにある。
以上の目的を達成するため、本発明のAD変換器は、直列
接続された抵抗列によって分圧して作られる基準電圧と
アナログ入力とを並列に設けられた複数の比較器により
比較し、該各比較器による比較結果をエンコーダを介し
てディジタル信号に変換する並列比較形のAD変換器にお
いて、前記比較器を入力ダイナミックレンジ（動作可能
入力範囲）の異なる２種類以上の比較器群で分割して構
成することを特徴とする。
接続された抵抗列によって分圧して作られる基準電圧と
アナログ入力とを並列に設けられた複数の比較器により
比較し、該各比較器による比較結果をエンコーダを介し
てディジタル信号に変換する並列比較形のAD変換器にお
いて、前記比較器を入力ダイナミックレンジ（動作可能
入力範囲）の異なる２種類以上の比較器群で分割して構
成することを特徴とする。
すなわち、上記複数の比較器からなる比較器群を、比較
器の初段に位置するレベルシフト回路と差動増幅回路で
構成される前置増幅回路において、上記差動増幅回路へ
の入力が動作可能入力範囲に入るように各比較器に入力
される基準電圧とアナログ入力を正電圧側の任意のレベ
ルにシフトするレベルシフト回路を有する複数の比較器
からなる比較器群と、負電圧側の任意のレベルにシフト
するレベルシフト回路を有する複数の比較器からなる比
較器群で分割して構成することにより、AD変換器の入力
ダイナミックレンジを比較器の動作可能入力範囲よりも
拡大できることに特徴がある。
器の初段に位置するレベルシフト回路と差動増幅回路で
構成される前置増幅回路において、上記差動増幅回路へ
の入力が動作可能入力範囲に入るように各比較器に入力
される基準電圧とアナログ入力を正電圧側の任意のレベ
ルにシフトするレベルシフト回路を有する複数の比較器
からなる比較器群と、負電圧側の任意のレベルにシフト
するレベルシフト回路を有する複数の比較器からなる比
較器群で分割して構成することにより、AD変換器の入力
ダイナミックレンジを比較器の動作可能入力範囲よりも
拡大できることに特徴がある。
例えば、正電圧側へレベルシフトする機能をもつものの
一つにPNPトランジスタがあり、また、負電圧側へレベ
ルシフトする機能をもつものの一つにNPNトランジスタ
がある。
一つにPNPトランジスタがあり、また、負電圧側へレベ
ルシフトする機能をもつものの一つにNPNトランジスタ
がある。
以下、本発明の実施例を図面により詳細に説明する。
第１図は本発明の第１の実施例を示すAD変換器のブロッ
ク構成図である。
ク構成図である。
この第１の実施例におけるAD変換器は、基準電圧発生部
２、入力信号線１、比較器群3,4とエンコーダ部５によ
り構成される。
２、入力信号線１、比較器群3,4とエンコーダ部５によ
り構成される。
同図において、基準電圧Vrefは、最大値Vref（＋）と最
少値Vref（−）を直列接続された抵抗列２で分圧して作
られる。基準電圧最大値Vref（＋）から中央値Vref
（ｍ）までのアナログ入力は比較器（Ａ）３により比較
され、また基準電圧中央値Vref（ｍ）から最少値Vref
（−）までのアナログ入力は比較器（Ｂ）４により比較
される。この比較結果は、エンコーダ部５によって、２
進デジタル出力６として出力される。
少値Vref（−）を直列接続された抵抗列２で分圧して作
られる。基準電圧最大値Vref（＋）から中央値Vref
（ｍ）までのアナログ入力は比較器（Ａ）３により比較
され、また基準電圧中央値Vref（ｍ）から最少値Vref
（−）までのアナログ入力は比較器（Ｂ）４により比較
される。この比較結果は、エンコーダ部５によって、２
進デジタル出力６として出力される。
第２図は第１図の比較器3,4のブロック構成図である。
比較器は、前置増幅部12、ラッチングコンパレータ部13
と、バッファ部14とから構成される。比較器（Ａ）３と
比較器（Ｂ）４の差異は後述するように前置増幅部にあ
る。
と、バッファ部14とから構成される。比較器（Ａ）３と
比較器（Ｂ）４の差異は後述するように前置増幅部にあ
る。
第３図はラッチングコンパレータとバッファの具体的回
路図である。
路図である。
ラッチングコンパレータ部13は、クロック信号11により
サンプル動作とラッチ動作を切替える。このラッチング
コンパレータには前段の置増幅部12がアナログ入力（V
a）１と基準電圧（Vref）２との２入力の差分を増幅し
てラッチングコンパレータに入力する。このためラッチ
ングコンパレータの比較動作が高速化される。さらに前
置増幅部12とラッチングコンパレータの動作電流を最適
化することにより、前置増幅部を前置したラッチングコ
ンパレータによることがかえって動作電流を低減でき
る。
サンプル動作とラッチ動作を切替える。このラッチング
コンパレータには前段の置増幅部12がアナログ入力（V
a）１と基準電圧（Vref）２との２入力の差分を増幅し
てラッチングコンパレータに入力する。このためラッチ
ングコンパレータの比較動作が高速化される。さらに前
置増幅部12とラッチングコンパレータの動作電流を最適
化することにより、前置増幅部を前置したラッチングコ
ンパレータによることがかえって動作電流を低減でき
る。
出力バッファ部14は、次段エンコーダ部10のシンク電流
・入力振幅を充分にとるため設けられた回路で、前段の
コンパレータ部13の比較動作へのエンコーダの影響を緩
衝し、前段のコンパレータ13の比較動作を確実にする。
・入力振幅を充分にとるため設けられた回路で、前段の
コンパレータ部13の比較動作へのエンコーダの影響を緩
衝し、前段のコンパレータ13の比較動作を確実にする。
次に、前置増幅部12について説明する。
前述したように、従来は取扱う信号の高速性の面から、
比較器には電子を多数キャリアとするNPNトランジスタ
が用いられていた。
比較器には電子を多数キャリアとするNPNトランジスタ
が用いられていた。
しかし、近時はデバイス技術の向上に伴ってPNPトラン
ジスタも高速領域での利用が可能となった。本実施例
は、前記PNPトランジスタを前置増幅部に使用すること
によって比較器の入力ダイナミックレンジを拡大するも
のである。
ジスタも高速領域での利用が可能となった。本実施例
は、前記PNPトランジスタを前置増幅部に使用すること
によって比較器の入力ダイナミックレンジを拡大するも
のである。
このようにして、本実施例における比較器（Ａ）と比較
器（Ｂ）の差異は前置増幅部にあるのである。
器（Ｂ）の差異は前置増幅部にあるのである。
第４図（ａ）は比較器Ａの前置増幅部の回路図である。
すなはち、比較器Ａは、NPNトランジスタで構成され、
アナログ入力（Va）１と基準電圧（Vref）を夫々エミッ
タホロア（Tr1,Tr2）でレベルシフトし、差動増幅回路
で増幅したものである。エミッタホロアには定電流源10
で均一電流を流す。
すなはち、比較器Ａは、NPNトランジスタで構成され、
アナログ入力（Va）１と基準電圧（Vref）を夫々エミッ
タホロア（Tr1,Tr2）でレベルシフトし、差動増幅回路
で増幅したものである。エミッタホロアには定電流源10
で均一電流を流す。
正の電源電圧８をVCC、または負の電源電圧９をVEEとす
ると、この前置増幅部の入力ダイナミックレンジは、お
よそVCCからVEE＋2Vの範囲となる。
ると、この前置増幅部の入力ダイナミックレンジは、お
よそVCCからVEE＋2Vの範囲となる。
一方、第４図（ｂ）は比較器Ｂの前置増幅部である。
アナログ入力と基準電圧を夫々PNPトランジスタによる
エミッタホロア（Tr3,Tr4）とダイオード（D1,D2）によ
って、レベルシフトし、NPNトランジスタで構成された
差動増幅回路で増幅する。エミッタホロアにはPNPトラ
ンジスタで構成した定電流源10で均一電流を流す。この
前置増幅部の入力ダイナミックレンジは、およそVCC−2
VからVEEの範囲となる。
エミッタホロア（Tr3,Tr4）とダイオード（D1,D2）によ
って、レベルシフトし、NPNトランジスタで構成された
差動増幅回路で増幅する。エミッタホロアにはPNPトラ
ンジスタで構成した定電流源10で均一電流を流す。この
前置増幅部の入力ダイナミックレンジは、およそVCC−2
VからVEEの範囲となる。
以上から、電源電圧範囲（|VCC|＋|VEE|）を4V以上とし
て、基準電圧をVref（＋）をVCC、Vref（−）をVEE、お
よびVref（ｍ）を1/2（VCC＋VEE）とした場合 比較器（Ａ）は、Vref（＋）からVref（ｍ）の範囲を
カバーする入力ダイナミックレンジを有し、 比較器（Ｂ）は、Vref（ｍ）からVref（−）の範囲を
カバーする入力ダイナミックレンジを有する。したがっ
で、全体としてのAD変換器のダイナミックレンジは、電
源電圧の範囲（|VCC|＋|VEE|）となる。
て、基準電圧をVref（＋）をVCC、Vref（−）をVEE、お
よびVref（ｍ）を1/2（VCC＋VEE）とした場合 比較器（Ａ）は、Vref（＋）からVref（ｍ）の範囲を
カバーする入力ダイナミックレンジを有し、 比較器（Ｂ）は、Vref（ｍ）からVref（−）の範囲を
カバーする入力ダイナミックレンジを有する。したがっ
で、全体としてのAD変換器のダイナミックレンジは、電
源電圧の範囲（|VCC|＋|VEE|）となる。
なお、同様の回路定数の下で従来例のようにNPNトラン
ジスタによる比較器Ａだけを用いてAD変換器を構成した
場合、該AD変換器のダイナミックレンジは、VCCからVEE
＋2Vになる。
ジスタによる比較器Ａだけを用いてAD変換器を構成した
場合、該AD変換器のダイナミックレンジは、VCCからVEE
＋2Vになる。
このように本実施例においては、入力ダイナミックレン
ズを約2V拡張することができ、ダイナミックレンジの大
きい入力信号の処理が可能となる。
ズを約2V拡張することができ、ダイナミックレンジの大
きい入力信号の処理が可能となる。
なお、入力ダイナミックレンジは比較器Ａの下限と比較
器Ｂの上限は電源電圧により決定されるので、上記２種
の比較器Ａ・Ｂの入力ダイナミックレンジをオーバーラ
ップさせて使用することにより、電源電圧の変動の影響
を受けずに、入力ダイナミックレンジが決定され、安定
性が向上する。
器Ｂの上限は電源電圧により決定されるので、上記２種
の比較器Ａ・Ｂの入力ダイナミックレンジをオーバーラ
ップさせて使用することにより、電源電圧の変動の影響
を受けずに、入力ダイナミックレンジが決定され、安定
性が向上する。
第５図は本発明の第２の実施例を示すAD変換器の構成図
である。
である。
この構成は電源電圧範囲（|VCC|＋|VEE|）が3Vから4Vの
低電圧駆動の場合に有効な一実施例を示すものである。
この構成は、第１の実施例における比較器Ａと比較器Ｂ
の他に新たに第３の比較器Ｃを設けて、基準電圧範囲で
ある電源電圧範囲を３種類の比較器Ａ、Ｂ、Ｃでカバー
するものである。電源電圧範囲の上から1/3を比較器
（Ａ）、真中の1/3を比較器（Ｃ）、および下から1/3を
比較器（Ｂ）と３分割して担当させる。
低電圧駆動の場合に有効な一実施例を示すものである。
この構成は、第１の実施例における比較器Ａと比較器Ｂ
の他に新たに第３の比較器Ｃを設けて、基準電圧範囲で
ある電源電圧範囲を３種類の比較器Ａ、Ｂ、Ｃでカバー
するものである。電源電圧範囲の上から1/3を比較器
（Ａ）、真中の1/3を比較器（Ｃ）、および下から1/3を
比較器（Ｂ）と３分割して担当させる。
なお、第５図の比較器Ｃの前置増幅器部の具体的回路例
を第６図に示す。この回路はバイアス値を除き、NPNト
ランジスタによる第４図（ａ）の比較器（Ａ）の前値増
幅部とほぼ同様である。
を第６図に示す。この回路はバイアス値を除き、NPNト
ランジスタによる第４図（ａ）の比較器（Ａ）の前値増
幅部とほぼ同様である。
このように、第２の実施例によれば、小さな電源電圧範
囲でも入力ダイナミックレンジをその範囲内でとること
ができ、したがって低電源電圧化、消費電力の低減化を
実現できる。
囲でも入力ダイナミックレンジをその範囲内でとること
ができ、したがって低電源電圧化、消費電力の低減化を
実現できる。
以上説明したように、本発明によれば、並列比較方式の
AD変換器において、少くとも電源電圧範囲をカバーする
入力ダイナミックンジをもった高速・高精度のAD変換器
が実現でき、しかも低電圧電源駆動で所要の入力ダイナ
ミックレンジを確保して低消費電力化が可能である。
AD変換器において、少くとも電源電圧範囲をカバーする
入力ダイナミックンジをもった高速・高精度のAD変換器
が実現でき、しかも低電圧電源駆動で所要の入力ダイナ
ミックレンジを確保して低消費電力化が可能である。
また、電源電圧の変動に影響されない入力ダイナミック
レンジを実現できるため、安定したAD変換が可能とな
る。
レンジを実現できるため、安定したAD変換が可能とな
る。
第１図は本発明の第１の実施例を示すAD変換器の構成
図、第２図は本発明の比較器のブロック構成図、第３図
は本発明の比較器のラッチングコンパレータ部と出力バ
ッファ部の回路図、第４図（ａ）は比較器（Ａ）の前置
増幅部の回路図、第４図（ｂ）は比較器（Ｂ）の前置増
幅器の回路図、第５図は本発明の第２の実施例を示すAD
変換器の構成図、第６図は第５図の比較器（Ｃ）の前置
増幅部の回路図第７図（ａ）は従来のAD変換器の構成
図、第７図（ｂ）は従来のAD変換器の比較器の回路図で
ある。 1:アナログ入力（Va）、2:基準電圧発生部（Vref）、3:
比較器Ａ（群）、4:比較器Ｂ（群）、5:エンコーダ、6:
ディジタル出力、7:比較器群、8:正電源電圧（VCC）、
9:負電源電圧（VEE）、10:バイアス電圧、11:クロッ
ク、12:前置増幅部、13:ラッチングコンパレータ部、1
4:出力バッファ部、15:比較器Ｃ（群）。
図、第２図は本発明の比較器のブロック構成図、第３図
は本発明の比較器のラッチングコンパレータ部と出力バ
ッファ部の回路図、第４図（ａ）は比較器（Ａ）の前置
増幅部の回路図、第４図（ｂ）は比較器（Ｂ）の前置増
幅器の回路図、第５図は本発明の第２の実施例を示すAD
変換器の構成図、第６図は第５図の比較器（Ｃ）の前置
増幅部の回路図第７図（ａ）は従来のAD変換器の構成
図、第７図（ｂ）は従来のAD変換器の比較器の回路図で
ある。 1:アナログ入力（Va）、2:基準電圧発生部（Vref）、3:
比較器Ａ（群）、4:比較器Ｂ（群）、5:エンコーダ、6:
ディジタル出力、7:比較器群、8:正電源電圧（VCC）、
9:負電源電圧（VEE）、10:バイアス電圧、11:クロッ
ク、12:前置増幅部、13:ラッチングコンパレータ部、1
4:出力バッファ部、15:比較器Ｃ（群）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−104527（ＪＰ，Ａ) 特開 昭59−178018（ＪＰ，Ａ) 特開 昭55−39106（ＪＰ，Ａ)
Claims (5)
- 【請求項１】直列接続された抵抗列によって分圧して作
られる各基準電圧とアナログ入力とを並列に設けられた
複数の比較器により比較し、該各比較器による比較結果
をエンコーダを介してディジタル信号に変換する並列比
較形のAD変換器において、 上記各比較器は、レベルシフト回路と差動増幅回路で構
成される前置増幅回路を備え、 上記複数の比較器からなる比較器群は、上記差動増幅回
路への入力が動作可能入力範囲に入るように、比較器に
入力される基準電圧とアナログ入力を、正電圧側の任意
のレベルにシフトするレベルシフト回路を有する複数の
比較器からなる第１の比較器群と、負電圧側の任意のレ
ベルにシフトするレベルシフト回路を有する複数の比較
器からなる第２の比較器群とで構成され、 上記第１及び第２の比較器群は、各々の比較器群に含ま
れる比較器の動作可能入力範囲に応じて順次並列に配置
され、 AD変換器の入力ダイナミックレンジが、比較器の動作可
能入力範囲よりも広いことを特徴とするAD変換器。 - 【請求項２】前記基準電圧とアナログ入力を正電圧側の
任意のレベルにシフトするレベルシフト回路は、PNPト
ランジスタによるエミッタホロアと、そのエミッタに接
続される電流源とから構成したことを特徴とする特許請
求の範囲第１項記載のAD変換器。 - 【請求項３】前記基準電圧とアナログ入力を正電圧側の
任意のレベルにシフトするレベルシフト回路は、PNPト
ランジスタによるエミッタホロアと、そのエミッタに直
列に接続される複数のダイオードと、該複数のダイオー
ドを介して前記エミッタホロアと接続される電流源とか
ら構成したことを特徴とする特許請求の範囲第１項記載
のAD変換器。 - 【請求項４】前記基準電圧とアナログ入力を負電圧側の
任意のレベルにシフトするレベルシフト回路は、NPNト
ランジスタによるエミッタホロアと、そのエミッタに接
続される電流源とから構成したことを特徴とする特許請
求の範囲第１項記載のAD変換器。 - 【請求項５】前記基準電圧とアナログ入力を負電圧側の
任意のレベルにシフトするレベルシフト回路は、NPNト
ランジスタによるエミッタホロアと、そのエミッタに直
列に接続される複数のダイオードと、該複数のダイオー
ドを介して前記エミッタホロアと接続される電流源とか
ら構成したことを特徴とする特許請求の範囲第１項記載
のAD変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050366A JPH0754910B2 (ja) | 1986-03-10 | 1986-03-10 | Ａｄ変換器 |
| US07/015,017 US4752766A (en) | 1986-03-10 | 1987-02-17 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050366A JPH0754910B2 (ja) | 1986-03-10 | 1986-03-10 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208716A JPS62208716A (ja) | 1987-09-14 |
| JPH0754910B2 true JPH0754910B2 (ja) | 1995-06-07 |
Family
ID=12856890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050366A Expired - Fee Related JPH0754910B2 (ja) | 1986-03-10 | 1986-03-10 | Ａｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4752766A (ja) |
| JP (1) | JPH0754910B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773213B2 (ja) * | 1987-11-20 | 1995-08-02 | 三菱電機株式会社 | Ａ／ｄコンバータ |
| JPH07118656B2 (ja) * | 1988-02-15 | 1995-12-18 | 三菱電機株式会社 | エンコード回路 |
| JPH0215713A (ja) * | 1988-07-01 | 1990-01-19 | Toshiba Corp | アナログ・ディジタル変換回路 |
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