JPH03145330A - ラッチングコンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、並列型アナログ・デジタル変換器（以下アナ
ログ・デジタル変換器をＡＤ変換器という）に使用され
るラッチングコンパレータ回路に関し、詳しくはラッチ
ングコンパレータ回路のデシジョン時点の位置の改善に
関するものである。

〈従来の技術〉 従来から、アナログ入力電圧を複数個のコンパレータで
それぞれの基準電圧と同時に比較し、その比較結果（２
値信号）をエンコーダ回路を介してバイナリ−コード等
のデジタルコードにして出力する並列型アナログ・デジ
タル変換器がある。

このような並列型ＡＤ変換器では、アナログ入力電圧を
基準電圧と比較し、その比較結果をエンコーダ回路に与
えるための回路として、第３図に示すようなコンパレー
タ部とラッチング部を有するラッチングコンパレータ回
路が用いられる。

同図において、コンパレータ部のトランジスタ”１１の
ベースにはアナログ入力電圧ｖｉｏか、またトランジス
タＴＩ２のベースには基準電圧Ｖｆがｅ それぞれ与えられ、２つのトランジスタのエミッタは共
通接続され、矩形波状のクロックによりオン・オフバ区
動されるスイッチングトランジスタＴ１３を介して定電
流回路ＣＣに接続されている。

また、各トランジスタのコレクタは抵抗Ｒ１１゜Ｒ１□
を介して電源Ｖ＋が印加されている。

ラッチング部のトランジスタＴ１４．Ｔ１５は、そのコ
レクタが、前記抵抗Ｒ１１，Ｒ１２にそれぞれ接続され
ると共に相手側のベースにそれぞれ接続されており、ま
た、トランジスタＴ１４．Ｔ１５のエミッタは共通接続
されて、スイッチングトランジスタ”１６を介して前記
定電流回路ＣＣに接続されている。このスイッチングト
ランジスタＴ１６は、前記クロックＣＫの反転したクロ
ックにより駆動される。矩形波状のクロックがＨＩＧＨ
レベルのときスイッチングトランジスタ７１３がオン、
Ｔ１６はオフであり、クロックがＬＯＷレベルになると
、トランジスタＴ１３がオフ、Ｔ１６がオンとなる。こ
のようにトランジスタＴ１３とＴ１６は相補的にオン・
オフする。

このような構成において、クロックのＨＩ　Ｇ　Ｈレベ
ルで矩形波スイッチングトランジスタＴ１３がオン（Ｔ
１６はオフ）になり、コンパレータ部で入力電圧■　と
基準電圧ｖｒｅｆの大小関係の比較がｎ 行われ、その比較結果（ＨＩ　ＧＨとＬＯＷレベルの信
号）はクロックの続＜ＬＯＷ状態の時にラッチング部に
ラッチされ、その比較結果Ｖ　　（出ｕｔ 力）は出力端子０ＵＴ１，０ＵＴ２に出力される。

〈発明が解決しようとする課題〉 しかしながら、このような回路では、ラッチング部は正
帰還がかかっているため、入力電圧ｖＩｎが基準電圧Ｖ
ｒｅｆを越えたからＶ。、ｔがＨＩＧＨに遷移するとか
、Ｖｒｅｆより低くなったがらＬＯＷに遷移するとかは
、必ずしも保証されない。

どの点で遷移するかを表わしな曲線（この曲線をヒステ
リシスバウンダリという）を第４図に示す、更にヒステ
リシスバウンダリについて説明すれば次の通りである。

第３図において、入出力の関係は、 ｖｉｎ　　’ｒｅｆ　＝Ｖｉ （ＯＵＴ２の電位）−（ＯＵＴｌの電位）−ｖ。

とすると、 Ｒ１１＝Ｒ１２＝Ｒ１ Ｖｔ＝ｅ／（ｋ・ｔ） ここに、ｋ：ボルツマン係数 ｔ：絶対温度 ｅ：を子の電荷 で表わされる。そして、ヒステリシスバウンダリを与え
るＶ。を（１）式に代入して得られるＶである。

第５図はトランジスタＴ７６に流れる電流■７とトラン
ジスタ′ｒ　に流れる電流■２との変化の様３ 子を示す図であり、各電流１　　、Ｉ２は実質上次式で
表わされる。

１１＝Ｉｔｘｔ １２＝Ｉｔｘ　（１−ｔ） ここで、■　は各トランジスタＴ１３’　Ｔ１６のオン
時の電流である。

第４図および第５図における時間軸ｔについては、Ｉ　
　、Ｉ２の変化開始時点を０、変化終了時点を１として
表わしである。

なお、第４図には、スルーレートの低い入力■、中程度
の入力■、および高い入力■について併せて示しである
。

第４図の右開きのラッパ型の曲線がヒステリシスバウン
ダリである。３つの入力において、破線で示す部分がＨ
ＩＧＨ１実線部がＬＯＷとなる領域である。このように
ヒステリシスバウンダリを切る点でＬＯＷからＨＩＧＨ
またはＨＩＧＨからＬＯＷへ遷移する。図から明らかな
ように、ヒステリシスバウンダリを切る時点（デシジョ
ン時点）は、入力のスルーレートが異なると、それに関
連して変化することがわかる。

なお、並列型ＡＤ変換器では通常−列にラッチングコン
パレータを並べるが、そのなめに回路長が長くなり、ク
ロック信号の立ち上がりおよび立ち下がりがなだらかに
なってくる（鈍ってくる）。

また、電流Ｉ　　、Ｉ　　の傾きもゆるやかになって２ くる。更に、ヒステリシスバウンダリも右側にのびた形
となってくる。

第６図にその様子を示す、同図（イ）はラッチングコン
パレータの個数が少なく距離が短い場合であり、同図（
ニ）は個数がより多く距離がより長い場合である。同図
（ニ）に示すようにクロック信号が鈍ると、ヒステリシ
スバウンダリが右側へのびてゆき、したがってデシジョ
ン時点は電流１１．１２の交差する時刻（第６図では点
線で示すンよりすれてしまう。並列型ＡＤ変換器では、
全コンパレータが同時にデシジョンを行うのが理想であ
るが、上記のような理由からデシジョン時点がずれ、コ
ンパレータ出力において誤差が発生することになる。

本発明の目的は、このような点に鑑みてなされたもので
、各コンパレータのデシジョン時点がクロックのクロス
ポイントに近接するようにし、アナログ入力信号のスル
ーレートが高い場合でも各コンパレータごとにデシジョ
ン時点が相違しないようにしたラッチングコンパレータ
回路を提供することにある。

く課題を解決するための手段〉 このような目的を達成するために、本発明では、並列型
アナログ・デジタル変換器においてアナログ入力電圧を
所定の基準電圧と比較し、次のタイミングでその大小関
係をラッチしてＨＩＧＨまたはＬＯＷレベルの信号とし
て出力するように構成され、複数個同時に用いられるラ
ッチングコンパレータ回路であって、コンパレータ部と
ラッチング部と定電流源（ＣＣ）からなり、 前記コンパレータ部は、各ベースにアナログ入力信号（
Ｖｉｎ）と比較のための基準電圧（Ｖｒｅｆ）が印加さ
れると共に各エミッタが共通接続された２つのトランジ
スタ（Ｔ１１．Ｔ１２）と、この各トランジスタのコレ
クタにそれぞれ接続される２つの抵抗（Ｒ１１，Ｒ１２
）と、クロックで駆動され２つのトランジスタのエミッ
タと定電流源（ＣＣ）との接続をオン・オフするスイッ
チングトランジスタ（Ｔ１３）で構成され、 前記ラッチング部は、各コレクタが前記コンパレータ部
の２つのトランジスタ（Ｔ１１’　ＴＩ２＞のコレクタ
にそれぞれ接続されると共に、ベースが互いに相手側の
コレクタに接続され、しがもエミッタが互いに接続され
てなる２つのトランジスタ（Ｔ１４．Ｔ１５）と、前記
クロックを反転したクロックで駆動され２つのトランジ
スタ（Ｔ１１．Ｔ１゜）のエミッタと前記定電流源（Ｃ
Ｃ）との接続をオン・オフするスイッチングトランジス
タ（Ｔ１６）で構成され、 前記ラッチング部のトランジスタ（Ｔ１４．Ｔ１５）の
コレクタ間により、アナログ入力信号（Ｖ、）ｎ が基準電圧（Ｖｒｅｆ）より大きい場合にはＨＩＧＨレ
ベルの信号を、小さい場合はＬＯＷレベルの信号を出力
するように構成されたラッチングコンパレータ回路にお
いて、 前記コンパレータ部のトランジスタ（Ｔ１１Ｔ１２）と
ラッチング部のトランジスタ（Ｔ１４゜Ｔ１．）の各コ
レクタ間を、抵抗を介して接続するように構成したこと
を特徴とする。

く作用〉 コンパレータ部で生じる差動電圧を抵抗で分割し、ラッ
チング部のトランジスタのベースにそれぞれ加えて正帰
還をかける。

これにより、アナログ入力信号のスルーレートか高い場
合でも、各コンパレータのデシジョン時点がばらつかな
いようになる。

このため、どのラッチングコンパレータ回路においてら
、入力信号■１゜が基準電圧■、。ｆを越えた場合には
Ｖ。ｕｔか必すＨＩＧＨに遷移し、Ｖｒｅｆよりも低く
なったときには必ずＬＯＷに遷移するようになる。

〈実施例〉 以下図面を参照して本発明の詳細な説明する。

第１図は本発明に係るラッチングコンパレータ回路の一
実施例を示す構成図である０図において、第３図と同等
部分には同一符号を付し、その説明は省略する。第３図
と異なるところは、ラッチング部のトランジスタＴ１４
．Ｔ１５のコレクタと抵抗Ｒ、Ｒの間に抵抗Ｒ２１，Ｒ
２２を挿入した点で１１　　　１２ ある。なお、この場合、抵抗Ｒ１１とＲ１２とは同じ抵
抗値であり、また抵抗Ｒ２１とＲ２２は同じ抵抗値とし
である。

このような構成においては、コンパレータ部で生じる差
動電圧は点Ａ（抵抗Ｒ１１とＲ２１の共通接続点）１点
Ｂ（抵抗Ｒ１２とＲ２２の共通接続点）に加えられ、そ
の電圧に、トランジスタＴ１４に流れる電流に抵抗Ｒ２
１を乗じた電位差を加えたものがトランジスタ”１４の
ベースに、またトランジスタＴ　に流れる電流に抵抗Ｒ
２２を乗じた電位差を加５ えたものがトランジスタＴ１５のベースにそれぞれ加え
られて正帰還がかけられている。

なお、第１図では、入出力の関係は次式で表わされる。

（’、’Ｒ１１＝Ｒ１２＝Ｒ１、Ｒ２１＝Ｒ２２＝Ｒ２
）そして、ヒステリシスバウンダリは、 を与えるｖＯを（３）式に代入して得られる■である。

このヒステリシスバウンダリは、第２図に示すように従
来のもの（点線で示す）よりも左側によっている。

また、入力信号■ｉｏの電圧範囲には入力プリアンズに
より制約（Ｖｌｎの最大値■１ｎ（ｌａｘ）と最小値■
　　　　の間）があり、それを越えるような＋ｎｆｎ＋
ｎ） 範囲のところでの出力の遷移は起こりえず、最大値ない
し最小値のときのデシジョン点が最終デシシコン時点と
なるか、この最終デシジョン時点も、従来の場合よりも
左■に寄つ、コンｉ＜レータのデシジョン時点かクロッ
クのクロスポイントに近接するように抵抗Ｒ１（＝Ｒ１
Ｌ　Ｒ１２）　、　Ｒ２（＝Ｒ２１，Ｒ２２）を決める
ことにより、スルーレートの高い入力信号のときでも各
ラッチングコンパレータ回路間でのデシジョン時点の相
違は少なくなる。

〈発明の効果〉 以上詳細に説明したように、本発明によれは、各コンパ
レータのデシジョン時点がクロックのクロスポイントに
近接するようにし、アナログ入力信号のスルーレートが
高い場合でも各コンパレータごとにデシジョン時点が相
違しないようにすることができる。

【図面の簡単な説明】

第１図は本発明に係るラッチングコンパレータ回路の一
実施例を示す構成図、第２図はコンパレータ部の特性を
示す図、第３図は従来のラッチングコンパレータ回路の
一例を示す構成図、第１１図はヒステリシスバウンダリ
について説明するための図、第５図はスイッチングトラ
ンジスタに流れる電流の様子を示す図、第６図はクロッ
ク信号、電流、ヒステリシスバウンダリの関係を示す図
である。 Ｔ１１’　ＴＩ２’　Ｔ１４．”１５・・・１〜ランジ
スタ、Ｔ１３゜Ｔ１６・・・スイッチングトランジスタ
、Ｒ１１〜Ｒ２２・・・抵抗、ＣＣ・・・定電流源。 −〔−ｍ− へに、

Claims (1)

1. 【特許請求の範囲】 並列型アナログ・デジタル変換器においてアナログ入力
   電圧を所定の基準電圧と比較し、次のタイミングでその
   大小関係をラッチしてＨＩＧＨまたはＬＯＷレベルの信
   号として出力するように構成され、複数個同時に用いら
   れるラッチングコンパレータ回路であって、コンパレー
   タ部とラッチング部と定電流源（ＣＣ）からなり、 前記コンパレータ部は、各ベースにアナログ入力信号（
   Ｖ＿ｉ＿ｎ）と比較のための基準電圧（Ｖ＿ｒ＿ｅ＿ｆ
   ）が印加されると共に各エミッタが共通接続された２つ
   のトランジスタ（Ｔ＿１＿１，Ｔ＿１＿２）と、この各
   トランジスタのコレクタにそれぞれ接続される２つの抵
   抗（Ｒ＿１＿１，Ｒ＿１＿２）と、クロックで駆動され
   ２つのトランジスタのエミッタと定電流源（ＣＣ）との
   接続をオン・オフするスイッチングトランジスタ（Ｔ１
   ３）で構成され、 前記ラッチング部は、各コレクタが前記コンパレータ部
   の２つのトランジスタ（Ｔ＿１＿１，Ｔ＿１＿２）のコ
   レクタにそれぞれ接続されると共に、ベースが互いに相
   手側のコレクタに接続され、しかもエミッタが互いに接
   続されてなる２つのトランジスタ（Ｔ＿１＿４，Ｔ＿１
   ＿５）と、前記クロックを反転したクロックで駆動され
   ２つのトランジスタ（Ｔ＿１＿１，Ｔ＿１＿２）のエミ
   ッタと前記定電流源（ＣＣ）との接続をオン・オフする
   スイッチングトランジスタ（Ｔ＿１＿６）で構成され、 前記ラッチング部のトランジスタ（Ｔ＿１＿４，Ｔ＿１
   ＿５）のコレクタ間により、アナログ入力信号（Ｖ＿ｉ
   ＿ｎ）が基準電圧（Ｖ＿ｒ＿ｅ＿ｆ）より大きい場合に
   はＨＩＧＨレベルの信号を、小さい場合はＬＯＷレベル
   の信号を出力するように構成されたラッチングコンンパ
   レータ回路において、 前記コンパレータ部のトランジスタ（Ｔ＿１＿１，Ｔ＿
   １＿２）とラッチング部のトランジスタ（Ｔ＿１＿４，
   Ｔ＿１＿５）の各コレクタ間を、抵抗を介して接続する
   ように構成し、各ラッチングコンパレータ回路の遷移の
   デシジョン時点のばらつきを入力信号のスルーレートが
   高くなっても少なくなるようにしたことを特徴とするラ
   ッチングコンパレータ回路。