JPH0362055B2 - - Google Patents
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- JPH0362055B2 JPH0362055B2 JP56007926A JP792681A JPH0362055B2 JP H0362055 B2 JPH0362055 B2 JP H0362055B2 JP 56007926 A JP56007926 A JP 56007926A JP 792681 A JP792681 A JP 792681A JP H0362055 B2 JPH0362055 B2 JP H0362055B2
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- 238000010586 diagram Methods 0.000 description 19
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 5
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 5
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 5
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は、基準電圧供給回路、特にアナログ
−デイジタル（Ａ／Ｄ）変換器もしくはデイジタ
ル−アナログ変換器のための基準電圧供給回路に
関する。
−デイジタル（Ａ／Ｄ）変換器もしくはデイジタ
ル−アナログ変換器のための基準電圧供給回路に
関する。
アナログ・デイジタル（Ａ／Ｄ）変換器又はデ
イジタル・アナログ（Ｄ／Ａ）変換器には信号変
換のための基準電圧が必要とされる。
イジタル・アナログ（Ｄ／Ａ）変換器には信号変
換のための基準電圧が必要とされる。
すなわち、Ａ／Ｄ変換においては、基準電圧に
もとづいて入力アナログ信号のレベル判別のため
の電圧が形成され、入力アナログ信号とかかるレ
ベルに判別のための電圧との比較によつて、入力
アナログ信号に対応するデイジタル信号が形成さ
れる。
もとづいて入力アナログ信号のレベル判別のため
の電圧が形成され、入力アナログ信号とかかるレ
ベルに判別のための電圧との比較によつて、入力
アナログ信号に対応するデイジタル信号が形成さ
れる。
例えば、いわゆる並列比較型Ａ／Ｄ変換器にお
いては、基準電圧を受ける抵抗分圧回路のような
分圧回路によつて複数のレベル判別のための電圧
が形成され、かかる複数のレベル判別のための電
圧と入力アナログ信号とがそれぞれ電圧比較器に
よつて比較され、複数の電圧比較器の出力によつ
て入力アナログ信号に対応するデイジタル信号が
形成される。なお、Ａ／Ｄ変換器に関しては、例
えば1979アイーイーイーインターナシヨナルソリ
ツドステートサーキツツコンフエレンスダイジエ
ツトオブテクニカルペーパーズ（1979IEEE
International Solid−State Circuits Conlerena
Digest of Technical Papers）の第128頁ないし
第129頁に記載されている。
いては、基準電圧を受ける抵抗分圧回路のような
分圧回路によつて複数のレベル判別のための電圧
が形成され、かかる複数のレベル判別のための電
圧と入力アナログ信号とがそれぞれ電圧比較器に
よつて比較され、複数の電圧比較器の出力によつ
て入力アナログ信号に対応するデイジタル信号が
形成される。なお、Ａ／Ｄ変換器に関しては、例
えば1979アイーイーイーインターナシヨナルソリ
ツドステートサーキツツコンフエレンスダイジエ
ツトオブテクニカルペーパーズ（1979IEEE
International Solid−State Circuits Conlerena
Digest of Technical Papers）の第128頁ないし
第129頁に記載されている。
Ａ／Ｄ変換において、レベル判別のための電圧
が基準電圧にもとづいて形成されるので、入力ア
ナログ信号の変換可能な最大レベルは、基準電圧
によつて一義的に決まることとなる。
が基準電圧にもとづいて形成されるので、入力ア
ナログ信号の変換可能な最大レベルは、基準電圧
によつて一義的に決まることとなる。
Ｄ／Ａ変換においては、基準電圧とＤ／Ａ変換
すべきデイジタル信号とによつて、アナログ信号
が形成される。
すべきデイジタル信号とによつて、アナログ信号
が形成される。
例えば、基準電圧を分圧する直列接続の複数の
抵抗によつて複数のアナログ電圧としての複数の
分圧電圧が設定され、Ｄ／Ａ変換すべきデイジタ
ル信号によつて、かかる複数の分圧電圧が選択さ
れる。これに応じて、デイジタル信号に対応した
アナログ信号が形成されることとなる。
抵抗によつて複数のアナログ電圧としての複数の
分圧電圧が設定され、Ｄ／Ａ変換すべきデイジタ
ル信号によつて、かかる複数の分圧電圧が選択さ
れる。これに応じて、デイジタル信号に対応した
アナログ信号が形成されることとなる。
アナログ信号への変換は、はしご形抵抗回路網
の利用によつても形成され得る。1978アイーイー
イーインターナシヨナルソリツドステートサーキ
ツツコンフエレンスダイジエストオブテクニカル
ペーパーズ（1978IEEE International Solid−
State Circuits Conference Digest of
Technical Papers）の第187頁には、この種の
Ａ／Ｄ変換回路が記載されている。はしご形抵抗
回路綱の利用の構成においては、はしご状に接続
された複数の抵抗に対し複数の入力点が設定され
る。各入力点には、デイジタル信号に応じて基準
電圧及び接地電圧のいずれかが加えられる。これ
に応じて、はしご形抵抗回路綱からは、デイジタ
ル信号に対応されたレベルのアナログ信号が出力
される。
の利用によつても形成され得る。1978アイーイー
イーインターナシヨナルソリツドステートサーキ
ツツコンフエレンスダイジエストオブテクニカル
ペーパーズ（1978IEEE International Solid−
State Circuits Conference Digest of
Technical Papers）の第187頁には、この種の
Ａ／Ｄ変換回路が記載されている。はしご形抵抗
回路綱の利用の構成においては、はしご状に接続
された複数の抵抗に対し複数の入力点が設定され
る。各入力点には、デイジタル信号に応じて基準
電圧及び接地電圧のいずれかが加えられる。これ
に応じて、はしご形抵抗回路綱からは、デイジタ
ル信号に対応されたレベルのアナログ信号が出力
される。
Ｄ／Ａ変換においても、出力し得るアナログ信
号のレベルが基準電圧によつて決まることとなる
ので、変換最大値は、基準電圧に依存することと
なる。
号のレベルが基準電圧によつて決まることとなる
ので、変換最大値は、基準電圧に依存することと
なる。
この基準電圧を供給する方法には、あらかじめ
Ａ／Ｄ、Ｄ／Ａ変換器の一部として用意された電
源から供給する方法と、変換器の外部から供給端
子を介して供給する方法とがある。
Ａ／Ｄ、Ｄ／Ａ変換器の一部として用意された電
源から供給する方法と、変換器の外部から供給端
子を介して供給する方法とがある。
前者の方式の変換器の場合、特に半導体集積回
路（IC）化されたＡ／Ｄ、Ｄ／Ａ変換器の場合、
ICの外部に基準電圧源を用意しなくて良いとと
もに、ICそれ自体に基準電圧供給用の端子を設
けなくて良いから経済的である。また上記供給端
子を介して外部から種々の雑音が混入することに
よつて生ずるような変換特性の劣化を防ぐことが
できる。すなわち、ICの外部に基準電圧源を設
け、かかる基準電圧源からの基準電圧をICに供
給する場合は、基準電圧用の配線及び供給端子と
他の配線等との間の不所望な電気供給によつて基
準電圧に雑音が混入してしまわないようにするた
めに、IC使用上の充分な注意が必要となるが、
上述のようにICの内部に基準電圧源を設ける場
合は、IC外部での基準電圧供給用の配線及び端
子を不要とすることができ、これに応じて外部雑
音の混入を防ぐことができるので、変換特性の劣
化を防ぐことができることとなる。
路（IC）化されたＡ／Ｄ、Ｄ／Ａ変換器の場合、
ICの外部に基準電圧源を用意しなくて良いとと
もに、ICそれ自体に基準電圧供給用の端子を設
けなくて良いから経済的である。また上記供給端
子を介して外部から種々の雑音が混入することに
よつて生ずるような変換特性の劣化を防ぐことが
できる。すなわち、ICの外部に基準電圧源を設
け、かかる基準電圧源からの基準電圧をICに供
給する場合は、基準電圧用の配線及び供給端子と
他の配線等との間の不所望な電気供給によつて基
準電圧に雑音が混入してしまわないようにするた
めに、IC使用上の充分な注意が必要となるが、
上述のようにICの内部に基準電圧源を設ける場
合は、IC外部での基準電圧供給用の配線及び端
子を不要とすることができ、これに応じて外部雑
音の混入を防ぐことができるので、変換特性の劣
化を防ぐことができることとなる。
しかしながら、この前者の方式の変換器の場
合、IC内において正確な基準電圧源を実現する
ことが比較的難しいこと、及び基準電圧値が固定
されてしまうことに応じて、次のような問題が生
ずる。すなわち、基準値電圧値によつて一般に
Ａ／Ｄ変換もしくはＤ／Ａ変換における変換最大
値が一義的に規定され、また、ICの製造時の特
性ばらつき等によつて基準電圧値がばらつくの
で、所定の変換最大値を正確に実現することが難
かしいし、さらに実用時において変換最大値を所
期の値に変更することも不可能である。
合、IC内において正確な基準電圧源を実現する
ことが比較的難しいこと、及び基準電圧値が固定
されてしまうことに応じて、次のような問題が生
ずる。すなわち、基準値電圧値によつて一般に
Ａ／Ｄ変換もしくはＤ／Ａ変換における変換最大
値が一義的に規定され、また、ICの製造時の特
性ばらつき等によつて基準電圧値がばらつくの
で、所定の変換最大値を正確に実現することが難
かしいし、さらに実用時において変換最大値を所
期の値に変更することも不可能である。
これに対して、後者の方式の変換器の場合、実
用時において変換最大値を変更する必要が生じた
ときこれに比較的容易に対応できるが、逆に電圧
供給端子が不可欠となり、かついかなる仕様にお
いても別個に基準電圧源を用意する必要がある。
用時において変換最大値を変更する必要が生じた
ときこれに比較的容易に対応できるが、逆に電圧
供給端子が不可欠となり、かついかなる仕様にお
いても別個に基準電圧源を用意する必要がある。
そこで、両者のそれぞれの利点を生かす方法と
して、IC内部あるいは装置内部に、必要と予測
される最小限の基準電圧源を用意し、かつ外部供
給端子をも設けて、これを切替えるという方法が
考えられる。
して、IC内部あるいは装置内部に、必要と予測
される最小限の基準電圧源を用意し、かつ外部供
給端子をも設けて、これを切替えるという方法が
考えられる。
本発明は上記第３の方法を用いる場合におい
て、外部基準電圧供給端子以外の制御端子を不要
とする方法を提供するものである。
て、外部基準電圧供給端子以外の制御端子を不要
とする方法を提供するものである。
以下、本発明を実施例に基づいて詳細に説明す
る。
る。
第１図は、本発明の第１の実施例の回路図であ
る。
る。
同図において、２は、閾値回路であり、外部基
準電圧入力端子１に供給される外部基準電圧のレ
ベルを、その入力閾値電圧値VTHによつて判別
し、線３及び４に、アナログスイツチ６及び７を
相補的に開閉させるための２値の互いに相補な論
理レベルの関係にある信号を出力するように構成
されている。
準電圧入力端子１に供給される外部基準電圧のレ
ベルを、その入力閾値電圧値VTHによつて判別
し、線３及び４に、アナログスイツチ６及び７を
相補的に開閉させるための２値の互いに相補な論
理レベルの関係にある信号を出力するように構成
されている。
特に制限されないが、上記閾値回路２は、図示
のように、縦続接続のインバータ回路２１及び２
２から構成することができる。この構成の場合、
閾値電圧値VTHは、上記インバータ回路２１によ
つ決められる。インバータ回路２２は、上記イン
バータ回路２１の出力に対して反転された信号を
出力する。
のように、縦続接続のインバータ回路２１及び２
２から構成することができる。この構成の場合、
閾値電圧値VTHは、上記インバータ回路２１によ
つ決められる。インバータ回路２２は、上記イン
バータ回路２１の出力に対して反転された信号を
出力する。
アナログスイツチ６は、図示のように外部基準
電圧入力端子１と出力端子８との間に配置され、
アナログスイツチ７は、内部基準電圧源５と上記
出力端子８との間に配置されている。
電圧入力端子１と出力端子８との間に配置され、
アナログスイツチ７は、内部基準電圧源５と上記
出力端子８との間に配置されている。
上記アナログスイツチ６及び７が、線３及び４
に供給される信号のハイレベルによつて開状態に
され、ロウレベルによつて閉状態にされるように
構成されていると、上記出力端子８には、次のよ
うな電圧が出力される。
に供給される信号のハイレベルによつて開状態に
され、ロウレベルによつて閉状態にされるように
構成されていると、上記出力端子８には、次のよ
うな電圧が出力される。
すなわち、閾値回路２の閾値電圧値VTHと、外
部供給電圧値VEXTとの関係において、VEXT＜VTH
とされているとき、これに応じて線３における信
号がハイレベルにされ、線４における信号がロウ
レベルにされる。上記線４におけるロウレベル信
号によつてアナログスイツチ７が閉状態とされ
る。すなわち、VEXTがVTH以下の範囲では、出力
端子８には、第２図に示されているように、内部
基準電圧源５の電圧値VINTが出力される。
部供給電圧値VEXTとの関係において、VEXT＜VTH
とされているとき、これに応じて線３における信
号がハイレベルにされ、線４における信号がロウ
レベルにされる。上記線４におけるロウレベル信
号によつてアナログスイツチ７が閉状態とされ
る。すなわち、VEXTがVTH以下の範囲では、出力
端子８には、第２図に示されているように、内部
基準電圧源５の電圧値VINTが出力される。
これに対して、VEXTがVTH以上の範囲では、ア
ナログスイツチ６が閉状態にされるので、上記出
力端子８には、上記第２図のように、外部基準電
圧入力端子１に供給される外部基準電圧と等しい
電圧が出力される。
ナログスイツチ６が閉状態にされるので、上記出
力端子８には、上記第２図のように、外部基準電
圧入力端子１に供給される外部基準電圧と等しい
電圧が出力される。
上記第２図のような特性の場合、上記出力端子
８の出力電圧を利用するＡ／Ｄ変換器もしくは
Ｄ／Ａ変換器（図示しない）における変換最大値
を拡大することができる。
８の出力電圧を利用するＡ／Ｄ変換器もしくは
Ｄ／Ａ変換器（図示しない）における変換最大値
を拡大することができる。
なお、閾値回路２における閾値電圧値VTHを低
下させることによつて、端子８に供給できる外部
基準電圧のレベルを低下させることができること
は言うまでもない。
下させることによつて、端子８に供給できる外部
基準電圧のレベルを低下させることができること
は言うまでもない。
上記閾値電圧値VTHを、内部基準電圧源５の電
圧値VINTよりも低下させた場合、上記内部基準電
圧源５の電圧値にほゞ等しいかもしくはそれ以下
の電圧値であつて、絶対値的に正確な電圧をも出
力端子８に出力させることができる。
圧値VINTよりも低下させた場合、上記内部基準電
圧源５の電圧値にほゞ等しいかもしくはそれ以下
の電圧値であつて、絶対値的に正確な電圧をも出
力端子８に出力させることができる。
上記第１図の各回路は、公知とMOS半導体集
積回路技術によつて、Ａ／Ｄ変換器もしくはＤ／
Ａ変換器とともに１つの半導体基体上に構成する
ことができる。この場合、アナログスイツチ６及
び７は、例えばゲートに上記線３もしくは４から
の信号を受ける絶縁ゲート電界効果トランジスタ
（MOSFET）によつて構成される。また、内部
基準電圧源５は、上記閾値回路２を動作させる電
源電圧と同じ電源電圧によつて動作させられる定
電圧回路によつて構成することができる。
積回路技術によつて、Ａ／Ｄ変換器もしくはＤ／
Ａ変換器とともに１つの半導体基体上に構成する
ことができる。この場合、アナログスイツチ６及
び７は、例えばゲートに上記線３もしくは４から
の信号を受ける絶縁ゲート電界効果トランジスタ
（MOSFET）によつて構成される。また、内部
基準電圧源５は、上記閾値回路２を動作させる電
源電圧と同じ電源電圧によつて動作させられる定
電圧回路によつて構成することができる。
この発明の第２の実施例においては、上記第１
図の構成と類似であるが、アナログスイツチ６と
７の開閉制御が上記に対して逆になるように、例
えば線３の信号によつてアナログスイツチ７を制
御し線４の信号によつてアナログスイツチ６を制
御することができる。この場合は、出力端子８に
は、VEXT＜VTH及びVEXT＞VTHの範囲において、
第３図に示されているように、それぞれVOUT＝
VEXT、VOUT＝VINTとなる電圧が出力される。第３
図の特性の場合、外部基準電圧入力端子１から出
力端子８に、比較的小さい値の正確な基準電圧を
供給することができる。
図の構成と類似であるが、アナログスイツチ６と
７の開閉制御が上記に対して逆になるように、例
えば線３の信号によつてアナログスイツチ７を制
御し線４の信号によつてアナログスイツチ６を制
御することができる。この場合は、出力端子８に
は、VEXT＜VTH及びVEXT＞VTHの範囲において、
第３図に示されているように、それぞれVOUT＝
VEXT、VOUT＝VINTとなる電圧が出力される。第３
図の特性の場合、外部基準電圧入力端子１から出
力端子８に、比較的小さい値の正確な基準電圧を
供給することができる。
第４図は、この発明の第３の実施例の回路図で
ある。
ある。
この実施例においては、閾値回路２にVTH1、
VTH2なる２つの閾値電圧値（VTH1＜VTH2とする）
が設定される。この値回路２らか線３，４に供給
される出力信号によつてアナログスイツチ６，７
が相補的にスイツチ制御される。上記アナログス
イツチ６は、VEXT＜VTH1及びVTH2＜VEXTなる外部
供給電圧範囲において閉状態にされる。これに対
してアナログスイツチ７は、VTH1＜VEXT＜VTH2な
る範囲において閉状態される。従つて、出力端子
８に出力される電圧は、第５図に示されているよ
うに、前者に示す外部供給電圧範囲ではVOUT＝
VEXTとされ、後者に示す供給電圧範囲ではVOUT
＝VINTとされる。
VTH2なる２つの閾値電圧値（VTH1＜VTH2とする）
が設定される。この値回路２らか線３，４に供給
される出力信号によつてアナログスイツチ６，７
が相補的にスイツチ制御される。上記アナログス
イツチ６は、VEXT＜VTH1及びVTH2＜VEXTなる外部
供給電圧範囲において閉状態にされる。これに対
してアナログスイツチ７は、VTH1＜VEXT＜VTH2な
る範囲において閉状態される。従つて、出力端子
８に出力される電圧は、第５図に示されているよ
うに、前者に示す外部供給電圧範囲ではVOUT＝
VEXTとされ、後者に示す供給電圧範囲ではVOUT
＝VINTとされる。
この発明の第４の実施例においては、上記第４
図の実施例に対し、アナログスイツチ６と７が上
記の開閉状態と逆になるように制御される。すな
わち、例えば閾値回路２の出力４，３によつてス
イツチ６，７が開閉制御される。これに応じて第
６図に示されているように、外部供給電圧のVTH1
＜VEXT＜VTH2なる範囲では出力電圧VOUT＝VEXT、
他の範囲では出力電圧がVOUT＝VINTとされる。
図の実施例に対し、アナログスイツチ６と７が上
記の開閉状態と逆になるように制御される。すな
わち、例えば閾値回路２の出力４，３によつてス
イツチ６，７が開閉制御される。これに応じて第
６図に示されているように、外部供給電圧のVTH1
＜VEXT＜VTH2なる範囲では出力電圧VOUT＝VEXT、
他の範囲では出力電圧がVOUT＝VINTとされる。
第７図は、この発明の第５の実施例の回路図で
ある。この第５の実施例においては、内部にあら
かじめ設定された互いに異なる電圧値VINT1、
VINT2をもつ２個の電圧源５１，５２が設けられ、
また閾値回路２にはVTH1、VTH2（VTH1＜VTH2）な
る２つの閾値電圧値が設定され、これに応じて３
つの出力信号３，４１及び４２が生ずるようにさ
れる。この閾値回路の３つの出力信号３，４１，
４２によつて、それぞれ外部供給電圧値がVEXT
＜VTH1の範囲でスイツチ７１が閉、VTH1＜VEXT＜
VTH2の範囲でスイツチ６が閉、またVTH2＜VEXTの
範囲でスイツチ７２が閉とされるように構成され
る。従つて、上記外部供給電圧値の各範囲で出力
電圧は第８図に示されているようにそれぞれ
VOUT＝VINT1、VOUT＝VEXT、VOUT＝VINT2とされ
る。
ある。この第５の実施例においては、内部にあら
かじめ設定された互いに異なる電圧値VINT1、
VINT2をもつ２個の電圧源５１，５２が設けられ、
また閾値回路２にはVTH1、VTH2（VTH1＜VTH2）な
る２つの閾値電圧値が設定され、これに応じて３
つの出力信号３，４１及び４２が生ずるようにさ
れる。この閾値回路の３つの出力信号３，４１，
４２によつて、それぞれ外部供給電圧値がVEXT
＜VTH1の範囲でスイツチ７１が閉、VTH1＜VEXT＜
VTH2の範囲でスイツチ６が閉、またVTH2＜VEXTの
範囲でスイツチ７２が閉とされるように構成され
る。従つて、上記外部供給電圧値の各範囲で出力
電圧は第８図に示されているようにそれぞれ
VOUT＝VINT1、VOUT＝VEXT、VOUT＝VINT2とされ
る。
第６、第７の実施例においては、上記第５の実
施例と類似の構成とされるが、閾値回路２の出力
３，４１，４２によつて制御されるスイツチ７
１，６，７２が適当に変更される。その結果、第
９図もしくは第１０図に示されたようにそれぞれ
異なる入出力特性が得られるようになる。なお、
第１１図Ａ，Ｂは、参考例の電圧波形を示してい
る。この参考例では、前記第７図と同構成で、た
だし外部供給電圧として第１１図Ａもしくは同図
Ｂに示されたように時間的に電圧値が変化する信
号が入力される。このとき、外部供給入力電圧が
閾値回路２の閾値VTH以下となる時間（Ｏ〜T1、
T2〜T3）では内部電源電圧VINTが出力されるが、
外部供給入力電圧がVTH以上となる他の時間では
入力電圧がそのままの値で出力される。
施例と類似の構成とされるが、閾値回路２の出力
３，４１，４２によつて制御されるスイツチ７
１，６，７２が適当に変更される。その結果、第
９図もしくは第１０図に示されたようにそれぞれ
異なる入出力特性が得られるようになる。なお、
第１１図Ａ，Ｂは、参考例の電圧波形を示してい
る。この参考例では、前記第７図と同構成で、た
だし外部供給電圧として第１１図Ａもしくは同図
Ｂに示されたように時間的に電圧値が変化する信
号が入力される。このとき、外部供給入力電圧が
閾値回路２の閾値VTH以下となる時間（Ｏ〜T1、
T2〜T3）では内部電源電圧VINTが出力されるが、
外部供給入力電圧がVTH以上となる他の時間では
入力電圧がそのままの値で出力される。
第１２図は、さらに他の実施例の回路図を示し
ている。
ている。
本実施例の回路構成は基本的には第１図の例と
同一であるが、閾値回路２が電圧比較回路２３と
否定論理回路２４とによつて構成されている。本
実施例は、第１図の回路によつて実現される第２
図、又は第３図の特性曲線において生ずるような
内部電圧と外部電圧との切替り点の不連続性をな
くし、第１３図又は第１４図に示すような連続的
な切替え特性を実現させるものである。すなわ
ち、第１図の例においても原理的には閾値回路２
の値電圧VTHを内部電源電圧値VINTに等しく設定
することは可能である。しかしながら実際に集積
回路化される場合には、その製造時の諸条件のば
らつきによつて、上記閾値電圧VTHがばらつくこ
とになり、その結果切替り特性が不連続になるも
のが発生することになる。第１２図においては、
上記電圧比較回路の２つの入力端の一方に内部電
源電圧VINTが印加されるため、このVINTが外部印
加電圧VEXTに対する出力電圧の切替え閾値とな
り、したがつて完全な連続特性が実現できる。第
１２図において、電圧比較回路２３の正転入力端
子に内部電圧VINTが、反転入力端子に外部入力電
圧VEXTが印加されるので、VEXT≦VINTのときの電
圧比較回路の出力電圧によつてスイツチ６が開、
したがつて否定論理回路２４の出力電圧によつて
スイツチ７が閉とされるように構成すると、第１
３図に示す特性が得られることになる。
同一であるが、閾値回路２が電圧比較回路２３と
否定論理回路２４とによつて構成されている。本
実施例は、第１図の回路によつて実現される第２
図、又は第３図の特性曲線において生ずるような
内部電圧と外部電圧との切替り点の不連続性をな
くし、第１３図又は第１４図に示すような連続的
な切替え特性を実現させるものである。すなわ
ち、第１図の例においても原理的には閾値回路２
の値電圧VTHを内部電源電圧値VINTに等しく設定
することは可能である。しかしながら実際に集積
回路化される場合には、その製造時の諸条件のば
らつきによつて、上記閾値電圧VTHがばらつくこ
とになり、その結果切替り特性が不連続になるも
のが発生することになる。第１２図においては、
上記電圧比較回路の２つの入力端の一方に内部電
源電圧VINTが印加されるため、このVINTが外部印
加電圧VEXTに対する出力電圧の切替え閾値とな
り、したがつて完全な連続特性が実現できる。第
１２図において、電圧比較回路２３の正転入力端
子に内部電圧VINTが、反転入力端子に外部入力電
圧VEXTが印加されるので、VEXT≦VINTのときの電
圧比較回路の出力電圧によつてスイツチ６が開、
したがつて否定論理回路２４の出力電圧によつて
スイツチ７が閉とされるように構成すると、第１
３図に示す特性が得られることになる。
つぎに第１２図の構成において、上記電圧比較
回路２３の２つの入力端子を取り替えて接続する
か、或いは電圧比較回路の出力線３と否定論理回
路２４の出力線４のスイツチ６，７への接続を取
り替えると、第１４図に示した特性を得ることが
できる。
回路２３の２つの入力端子を取り替えて接続する
か、或いは電圧比較回路の出力線３と否定論理回
路２４の出力線４のスイツチ６，７への接続を取
り替えると、第１４図に示した特性を得ることが
できる。
第１５図に示した実施例は、前記第７図に示し
た実施例における閾値回路２の構成に電圧比較回
路を用いたものに相当する。第１５図では、第１
の電圧比較回路２５の正転入力端子と第２の電圧
比較回路２６の反転入力端子に外部供給電圧
VEXTが印加され、上記２５の反転入力端子には
第１の内部電圧源５１の電圧VINT1が印加され、
上記２６の正転入力端子には第２の内部電圧源５
２の電圧VINT2が印加される。上記２５の出力４
１によつてVEXT≦VINT1のときスイツチ７１が閉、
上記２６の出力４２によつてVINT2≦VEXTのとき
スイツチ７２が閉にされ、また上記２５，２６の
出力のそれぞれを入力とするNAND回路２７の
出力３によつてVINT1＜VEXT＜VINT2のときスイツ
チ６が閉となるよう構成されている。したがつて
この実施例による入出力電圧特性は第１６図に示
されたようになる。
た実施例における閾値回路２の構成に電圧比較回
路を用いたものに相当する。第１５図では、第１
の電圧比較回路２５の正転入力端子と第２の電圧
比較回路２６の反転入力端子に外部供給電圧
VEXTが印加され、上記２５の反転入力端子には
第１の内部電圧源５１の電圧VINT1が印加され、
上記２６の正転入力端子には第２の内部電圧源５
２の電圧VINT2が印加される。上記２５の出力４
１によつてVEXT≦VINT1のときスイツチ７１が閉、
上記２６の出力４２によつてVINT2≦VEXTのとき
スイツチ７２が閉にされ、また上記２５，２６の
出力のそれぞれを入力とするNAND回路２７の
出力３によつてVINT1＜VEXT＜VINT2のときスイツ
チ６が閉となるよう構成されている。したがつて
この実施例による入出力電圧特性は第１６図に示
されたようになる。
以上の説明から明らかなように、本発明によれ
ば、次の効果を得ることができる。
ば、次の効果を得ることができる。
(1) 外部基準電圧供給端子のレベルを判別する閾
値回路によつて外部基準電圧と内部基準電圧を
選択する構成であるので、内部基準電圧源によ
つて外部基準電圧源を要することなく動作する
形態と、外部からの任意の基準電圧によつて動
作する形態とのいずれにも利用可能なIC化さ
れた汎用性の高い基準電圧供給回路を得ること
ができる。
値回路によつて外部基準電圧と内部基準電圧を
選択する構成であるので、内部基準電圧源によ
つて外部基準電圧源を要することなく動作する
形態と、外部からの任意の基準電圧によつて動
作する形態とのいずれにも利用可能なIC化さ
れた汎用性の高い基準電圧供給回路を得ること
ができる。
(2) 上記１の構成による、ICに、上記外部基準
電圧と内部基準電圧とを切替るための入力端子
（制御端子）を設ける必要がなく、ICの外部端
子の数の増加の少ない基準電圧供給回路を得る
ことができる。アナログスイツチは閾値回路を
兼用することなく別個に設けられているので外
部入力端子からの基準電圧電源の電圧はその値
を変更することなく、正確に出力端子に導出す
ることができる。
電圧と内部基準電圧とを切替るための入力端子
（制御端子）を設ける必要がなく、ICの外部端
子の数の増加の少ない基準電圧供給回路を得る
ことができる。アナログスイツチは閾値回路を
兼用することなく別個に設けられているので外
部入力端子からの基準電圧電源の電圧はその値
を変更することなく、正確に出力端子に導出す
ることができる。
本発明は、実施例に限定されない。例えば出力
端子８に得られる出力電圧は、適当なボルテージ
フオロワ回路を介して図示しないＡ／Ｄ変換器も
しくはＤ／Ａ変換器に供給するようにしても良
い。この場合、ボルテージフオロワ回路が通常、
高入力インピーダンス特性を示すので、アナログ
スイツチ６，７に電流が流れることによつて起る
ような電圧低下を防ぐことができる。
端子８に得られる出力電圧は、適当なボルテージ
フオロワ回路を介して図示しないＡ／Ｄ変換器も
しくはＤ／Ａ変換器に供給するようにしても良
い。この場合、ボルテージフオロワ回路が通常、
高入力インピーダンス特性を示すので、アナログ
スイツチ６，７に電流が流れることによつて起る
ような電圧低下を防ぐことができる。
また、アナログスイツチ６，７にかえて、第１
７図に示されたようなボルテージフオロワ回路
VFと制御回路CCから構成されるような回路を用
いることができる。第１７図において、制御線
CLがハイレベルの場合、定電流MOSFETQ5，
Q7、差動MOSFETQ3，Q4カレントミラー
MOSFETQ1，Q2及び制御用MOSFETQ6の動作
により、出力端子VOUTは、入力端子VINに加えら
れる電圧と一致する電圧が出力され、上記制御線
CLがロウレベルの場合、上記出力端子VOUTは定
電流MOSFETQ7がオフ状態とされ、また
MOSFETQ8のオン状態によつて上記制御
MOSFETQ6がオフ状態にされるのでフローテイ
ング状態とされる。
７図に示されたようなボルテージフオロワ回路
VFと制御回路CCから構成されるような回路を用
いることができる。第１７図において、制御線
CLがハイレベルの場合、定電流MOSFETQ5，
Q7、差動MOSFETQ3，Q4カレントミラー
MOSFETQ1，Q2及び制御用MOSFETQ6の動作
により、出力端子VOUTは、入力端子VINに加えら
れる電圧と一致する電圧が出力され、上記制御線
CLがロウレベルの場合、上記出力端子VOUTは定
電流MOSFETQ7がオフ状態とされ、また
MOSFETQ8のオン状態によつて上記制御
MOSFETQ6がオフ状態にされるのでフローテイ
ング状態とされる。
そのため、上記第１７図のような回路の２つを
第１８図のように接続することによつて、端子
VAもしくはVBに供給される電圧と等しい電圧を
択一的に出力端子８に供給することができる。
第１８図のように接続することによつて、端子
VAもしくはVBに供給される電圧と等しい電圧を
択一的に出力端子８に供給することができる。
さらに、第１９図のように、ボルテージフオロ
ワ回路内に、スイツチMOSFETQ91，Q92を設
け、このMOSFETQ91，Q92をスイツチ制御する
ことによつて出力端子VOUTに、入力端子VIN1又は
VIN2に供給される電圧と対応する電圧を出力させ
るようにしても良い。
ワ回路内に、スイツチMOSFETQ91，Q92を設
け、このMOSFETQ91，Q92をスイツチ制御する
ことによつて出力端子VOUTに、入力端子VIN1又は
VIN2に供給される電圧と対応する電圧を出力させ
るようにしても良い。
第１図は、この発明の１つの実施例の回路図、
第２図及び第３図は、上記第１図の回路の特性曲
線図、第４図は、他の実施例の回路図、第５図及
び第６図は、上記第４図の回路の特性曲線図、第
７図は、他の実施例の回路図、第８図ないし第１
０図は上記第７図の回路の特性曲線図、第１１図
Ａ及びＢは、参考例としての信号選択の場合の動
作波形図、第１２図は、他の実施例の回路図、第
１３図及び第１４図は、上記第１２図の実施例の
特性曲線図、第１５図は、他の実施例の回路図、
第１６図は、上記第１５図の回路の特性曲線図、
第１７図及び第１８図は、他の実施例の回路図及
びブロツク図、第１９図は、更に他の実施例の回
路図である。 １……外部基準電圧入力端子、２……閾値回
路、５……内部基準電圧源、６，７……アナログ
スイツチ。
第２図及び第３図は、上記第１図の回路の特性曲
線図、第４図は、他の実施例の回路図、第５図及
び第６図は、上記第４図の回路の特性曲線図、第
７図は、他の実施例の回路図、第８図ないし第１
０図は上記第７図の回路の特性曲線図、第１１図
Ａ及びＢは、参考例としての信号選択の場合の動
作波形図、第１２図は、他の実施例の回路図、第
１３図及び第１４図は、上記第１２図の実施例の
特性曲線図、第１５図は、他の実施例の回路図、
第１６図は、上記第１５図の回路の特性曲線図、
第１７図及び第１８図は、他の実施例の回路図及
びブロツク図、第１９図は、更に他の実施例の回
路図である。 １……外部基準電圧入力端子、２……閾値回
路、５……内部基準電圧源、６，７……アナログ
スイツチ。
Claims (1)
- 【特許請求の範囲】 １ Ａ／Ｄ変換器もしくはＤ／Ａ変換器とともに
半導体集積回路を構成し上記Ａ／Ｄ変換器もしく
はＤ／Ａ変換器による信号変換のための基準電圧
を出力点に出力る基準電圧供給回路であつて、 上記半導体集積回路における閾値回路を動作さ
せる電源電圧と同じ電源電圧を受けて内部基準電
圧を形成する内部基準電圧源と、 外部基準電圧入力端子と、 上記内部基準電圧源の出力と上記出力点との間
に設けられてなるMOSFETからなる第１アナロ
グスイツチと、 上記外部基準電圧入力端子と上記出力点との間
に設けられてなるMOSFETからなる第２アナロ
グスイツチと、 上記電源電圧によつて動作され上記外部基準電
圧入力端子の電圧レベルを入力閾値電圧によつて
判別し上記１アナログスイツチと第２アナログス
イツチとを選択的にスイツチ制御する出力信号を
形成する上記閾値回路と、 を備えてなり、上記第１、第２アナログスイツチ
と上記閾値回路によつて上記内部基準電圧源の出
力と上記外部基準電圧入力端子の電圧とを選択的
に上記出力点に供給せしめるようにしてなること
を特徴とする基準電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792681A JPS57123729A (en) | 1981-01-23 | 1981-01-23 | Reference-voltage supplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP792681A JPS57123729A (en) | 1981-01-23 | 1981-01-23 | Reference-voltage supplying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123729A JPS57123729A (en) | 1982-08-02 |
| JPH0362055B2 true JPH0362055B2 (ja) | 1991-09-24 |
Family
ID=11679123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP792681A Granted JPS57123729A (en) | 1981-01-23 | 1981-01-23 | Reference-voltage supplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123729A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8196805B2 (en) * | 2006-05-18 | 2012-06-12 | Graphic Packaging International, Inc. | Cartons with liquid-tight receptacles |
| EP3538445A4 (en) | 2016-11-14 | 2020-09-16 | Graphic Packaging International, LLC | RECONFIGURABLE CARTON AND PACKAGING |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311934B2 (ja) * | 1973-02-22 | 1978-04-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311934U (ja) * | 1976-07-13 | 1978-01-31 |
-
1981
- 1981-01-23 JP JP792681A patent/JPS57123729A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311934B2 (ja) * | 1973-02-22 | 1978-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123729A (en) | 1982-08-02 |
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