JPH061899B2 - 適応電子バツフアシステム - Google Patents
適応電子バツフアシステムInfo
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- JPH061899B2 JPH061899B2 JP60269556A JP26955685A JPH061899B2 JP H061899 B2 JPH061899 B2 JP H061899B2 JP 60269556 A JP60269556 A JP 60269556A JP 26955685 A JP26955685 A JP 26955685A JP H061899 B2 JPH061899 B2 JP H061899B2
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- buffer
- conductance
- circuit
- set signal
- sub
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 本発明はセット信号出力端子を有し、作動時に当該出力
端子に２進セット信号を発生するセット回路と、 信号入力端子と、信号出力端子と、前記セット信号出力
端子に接続されるセット信号入力端子を有しているバッ
ファ回路を具え、 前記バッファ回路が、前記信号入力端子と前記信号出力
端子の間に並列に接続された、少なくとも２つのサブ−
バッファを具え、 少なくとも１つの前記サブ−バッファが、前記セット信
号入力端子に接続した起動入力端子を具える切換自在の
サブ−バッファで、当該切換自在のサブ−バッファが、
作動時に前記セット信号出力端子における前記２進セッ
ト信号により、最大及び最小コンダクタンスの何れか一
方の状態に選択的に設定され、 作動時に前記セット信号出力端子における前記２進セッ
ト信号が、前記バッファ回路の前記出力コンダクタンス
に及ぼす製造過程の変動分及び、動作条件の影響を相殺
する適応電子バッファシステムに関するものである。
端子に２進セット信号を発生するセット回路と、 信号入力端子と、信号出力端子と、前記セット信号出力
端子に接続されるセット信号入力端子を有しているバッ
ファ回路を具え、 前記バッファ回路が、前記信号入力端子と前記信号出力
端子の間に並列に接続された、少なくとも２つのサブ−
バッファを具え、 少なくとも１つの前記サブ−バッファが、前記セット信
号入力端子に接続した起動入力端子を具える切換自在の
サブ−バッファで、当該切換自在のサブ−バッファが、
作動時に前記セット信号出力端子における前記２進セッ
ト信号により、最大及び最小コンダクタンスの何れか一
方の状態に選択的に設定され、 作動時に前記セット信号出力端子における前記２進セッ
ト信号が、前記バッファ回路の前記出力コンダクタンス
に及ぼす製造過程の変動分及び、動作条件の影響を相殺
する適応電子バッファシステムに関するものである。
バッファ回路の設計は特に、或る特定の時間周期内にそ
の回路の出力端子に接続した容量性の負荷を充電及び放
電させることに向けられている。この要求に基いて、バ
ッファ出力のコンダクタンスに関しては最小値を決定す
ることができる。出力コンダクタンスについての斯かる
要求を満足せしめるバッファ回路の設計に当っては、そ
の設計に用いられる製造過程における変動分及び動作条
件（温度、供給電圧）も考慮する必要がある。従来のバ
ッファ回路は製造過程の変動分及び動作条件が不所望に
組合わさって設計される（所謂「最悪ケース」）。この
ような最悪ケースの組合せは一般に実際の設計では殆ど
生じない。しかし、通常バッファが不釣合になること、
つまり出力コンダクタンス及び出力電流が設計上の計算
値よりも大きくなることがある。このような場合、スイ
ッチング動作によって給電線のインダクタンス間に速い
電流変動(di/dt)及び電圧ピークが起生する。こうした
パルスがデイジタル回路における妨害マージン（余裕
度）を低減させ、スイッチングを誤らせることがあり、
このためにメモリセルの情報損失が生ずる。
の回路の出力端子に接続した容量性の負荷を充電及び放
電させることに向けられている。この要求に基いて、バ
ッファ出力のコンダクタンスに関しては最小値を決定す
ることができる。出力コンダクタンスについての斯かる
要求を満足せしめるバッファ回路の設計に当っては、そ
の設計に用いられる製造過程における変動分及び動作条
件（温度、供給電圧）も考慮する必要がある。従来のバ
ッファ回路は製造過程の変動分及び動作条件が不所望に
組合わさって設計される（所謂「最悪ケース」）。この
ような最悪ケースの組合せは一般に実際の設計では殆ど
生じない。しかし、通常バッファが不釣合になること、
つまり出力コンダクタンス及び出力電流が設計上の計算
値よりも大きくなることがある。このような場合、スイ
ッチング動作によって給電線のインダクタンス間に速い
電流変動(di/dt)及び電圧ピークが起生する。こうした
パルスがデイジタル回路における妨害マージン（余裕
度）を低減させ、スイッチングを誤らせることがあり、
このためにメモリセルの情報損失が生ずる。
製造過程における変動分及び動作条件の影響を補償する
ためにアナログ制御信号によってバッファ回路をセット
するようにした回路は米国特許第3970875号に開示され
ている。この回路は静的散逸バッファの出力端子におけ
る充電電流を制御するが、この回路では放電電流を制御
することはできない。さらに、制御範囲の程度をランダ
ムに選択することもできない。
ためにアナログ制御信号によってバッファ回路をセット
するようにした回路は米国特許第3970875号に開示され
ている。この回路は静的散逸バッファの出力端子におけ
る充電電流を制御するが、この回路では放電電流を制御
することはできない。さらに、制御範囲の程度をランダ
ムに選択することもできない。
本発明の目的は、充電及び放電電流のばらつきがバッフ
ァ回路の製造過程における変動分及び動作条件に基いて
予想されるばらつきよりも遥か小さくなるようにバッフ
ァを適応させる適応電子バッファシステムを提供するこ
とにある。
ァ回路の製造過程における変動分及び動作条件に基いて
予想されるばらつきよりも遥か小さくなるようにバッフ
ァを適応させる適応電子バッファシステムを提供するこ
とにある。
本発明は前記冒頭にて述べた適応電子バッファシステム
がさらに、前記バッファ回路の前記出力コンダクタンス
の目安を規定する測定コンダクタンスを呈する測定素子
を具える特徴回路と、 前記製造過程の変動に実質上依存しない基準コンダクタ
ンスを呈する基準素子と、前記測定コンダクタンスと前
記基準コンダクタンスとを比較する比較器と、 前記比較器の出力に応答して前記セット信号を生成する
論理回路とを具えたことを特徴とする。
がさらに、前記バッファ回路の前記出力コンダクタンス
の目安を規定する測定コンダクタンスを呈する測定素子
を具える特徴回路と、 前記製造過程の変動に実質上依存しない基準コンダクタ
ンスを呈する基準素子と、前記測定コンダクタンスと前
記基準コンダクタンスとを比較する比較器と、 前記比較器の出力に応答して前記セット信号を生成する
論理回路とを具えたことを特徴とする。
論理セット信号を用いると制御範囲が広くなる。その理
由は、各セット信号はバッファ回路の総合出力コンダク
タンスに対して自由に選択し得る寄与度に対応させるこ
とができるからである。バッファ回路は並列に接続され
るＮ個のサブ−バッファを具えており、これらのサブ−
バッファはセット信号の制御下で作動させたり、させな
くしたりし、セット信号により作動させたサブ−バッフ
ァはバッファ回路の出力コンダクタンスに寄与する。サ
ブ−バッファから成るバッファ回路を集積回路で構成す
る場合、必要な表面積及び出力容量は「最悪ケース」の
場合に基いて設計されるバッファ回路の場合と同じとな
る。
由は、各セット信号はバッファ回路の総合出力コンダク
タンスに対して自由に選択し得る寄与度に対応させるこ
とができるからである。バッファ回路は並列に接続され
るＮ個のサブ−バッファを具えており、これらのサブ−
バッファはセット信号の制御下で作動させたり、させな
くしたりし、セット信号により作動させたサブ−バッフ
ァはバッファ回路の出力コンダクタンスに寄与する。サ
ブ−バッファから成るバッファ回路を集積回路で構成す
る場合、必要な表面積及び出力容量は「最悪ケース」の
場合に基いて設計されるバッファ回路の場合と同じとな
る。
セット回路にはバッファ回路用に調整した出力コンダク
タンスの特性を表わす測定コンダクタンスを呈する特徴
回路を設ける。測定コンダクタンスは一定の基準コンダ
クタンスと比較され、この基準コンダクタンスは製造過
程の変動分と動作条件によって影響されないようにする
のが好適である。この比較結果は、バッファ回路の出力
コンダクタンスを目標値よりも僅かに高くするか、また
は等しくするためのセット信号を発生する目的で、論理
回路において使用される。
タンスの特性を表わす測定コンダクタンスを呈する特徴
回路を設ける。測定コンダクタンスは一定の基準コンダ
クタンスと比較され、この基準コンダクタンスは製造過
程の変動分と動作条件によって影響されないようにする
のが好適である。この比較結果は、バッファ回路の出力
コンダクタンスを目標値よりも僅かに高くするか、また
は等しくするためのセット信号を発生する目的で、論理
回路において使用される。
以下図面につき本発明を説明する。
第１図は本発明によるバッファシステムの一例を概略的
に示したものであり、入力端子21と出力端子22とを有し
ているバッファ回路20をＮ(N>1)個のセット信号入力端
子23を介してセット回路10のＮ個のセット信号出力端子
11に接続する。セット回路10はセット信号出力端子11に
接続されるＮ個の出力端子47と１個の入力端子43とを有
している論理回路30を具えている。この論理回路のＮ個
の出力端子47は特徴回路31のＮ個の入力端子44にも接続
する。特徴回路31は第１測定結線37と、第２測定結線38
も有しており、その第１測定結線37は比較器33の第１比
較入力端子に接続し、第２測定結線38は第１給電端子42
に接続する。セット回路10は第１基準結線36及び第２基
準結線39も有しており、第１基準結線は比較器33の第２
比較入力端子36′に接続し、第２基準結線39は第２測定
結線38に接続する。第１電流源34及び第２電流源35は第
１結線によって第２給電端子46に接続する。第１及び第
２電流源は第２結線を介して第１測定結線37及び第１基
準結線36にそれぞれ接続する。各電流源は第１基準結線
36並びに第１測定結線37にそれぞれ電流を供給し、これ
らの電流強度の比は一定とし、その値は回路設計により
規定される。
に示したものであり、入力端子21と出力端子22とを有し
ているバッファ回路20をＮ(N>1)個のセット信号入力端
子23を介してセット回路10のＮ個のセット信号出力端子
11に接続する。セット回路10はセット信号出力端子11に
接続されるＮ個の出力端子47と１個の入力端子43とを有
している論理回路30を具えている。この論理回路のＮ個
の出力端子47は特徴回路31のＮ個の入力端子44にも接続
する。特徴回路31は第１測定結線37と、第２測定結線38
も有しており、その第１測定結線37は比較器33の第１比
較入力端子に接続し、第２測定結線38は第１給電端子42
に接続する。セット回路10は第１基準結線36及び第２基
準結線39も有しており、第１基準結線は比較器33の第２
比較入力端子36′に接続し、第２基準結線39は第２測定
結線38に接続する。第１電流源34及び第２電流源35は第
１結線によって第２給電端子46に接続する。第１及び第
２電流源は第２結線を介して第１測定結線37及び第１基
準結線36にそれぞれ接続する。各電流源は第１基準結線
36並びに第１測定結線37にそれぞれ電流を供給し、これ
らの電流強度の比は一定とし、その値は回路設計により
規定される。
論理回路30、比較器33、基準素子32及び特徴回路31によ
って形成される制御回路はバッファ回路用のセット信号
を発生する。これらのセット信号は特徴回路31の入力端
子44にも供給する。第１測定結線37と第２測定結線38と
の間の測定コンダクタンスは複数のバッファ回路用に調
整される出力コンダクタンスの特性を表わし、斯かる測
定コンダクタンスはバッファ回路の出力コンダクタンス
と同程度にセット信号、製造過程の変動分及び動作条件
に依存する。
って形成される制御回路はバッファ回路用のセット信号
を発生する。これらのセット信号は特徴回路31の入力端
子44にも供給する。第１測定結線37と第２測定結線38と
の間の測定コンダクタンスは複数のバッファ回路用に調
整される出力コンダクタンスの特性を表わし、斯かる測
定コンダクタンスはバッファ回路の出力コンダクタンス
と同程度にセット信号、製造過程の変動分及び動作条件
に依存する。
動作条件に依存する一定の適切に規定されたコンダクタ
ンスを呈するようにすべきである基準素子32を第１基準
結線36と第２基準結線39との間に接続する。バッファシ
ステムを集積回路に用いる場合には、斯かる基準電子を
チップの製造とは無関係に、しかもチップの動作条件に
も無関係な外部抵抗として構成するのが有利である。斯
かる抵抗は、よくある既存の集積回路におけるリセット
回路に設けて、その抵抗性基準素子に対する追加の入力
端子を何等必要としないようにすることができる。“フ
ィリップス・テクニッシュ・ティードシュリフト”(Phi
lips Technisch Tijdschrift)、1983，NO.4，第115〜11
6頁に記載されているように、基準素子はスイッチド−
コンデンサ形態で集積回路に集積化することもできる。
このようにすれば追加の構成部品を必要としないで済む
と云う利点がある。しかし、基準コンダクタンスが製造
過程の変動分に全く無関係とはならなくなると云う欠点
がある。そこで、出力コンダクタンスの広がり（ばらつ
き）に較べてかに低い約10％の基準コンダクタンスの
ばらつきを考慮する必要があることを確かめた。基準素
子としては集積化した抵抗形態のものを使用することも
できることは明らかである。しかし、この場合には斯か
る抵抗を製造過程の変動分及び動作条件に対して十分に
無関係とする必要がある。
ンスを呈するようにすべきである基準素子32を第１基準
結線36と第２基準結線39との間に接続する。バッファシ
ステムを集積回路に用いる場合には、斯かる基準電子を
チップの製造とは無関係に、しかもチップの動作条件に
も無関係な外部抵抗として構成するのが有利である。斯
かる抵抗は、よくある既存の集積回路におけるリセット
回路に設けて、その抵抗性基準素子に対する追加の入力
端子を何等必要としないようにすることができる。“フ
ィリップス・テクニッシュ・ティードシュリフト”(Phi
lips Technisch Tijdschrift)、1983，NO.4，第115〜11
6頁に記載されているように、基準素子はスイッチド−
コンデンサ形態で集積回路に集積化することもできる。
このようにすれば追加の構成部品を必要としないで済む
と云う利点がある。しかし、基準コンダクタンスが製造
過程の変動分に全く無関係とはならなくなると云う欠点
がある。そこで、出力コンダクタンスの広がり（ばらつ
き）に較べてかに低い約10％の基準コンダクタンスの
ばらつきを考慮する必要があることを確かめた。基準素
子としては集積化した抵抗形態のものを使用することも
できることは明らかである。しかし、この場合には斯か
る抵抗を製造過程の変動分及び動作条件に対して十分に
無関係とする必要がある。
比較器33は、第１測定結線37と第２測定結線38との間
（測定コンダクタンス）と、第１基準結線36と第２基準
結線39との間（基準コンダクタンス）に流れる電流によ
って発生される電圧を比較する。比較器33の出力信号は
論理回路30に対する入力信号として作用する。この論理
回路の出力端子47に発生するセット信号は測定コンダク
タンスを基準コンダクタンスにより良好に近付けるよう
にする。制御回路は測定コンダクタンス間の電圧が基準
コンダクタンス間の電圧よりも僅かに低くなるか、又は
等しくなる場合に平衡状態になる。
（測定コンダクタンス）と、第１基準結線36と第２基準
結線39との間（基準コンダクタンス）に流れる電流によ
って発生される電圧を比較する。比較器33の出力信号は
論理回路30に対する入力信号として作用する。この論理
回路の出力端子47に発生するセット信号は測定コンダク
タンスを基準コンダクタンスにより良好に近付けるよう
にする。制御回路は測定コンダクタンス間の電圧が基準
コンダクタンス間の電圧よりも僅かに低くなるか、又は
等しくなる場合に平衡状態になる。
バッファ回路の出力コンダクタンスが連続的に変動しな
いようにするためには、例えば0.1〜１秒のような適当
な時間間隔で最適なセッティングを行なう探索を成すべ
きであり、この場合比較器の伝達関数に或る程度のヒス
テリシスを導入させることができる。これがため、比較
器には所謂シュミット−トリガ回路を設けることができ
る。このようにして、バッファ回路の出力コンダクタン
スが回路の設計時に決定した値よりも僅かに高くなる
か、又は等しくなる設定値を見い出すようにする。従っ
て、バッファ回路の出力端子における充電及び放電電流
のばらつきは製造過程の変動分及び動作条件によって生
ずるばらつきよりも遥かに小さくなる。
いようにするためには、例えば0.1〜１秒のような適当
な時間間隔で最適なセッティングを行なう探索を成すべ
きであり、この場合比較器の伝達関数に或る程度のヒス
テリシスを導入させることができる。これがため、比較
器には所謂シュミット−トリガ回路を設けることができ
る。このようにして、バッファ回路の出力コンダクタン
スが回路の設計時に決定した値よりも僅かに高くなる
か、又は等しくなる設定値を見い出すようにする。従っ
て、バッファ回路の出力端子における充電及び放電電流
のばらつきは製造過程の変動分及び動作条件によって生
ずるばらつきよりも遥かに小さくなる。
論理回路30は多種形態で実現することができ、例えばそ
れを２進アップ／ダウンカウンタをもって構成し、その
カウンタの計数方向を前記比較器による比較結果により
決定することができる。この場合、カウンタの出力はセ
ット信号を形成する。
れを２進アップ／ダウンカウンタをもって構成し、その
カウンタの計数方向を前記比較器による比較結果により
決定することができる。この場合、カウンタの出力はセ
ット信号を形成する。
ついでバッファ回路及び特徴回路につき詳細に説明す
る。
る。
第２図は本発明によるバッファ回路20′を示すブロック
線図であり、このバッファ回路は入力端子21′、出力端
子22′、第１セット信号入力端子23′及び第２セット信
号入力端子24′(N=2)を有しており、かつ第１(25)及び
第２(26)の切換自在のサブ−バッファを内蔵しており、
これらの各サブ−バッファは第１(23′)及び第２(24′)
のセット信号入力端子にそれぞれ接続される起動入力端
子（それぞれの28,29）を有している。
線図であり、このバッファ回路は入力端子21′、出力端
子22′、第１セット信号入力端子23′及び第２セット信
号入力端子24′(N=2)を有しており、かつ第１(25)及び
第２(26)の切換自在のサブ−バッファを内蔵しており、
これらの各サブ−バッファは第１(23′)及び第２(24′)
のセット信号入力端子にそれぞれ接続される起動入力端
子（それぞれの28,29）を有している。
バッファ回路には常時作動する非切換自在のサブ−バッ
ファ27を設けることもでき、このサブ−バッファは入力
端子と出力端子とを有しているだけである。サブ−バッ
ファのすべての入力端子の相互接続点はバッファ回路2
0′の入力端子を成し、サブ−バッファのすべての出力
端子の相互接続点はバッファ回路20′の出力端子を成
す。切換自在のサブ−バッファ25及び26はそれらの起動
入力端子に現われるセット信号によってスイッチ・オン
されたり、スイッチ・オフされたりする。具体的には、
例えばＮビットで構成される２進のセット信号の各ビッ
トは、各バッファ回路のサブ−バッファを個別に駆動す
るために利用される。即ち、各バッファ回路のサブ−バ
ッファは、自己に対応するビットが有効である場合に活
性化される。
ファ27を設けることもでき、このサブ−バッファは入力
端子と出力端子とを有しているだけである。サブ−バッ
ファのすべての入力端子の相互接続点はバッファ回路2
0′の入力端子を成し、サブ−バッファのすべての出力
端子の相互接続点はバッファ回路20′の出力端子を成
す。切換自在のサブ−バッファ25及び26はそれらの起動
入力端子に現われるセット信号によってスイッチ・オン
されたり、スイッチ・オフされたりする。具体的には、
例えばＮビットで構成される２進のセット信号の各ビッ
トは、各バッファ回路のサブ−バッファを個別に駆動す
るために利用される。即ち、各バッファ回路のサブ−バ
ッファは、自己に対応するビットが有効である場合に活
性化される。
第３図は上述したバッファ回路用の特徴回路31′の一例
を示したものである。この回路31′は、図１に示した入
力端子44に対応する第１入力端子44′及び第２入力端子
45′(N=2)と、第１給電端子42′及び第２給電端子46′
と、第１測定結線37′及び第２測定結線38′とを有して
いる。さらにこの特徴回路は第１制御回路50及び第２制
御回路51を具えており、これらの各制御回路はそれぞれ
入力端子44′及び45′と、それぞれ第１測定素子53及び
第２測定素子54に接続する出力端子とを有している。こ
れら２つの制御回路は第１給電端子42′への接続線及び
第２給電端子46′への接続線も有している。本例では各
測定素子を絶縁ゲート電界効果トランジスタとして構成
し、このトランジスタのチャネルの一端を第１測定結線
37′に、他端を第２測定結線に接続すると共に、ゲート
を関連する制御回路の出力端子に接続する。第１及び第
２の制御回路50,51は、それぞれ第１入力端子44′及び
第２入力端子45′（入力端子44）に入力した２進のセッ
ト信号（Ｎビット）の内、自己に対応するビットが有効
である場合、活性化される。
を示したものである。この回路31′は、図１に示した入
力端子44に対応する第１入力端子44′及び第２入力端子
45′(N=2)と、第１給電端子42′及び第２給電端子46′
と、第１測定結線37′及び第２測定結線38′とを有して
いる。さらにこの特徴回路は第１制御回路50及び第２制
御回路51を具えており、これらの各制御回路はそれぞれ
入力端子44′及び45′と、それぞれ第１測定素子53及び
第２測定素子54に接続する出力端子とを有している。こ
れら２つの制御回路は第１給電端子42′への接続線及び
第２給電端子46′への接続線も有している。本例では各
測定素子を絶縁ゲート電界効果トランジスタとして構成
し、このトランジスタのチャネルの一端を第１測定結線
37′に、他端を第２測定結線に接続すると共に、ゲート
を関連する制御回路の出力端子に接続する。第１及び第
２の制御回路50,51は、それぞれ第１入力端子44′及び
第２入力端子45′（入力端子44）に入力した２進のセッ
ト信号（Ｎビット）の内、自己に対応するビットが有効
である場合、活性化される。
バッファ回路に非切換自在のサブ−バッファを設ける場
合には、特徴回路にバイアス回路52を設け、このバイア
ス回路にも第３の測定素子55を設ける。このバイアス回
路52と測定素子55との結線は、上述した制御回路50又は
51と測定素子53又は54との結線とほぼ同様にするが、相
違点はバイアス回路52には入力端子がなく、また第３の
測定素子55は絶えずスイッチ・オンさせる点にある。測
定素子のチャネル長は、それによって特徴付けられるサ
ブ−バッファにおける電界効果のトランジスタ(IGFET)
のチャネル長に対応させる。その理由は、コンダクタン
スのばらつきはこれらのチャネル長に大いに依存するか
らである。電界効果トランジスタのコンダクタンス−フ
ァクタの比率は、これらによって特徴付けられるサブ−
バッファの出力コンダクタンスの比率に等しくなるよう
に選定する。
合には、特徴回路にバイアス回路52を設け、このバイア
ス回路にも第３の測定素子55を設ける。このバイアス回
路52と測定素子55との結線は、上述した制御回路50又は
51と測定素子53又は54との結線とほぼ同様にするが、相
違点はバイアス回路52には入力端子がなく、また第３の
測定素子55は絶えずスイッチ・オンさせる点にある。測
定素子のチャネル長は、それによって特徴付けられるサ
ブ−バッファにおける電界効果のトランジスタ(IGFET)
のチャネル長に対応させる。その理由は、コンダクタン
スのばらつきはこれらのチャネル長に大いに依存するか
らである。電界効果トランジスタのコンダクタンス−フ
ァクタの比率は、これらによって特徴付けられるサブ−
バッファの出力コンダクタンスの比率に等しくなるよう
に選定する。
起動させた測定素子(IGFET)は、そのゲートにて２つの
給電端子における電圧の平均値を受電するため、そのFE
Tは或る特性のセッティングを行ない、しかもチャネル
のコンダクタンスは供給電圧に相互依存するようにな
る。電界効果トランジスタの温度はバッファ回路の温度
に等しくするのが好適である。バッファ回路を集積回路
に適用する場合には、バッファ回路の特性を決定する製
造過程の変動分を、測定素子の特性を決定する変動分に
等しくする。このようにすれば、測定コンダクタンスが
バッファ回路の出力コンダクタンスの特性を表わすよう
になる。
給電端子における電圧の平均値を受電するため、そのFE
Tは或る特性のセッティングを行ない、しかもチャネル
のコンダクタンスは供給電圧に相互依存するようにな
る。電界効果トランジスタの温度はバッファ回路の温度
に等しくするのが好適である。バッファ回路を集積回路
に適用する場合には、バッファ回路の特性を決定する製
造過程の変動分を、測定素子の特性を決定する変動分に
等しくする。このようにすれば、測定コンダクタンスが
バッファ回路の出力コンダクタンスの特性を表わすよう
になる。
切換自在のサブ−バッファは、例えば既知の集積回路HE
F40098Bのような所謂3-状態バッファとして構成するこ
とができる。所要に応じ、セット信号入力端子はバッフ
ァ回路の出力を高インピーダンス状態に切換えるのに用
いることもできる。
F40098Bのような所謂3-状態バッファとして構成するこ
とができる。所要に応じ、セット信号入力端子はバッフ
ァ回路の出力を高インピーダンス状態に切換えるのに用
いることもできる。
つぎの例は本発明によるバッファシステムを用いて達成
される結果を説明するものである。出力コンダクタンス
がばらつき係数４（集積回路における実際の値）を呈
し、かつ２つの切換自在のサブ−バッファ（N＝２）を
具えているバッファ回路を使用するものとした。「最悪
ケース」の情況によって総合バッファ容量を決定した。
この容量は２つのサブ−バッファ間に分配され、計算か
ら総バッファ容量は、第１サブ−バッファが総容量の0.
39倍に相当する容量を有し、第２サブ−バッファが総容
量の0.61倍に相当する容量を有するように分配するのが
最適であることを確めた。この場合、バッファ回路は最
大でも1.6倍も大きくなり、これにより利得が2.5倍とな
る。出力コンダクタンスが所望値よりも高くなると、集
積回路におけるバッファを制御する素子のコンダクタン
スも高くなる。これによりバッファがより一層速く駆動
され、従ってバッファは大電流を供給する。速い電流変
動分(di/dt)と出力コンダクタンスとの間には二乗関係
があることをシミュレーションにより確めた。本発明に
よるバッファシステムにもバッファ駆動回路を設けるの
が有利である。この場合、速い電流変化に対しても十分
高い利得が得られる。
される結果を説明するものである。出力コンダクタンス
がばらつき係数４（集積回路における実際の値）を呈
し、かつ２つの切換自在のサブ−バッファ（N＝２）を
具えているバッファ回路を使用するものとした。「最悪
ケース」の情況によって総合バッファ容量を決定した。
この容量は２つのサブ−バッファ間に分配され、計算か
ら総バッファ容量は、第１サブ−バッファが総容量の0.
39倍に相当する容量を有し、第２サブ−バッファが総容
量の0.61倍に相当する容量を有するように分配するのが
最適であることを確めた。この場合、バッファ回路は最
大でも1.6倍も大きくなり、これにより利得が2.5倍とな
る。出力コンダクタンスが所望値よりも高くなると、集
積回路におけるバッファを制御する素子のコンダクタン
スも高くなる。これによりバッファがより一層速く駆動
され、従ってバッファは大電流を供給する。速い電流変
動分(di/dt)と出力コンダクタンスとの間には二乗関係
があることをシミュレーションにより確めた。本発明に
よるバッファシステムにもバッファ駆動回路を設けるの
が有利である。この場合、速い電流変化に対しても十分
高い利得が得られる。
第１図には本発明によるバッファシステムの一例を示す
ブロック線図； 第２図はバッファ回路を詳細に示すブロック線図； 第３図は特徴回路の一例を示すブロック線図である。 10…セット回路 11…セット信号出力端子 20，20′…バッファ回路 21，21′…バッファ回路入力端子 22，22′…バッファ回路出力端子 23，23′…セット信号入力端子 24…第２セット信号入力端子 25，26，27…サブ−バッファ 28，29…サブ−バッファ起動入力端子 30…論理回路 31，31′…特徴回路 32…基準素子 33…比較器 42，42′…第１給電端子 43…論理回路入力端子 44…特徴回路入力端子 46，46′…第２給電端子 47…論理回路出力端子 50…第１制御回路 51…第２制御回路 52…バイアス回路 53，54，55…測定素子
ブロック線図； 第２図はバッファ回路を詳細に示すブロック線図； 第３図は特徴回路の一例を示すブロック線図である。 10…セット回路 11…セット信号出力端子 20，20′…バッファ回路 21，21′…バッファ回路入力端子 22，22′…バッファ回路出力端子 23，23′…セット信号入力端子 24…第２セット信号入力端子 25，26，27…サブ−バッファ 28，29…サブ−バッファ起動入力端子 30…論理回路 31，31′…特徴回路 32…基準素子 33…比較器 42，42′…第１給電端子 43…論理回路入力端子 44…特徴回路入力端子 46，46′…第２給電端子 47…論理回路出力端子 50…第１制御回路 51…第２制御回路 52…バイアス回路 53，54，55…測定素子
Claims (7)
- 【請求項１】セット信号出力端子を有し、作動時に当該
出力端子に２進セット信号を発生するセット回路と、 信号入力端子と、信号出力端子と、前記セット信号出力
端子に接続されるセット信号入力端子を有しているバッ
ファ回路を具え、 前記バッファ回路が、前記信号入力端子と前記信号出力
端子の間に並列に接続された、少なくとも２つのサブ−
バッファを具え、 少なくとも１つの前記サブ−バッファが、前記セット信
号入力端子に接続した起動入力端子を具える切換自在の
サブ−バッファで、当該切換自在のサブ−バッファが、
作動時に前記セット信号出力端子における前記２進セッ
ト信号により、最大及び最小コンダクタンスの何れか一
方の状態に選択的に設定され、 作動時に前記セット信号出力端子における前記２進セッ
ト信号が、前記バッファ回路の前記出力コンダクタンス
に及ぼす製造過程の変動分及び、動作条件の影響を相殺
する適応電子バッファシステムにおいて、当該適応電子
バッファシステムがさらに、 前記バッファ回路の前記出力コンダクタンスの目安を規
定する測定コンダクタンスを呈する測定素子を具える特
徴回路と、 前記製造過程の変動に実質上依存しない基準コンダクタ
ンスを呈する基準素子と、前記測定コンダクタンスと前
記基準コンダクタンスとを比較する比較器と、 前記比較器の出力に応答して前記セット信号を生成する
論理回路とを具えたことを特徴とする適応電子バッファ
システム。 - 【請求項２】前記基準素子が、前記動作条件に依存しな
い抵抗を含むことを特徴とする特許請求の範囲第１項に
記載の適応電子バッファシステム。 - 【請求項３】前記基準素子が、スイッチト−キャパシタ
ンス抵抗を含むことを特徴とする特許請求の範囲第１項
に記載の適応電子バッファシステム。 - 【請求項４】前記比較器の各入力端子に接続された電流
源が、前記測定コンダクタンスと前記基準コンダクタン
スとに、一定比率で電流を供給することを特徴とする特
許請求の範囲第１項に記載の適応電子バッファシステ
ム。 - 【請求項５】前記特徴回路が、Ｎ個の並列接続の切換自
在の測定素子を含み、当該各測定素子が、与えられたセ
ット信号の制御下で全測定コンダクタンスに貢献し、当
該貢献が同一のセット信号により制御される各切換自在
のサブ−バッファの前記バッファ回路の全出力コンダク
タンスに及ぼす貢献度を特徴付けることを特徴とする特
許請求の範囲第１項乃至第４項の何れか１項に記載の適
応電子バッファシステム。 - 【請求項６】前記特徴回路が、第１及び第２給電端子に
接続され、 前記測定素子が、絶縁ゲート電界効果トランジスタを具
え、当該トランジスタのチャネルのコンダクタンスが、
当該コンダクタンスによって特徴付けられる前記サブ−
バッファの出力コンダクタンスと同じ関係を持ち、 導通する前記測定素子のゲートが、前記両給電端子の電
圧の平均値に等しい制御電圧を受電することを特徴とす
る特許請求の範囲第５項に記載の適応電子バッファシス
テム。 - 【請求項７】前記測定素子における前記電界効果トラン
ジスタのチャネルの長さが、当該トランジスタによって
特徴付けられる前記サブバッファにおける前記電界効果
トランジスタのチャネルの長さに等しいことを特徴とす
る特許請求の範囲第６項に記載の適応電子バッファシス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8403693A NL8403693A (nl) | 1984-12-05 | 1984-12-05 | Adaptief electronisch buffersysteem. |
| NL8403693 | 1984-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137421A JPS61137421A (ja) | 1986-06-25 |
| JPH061899B2 true JPH061899B2 (ja) | 1994-01-05 |
Family
ID=19844861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269556A Expired - Lifetime JPH061899B2 (ja) | 1984-12-05 | 1985-12-02 | 適応電子バツフアシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4691127A (ja) |
| EP (1) | EP0184875B1 (ja) |
| JP (1) | JPH061899B2 (ja) |
| DE (1) | DE3576026D1 (ja) |
| NL (1) | NL8403693A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0253914A1 (de) * | 1986-07-23 | 1988-01-27 | Deutsche ITT Industries GmbH | Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen |
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US4791318A (en) * | 1987-12-15 | 1988-12-13 | Analog Devices, Inc. | MOS threshold control circuit |
| US4975598A (en) * | 1988-12-21 | 1990-12-04 | Intel Corporation | Temperature, voltage, and process compensated output driver |
| CA1331214C (en) * | 1989-01-05 | 1994-08-02 | Kun-Ming Lee | Interfacing control circuit with active circuit charge or discharge |
| US5043605A (en) * | 1989-06-26 | 1991-08-27 | At&T Bell Laboratories | CMOS to ECL output buffer |
| JP2549743B2 (ja) * | 1990-03-30 | 1996-10-30 | 株式会社東芝 | 出力回路 |
| US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
| US5194765A (en) * | 1991-06-28 | 1993-03-16 | At&T Bell Laboratories | Digitally controlled element sizing |
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| US5334885A (en) * | 1993-01-13 | 1994-08-02 | At&T Bell Laboratories | Automatic control of buffer speed |
| EP0702859B1 (en) * | 1993-06-08 | 1998-07-01 | National Semiconductor Corporation | Btl compatible cmos line driver |
| US5767698A (en) * | 1996-06-06 | 1998-06-16 | International Business Machines Corporation | High speed differential output driver with common reference |
| US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
| WO1998036496A1 (en) * | 1997-02-18 | 1998-08-20 | Rambus, Inc. | Bus driver circuit including a slew rate indicator circuit having a tunable current source |
| US6094075A (en) | 1997-08-29 | 2000-07-25 | Rambus Incorporated | Current control technique |
| US6870419B1 (en) | 1997-08-29 | 2005-03-22 | Rambus Inc. | Memory system including a memory device having a controlled output driver characteristic |
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1984
- 1984-12-05 NL NL8403693A patent/NL8403693A/nl not_active Application Discontinuation
-
1985
- 1985-11-19 DE DE8585201894T patent/DE3576026D1/de not_active Expired - Lifetime
- 1985-11-19 EP EP85201894A patent/EP0184875B1/en not_active Expired
- 1985-11-25 US US06/801,189 patent/US4691127A/en not_active Expired - Fee Related
- 1985-12-02 JP JP60269556A patent/JPH061899B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| NL8403693A (nl) | 1986-07-01 |
| US4691127A (en) | 1987-09-01 |
| JPS61137421A (ja) | 1986-06-25 |
| DE3576026D1 (de) | 1990-03-15 |
| EP0184875B1 (en) | 1990-02-07 |
| EP0184875A1 (en) | 1986-06-18 |
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