KR100337999B1 - 기준전압을사용한음전압의발생회로 - Google Patents

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Abstract

음전압 발생 회로에서, 기준 전압 발생 회로는 제1 기준 전압을 발생시킨다. 전압 분할 회로는 제1 기준 전압과 음전압 사이의 전압을 분할하여 분할 전압을 생성한다. 비교 회로는 제2 기준 전압과 분할 전압을 비교한다. 음전압 발생부는 비교 회로의 비교 결과에 기초하여 음전압을 발생시켜 전압 분할 회로에 제공한다. 분할 전압에 대응하는 전위는 음전압이 원하는 값과 같을 때 접지전위와 같다.

Description

기준 전압을 사용한 음전압의 발생 회로{GENERATION OF NEGATIVE VOLTAGE USING REFERENCE VOLTAGE}
본 발명은 음전압(negative voltage)을 발생하여 출력하기 위해 플래시 메모리와 같은 반도체 메모리와 동일한 칩 상에 제공되는 음전압 발생 회로에 관한 것이다.
음전압은 전형적으로 플래시 메모리에 저장된 내용을 소거하는데 사용된다. 그러나, 플래시 메모리에 제공되는 전압은 전형적으로 양전압(positive voltage)이며, 음전압은 제공되지 않는다. 따라서, 음전압 발생 회로가 플래시 메모리와 동일한 칩상에 제공되어 음전압을 발생시키는데 사용된다.
도 1은 종래의 음전압 발생 회로의 구조를 도시하는 블럭도이다. 종래의 음전압 발생 회로가 도 1을 참조하여 기술될 것이다.
이 종래의 음전압 발생 회로는 전압 분할 회로(82), 비교 회로(3), 발진기(4), 클럭 버퍼(5), 및 음전압 전하 펌프(6)으로 구성된다.
전압 분할 회로(82)는 음전압(104)와 전원 전압 VCC간의 전압을 분할하여 분할된 전압(102)를 출력한다. 비교 회로(3)은 기준 전압(120)의 전압값과 분할된 전압(102)의 전압값을 비교한다. 비교 회로(3)은 분할된 전압(102)의 전압값이 기준 전압(120)의 전압값보다 크거나 같을 때 발진기 제어 신호(103)을 활성 상태로 세트하며, 분할된 전압(102)의 전압값이 기준 전압(120)의 전압값보다 작을 때는 발진기 제어 신호(103)을 비활성 상태로 세트한다.
비교 회로(3)의 특정 구조가 도 2를 참조하여 기술될 것이다. 도 2를 참조하면, 비교 회로(3)은 저항(97), 전류 미러 회로의 p-채널 MOS 트랜지스터(91 및 92), 그 게이트가 기준 전압(120)을 수신하는 p-채널 MOS 트랜지스터(93), 그 게이트가 분할된 전압(102)를 수신하는 p-채널 MOS 트랜지스터(94), 전류 미러 회로의 n-채널 MOS 트랜지스터(95 및 96), 및 인버터(98)로 구성된다.
p-채널 MOS 트랜지스터(91)에서, 그 특성과 저항(97)에 기초하여 결정된 전류는 소오스와 트랜지스터(91)의 드레인 사이로 흐른다. 트랜지스터(91)을 통해 흐르는 전류와 동일한 전류값을 갖는 전류가 p-채널 MOS 트랜지스터(91)과 더불어 전류 미러를 구성하는 p-채널 MOS 트랜지스터(92)의 소오스 및 드레인 사이로 흐른다. 이런 식으로 p-채널 MOS 트랜지스터(92)는 p-채널 MOS 트랜지스터(93 및 94)에 전류를 공급하는 전류원으로서의 기능을 한다. 전류 미러 회로를 구성하는 n-채널 MOS 트랜지스터(95 및 96)은 p-채널 MOS 트랜지스터(93 및 94)에 부하로서 각각 접속된다.
분할된 전압(102)의 전압값이 기준 전압(120)의 전압값보다 크거나 같을 때, p-채널 MOS 트랜지스터(94)의 소오스 및 드레인 사이를 흐르는 전류는 감소된다. 분할된 전압(102)가 기준 전압(120)보다 작을 때, p-채널 MOS 트랜지스터(94)의 소오스와 드레인 사이에 흐르는 전류는 증가한다. 그 결과, 분할된 전압(102)는 기준 전압(120)보다 크거나 같아지고, 인버터(98)로 출력된 전압은 감소한다. 분할된 전압(102)가 기준 전압(120)보다 작을 때, 인버터(98)로 출력된 전압은 증가한다. 이러 식으로, 인버터(98)에 공급된 전압은 분할된 전압(102)가 기준 전압(120)보다 높은지 또는 낮은지에 따라 특정 범위의 진폭 범위 내에서 변동한다. 따라서, 인버터(98)의 논리 임계치가 그 진폭 내의 값으로 설정되면, 분할된 전압(102)가 기준 전압(120)보다 높은지 또는 낮은지를 가리키기 위해 발진기 제어 신호(103)이 발생될 수 있다.
발진기 제어 신호(103)이 활성 상태에 있을 때, 발진기(4)는 그 위상이 서로 반대되는 2개의 발진기 출력 신호(105 및 106)을 발생시켜 출력한다. 발진기(4)의 특정 구조가 도 3을 참조하여 기술될 것이다.
도 3에 도시된 바와 같이, 발진기(4)는 NAND 회로(110) 및 인버터(1111내지 1116)으로 구성된다.
NAND 회로(110)은 링 발진기의 루프에 제공된다. 발진기 제어 신호(103)은 NAND 회로(110)의 한 입력 단자에 제공된다. 따라서, 발진기 제어 신호(103)은 발진기 제어 신호(103)이 로우 레벨의 비활성 상태에 있을 때, 발진기(4)의 동작을정지시키기 위해 사용된다. 인버터(1111내지 1116)들은 링형태로 직렬로 접속된다. 인버터(1116)의 출력은 발진기 출력 신호(105)로서 출력되며, 인버터(1115)의 출력은 발진기 출력 신호(106)으로서 출력된다.
도4A 내지 도4C는 발진기 제어 신호(103)과 발진기 출력 신호(105 및 106)의 동작을 도시하는 타이밍 챠트이다. 도4A 및 도4C를 참조하면, 발진기 제어 신호(103)은 고레벨의 활성 상태에 있을 때 그 위상이 서로 반대되는 2개의 발진기 출력 신호(105 및 106)이 출력되며, 발진기 제어 신호(103)은 로우 레벨, 즉, GND의 비활성 상태에 있을 때 발진기 출력 신호(105 및 106)는 출력되지 않는다.
도 5에 도시된 바와 같이, 클럭 버퍼(5)는 발진기(4)로부터 출력된 발진기 출력 신호(105 및 106)을 수신하며, 그 다음, 각각 인버터(121 및 122) 및 인버터(123 및 124)를 통해 상보형 펄스 신호(107 및 108)로서 출력한다.
음전압 전하 펌프(6)은 상기 상보형 펄스 신호(107 및 108)로부터 음전압(104)를 발생시켜 출력한다. 음전압 전하 펌프(6)의 특정 구조가 도 6을 참조하여 기술될 것이다.
도 6에 도시된 바와 같이, 음전압 전하 펌프(6)은 p-채널 MOS 트랜지스터(1311내지 1316), 커패시터(1321내지 1326), 및 p-채널 MOS 트랜지스터(133)으로 구성된다. p-채널 MOS 트랜지스터(1311내지 1316)은 각각의 p-채널 MOS 트랜지스터의 게이트 및 소오스가 서로 접속되고, 나아가 한 트랜지스터의 소오스와 다른 트랜지스터의 드레인이 서로 인접한 트랜지스터들 사이에서 서로 접속되는 구조로 직렬로 접속된다.
p-채널 MOS 트랜지스터(1311, 1313, 1315)의 드레인들은 각각 커패시터(1321, 1323, 1325)를 통해 상보형 펄스 신호(107)에 접속된다. 또한, p-채널 MOS 트랜지스터(1312, 1314, 1316)의 드레인들은 각각 커패시터(1312, 1314, 1316)를 통해 상보형 펄스 신호(107)에 접속된다. p-채널 MOS 트랜지스터(1311)의 소오스는 음전압(104)로서 출력되고, p-채널 MOS 트랜지스터(1316)의 드레인은 p-채널 MOS 트랜지스터(133)의 소오스에 접속된다. p-채널 MOS 트랜지스터(133)의 게이트 및 드레인은 p-채널 MOS 트랜지스터(1316)의 드레인을 접지 전위에 세트하기 위해 접지에 접속된다.
음전압 전하 펌프(6)의 동작이 이하에 기술될 것이다. 설명을 간단히 하기 위해, p-채널 MOS 트랜지스터(1312)만을 사용하여 동작이 기술될 것이다. 그러나, 다른 p-채널 MOS 트랜지스터(1311, 1313내지 1316)의 동작도 p-채널 MOS 트랜지스터(1312)의 동작과 유사하다. 설명을 위해, p-채널 MOS 트랜지스터(1312)의 소오스는 노드(13a)인 것으로 간주하고, 그 드레인은 노드(13b)인 것으로 간주한다.
우선, 어떤 타이밍에서, 상보형 펄스 신호(107)은 전원 전압 VCC로 세트되고 상보형 펄스 신호(108)은 접지 전위로 세트된다고 가정한다. 이 경우에,노드(13a)는 커패시터(1321)에 의해 상승되기 때문에, 노드(13a)의 전위는 하이 레벨로 세트된다. 또한, 노드(13b)는 커패시터(1322)에 의해 하강하기 때문에, 노드(13b)의 전위는 로우 레벨에 세트된다. 노드(13a와 13b)간의 전위차가 임계치보다 크거나 같을 때, p-채널 MOS 트랜지스터(1312)는 ON 상태에 있다. 이 때, 노드(13a)의 전하는 그 전위가 로우 레벨에 있는 노드(13b)로 흘러간다. 노드(13a)에서 전하는 감소하므로 전위는 하강한다. 또한, 노드(13b)에서는 전하가 증가하므로 전위는 상승한다. 그 다음, 전하의 이동은 노드(13a)의 전위가 노드(13b)의 전위와 같을 때까지 계속된다.
그 다음 타이밍에서, 상보형 펄스 신호(107)이 접지 전위에 세트되고, 상보형 펄스 신호(108)은 전원 전압 VCC로 세트된다. 이 경우에, 노드(13a)는 커패시터(1321)에 의해 로우 레벨로 하강하기 때문에, 노드(13a)의 전위는 커패시터(1322)에 의해 상승한다. 또한, 노드(13b)는 커패시터(1322)에 의해 상승하기 때문에, 노드(13b)의 전위는 하이 레벨로 세트된다. 노드(13b)의 전위가 하이 레벨까지 상승하더라도, 그 게이트와 드레인은 동일한 전위를 유지하는데, 이는 게이트와 드레인이 서로 접속되어 있기 때문이다. 따라서, p-채널 MOS 트랜지스터(1312)는 OFF 상태에 머문다. 그러나, 상술한 전하의 이동은 p-채널 MOS 트랜지스터(1312)에 인접한 p-채널 MOS 트랜지스터(1311및 1313)에서 수행된다.
상보형 펄스 신호(107 및 108)은 전원 전위와 접지 전위 사이에서 교대로 스위칭되고, 나아가 p-채널 MOS 트랜지스터(1311내지 1316)은 상술한 동작을 반복한다. 따라서, 전하는 p-채널 MOS 트랜지스터(1311)에서 p-채널 MOS 트랜지스터(1316)의 방향으로 순차적으로 전송된다. p-채널 MOS 트랜지스터(1311)의 소오스는 음전압 전하 펌프(6)에서 가장 낮은 전위로 세트되고, 음전압(104)로서 출력된다.
종래의 음전압 발생 회로의 동작은 도1을 참조하여 이하에 기술될 것이다.
음전압(104)가 원하는 전압값보다 높다면, 분할된 전압(102)는 기준 전압(120)보다 더 높다. 따라서, 비교 회로(3)은 제어 신호(103)을 활성 상태로 세트한다. 발진기(4)는 활성 발진기 제어 신호(103)을 활성 상태로 세트한다. 발진기(4)는 활성 발진기 제어 신호(103)에 응답하여 발진기 출력 신호(105 및 106)을 발생시켜 출력한다. 그 다음, 클럭 버퍼(5)는 발진기 출력 신호(105 및 106)을 수신한 다음, 상보형 펄스 신호(107 및 108)로서 출력한다. 이러한 이유로 인해, 음전압 전하 펌프(6)은 음전압(104)의 전압값을 떨어뜨리는 기능을 한다.
음전압(104)가 원하는 전압값에 도달하여 전압 분할 회로(82)로부터 출력된 분할된 전압(102)가 기준 전압(120)과 동일해질 때, 발진기(4)는 발진기 출력 신호(105 및 106)을 출력하지 않는다. 이는, 비교 회로(3)이 발진기 제어 신호(103)을 비활성 상태로 세트하기 때문이다. 음전압 전하 펌프(6)은 비활성 발진기 제어 신호(103)에 응답하여 동작을 정지시킨다. 또한, 음전압(104)의 전압값은 한정된 전압값에 머문다.
이렇게 발생된 음전압(104)는 플래시 메모리에 저장된 내용을 소거하는데 사용된다. 그러나, 음전압(104)가 더 높아짐에 따라 메모리 셀에서의 소거 시간이 더 길어진다는 다른 문제점이 발생한다. 반면, 음전압(104)가 낮아짐에 따라 소거시간은 짧아진다. 그러나, 메모리 셀의 데이타 유지 시간의 열화와 같은 신뢰성의 문제가 발생한다. 최적 전압값은 이러한 조건에 비추어 제한된 전압값이 된다. 따라서, 플래시 메모리를 위한 최적 동작은 음전압(104)가 높은 정확성을 가질 것을 요구한다.
종래의 음전압 발생 회로에서, 전원 전압 VCC와 음전압(104)는 전압 분할 회로(82)에 의해 분할되어 분할된 전압(102)를 발생시킨다. 그러나 외부적으로 인가된 전원 전압 VCC의 전압값은 사용되는 상황에 따라 다르다. 따라서, 음전압(104)의 전압값에서 높은 정확성은 달성되지 못한다.
상기와 같은 문제를 해결하기 위해, 도 7에 도시된 바와 같이, 전원 전압 VCC대신에 약간의 변동을 갖는 접지 전위가 전원 분할 회로(82)에 인가되고, 접지 전위와 음전압(104) 사이의 전압이 분할 전압(102)를 생성시키기 위해 분할된다고 가정하자. 이 경우에, 높은 정확성을 갖는 음전압이 발생될 수 있다.
그러나, 도 7에 도시된 이 음전압 발생 회로는 기준 전위로서 음전위가 비교 회로(3)에 인가될 것을 요구한다. 이로 인해 비교 회로(3)의 구조는 복잡해진다.
이런 식으로, 종래의 음전압 발생 회로에서는 다음과 같은 문제점이 있다:
(1) 분할된 전압을 생성하도록 전원 전압과 음전압 사이의 전압이 분할될때, 전원 전압에서의 변동에 따른 영향으로 인해 높은 정확성을 갖는 음전압이 생성될 수 없다.
(2) 분할된 전압을 생성하기 위해 접지 전압과 음전압 사이의 전압이 분할될 때, 비교 회로의 기준 전압으로서 음전압이 필요하고, 그 결과 비교 회로의 구조가 복잡해진다.
본 발명은 상기와 같은 문제를 해결하는 것이다. 따라서, 본 발명의 목적은 복잡한 회로를 필요로 하지 않고도 높은 정확성의 음전압을 발생시킬 수 있는 음전압 발생 회로를 제공하는 것이다.
본 발명의 이와 같은 목적을 달성하기 위해, 음전압 발생 회로는 제1 기준 전압을 발생시키기 위한 기준 전압 발생 회로, 분할 전압을 생성하기 위해 제1 기준 전압과 음전압간의 전압을 분할하기 위한 전압 분할 회로, 제2 기준 전압과 분할 전압을 비교하기 위한 비교 회로, 및 상기 비교 회로의 비교 결과에 기초하여 음전압을 발생시켜 전압 분할 회로에 공급하기 위한 음전압 발생부를 포함한다.
전압 분할 회로는 제1 기준 전압에 접속된 제1 저항부, 및 제1 저항부와 음전압에 접속된 제2 저항부를 포함할 수 있다. 특히, 제1 저항부는 최소한 하나의 제1 저항 소자를 포함할 수 있으며, 제1 저항부는 상기 제1 저항 소자와 동일한 저항을 갖는 최소한 하나의 제2 저항 소자를 포함할 수 있다. 이 경우에, 제1 및 제2 저항부는 제1 도전형과는 다른 제2 도전형의 반도체 영역에 형성된 제1 도전형의 제1 웰(well) 내의 제1 및 제2 확산층으로서 형성된다. 제1 확산층은 제1 단부에서 제1 기준 전압에 접속되고, 제1 확산층의 제2 단부와 제2 확산층의 제1 단부는 분할 전압을 출력하기 위해 접속되고, 제2 확산층의 제2 단부는 음전압에 접속되고, 제1 웰은 제1 도전형에 기초하여 전원 전압 및 음전압 중 하나에 접속된다. 대신에, 제1 및 제2 저항부는 제1 도전형과는 다른 제2 도전형을 갖는 제2 웰 내에 형성된 제1 도전형의 제1 웰 내의 제1 및 제2 확산층으로서 형성되며, 제2 웰은 제1 도전형의 반도체 영역에 형성된다. 제1 확산층은 제1 단부에서 제1 기준 전압에 접속된다. 제1 확산층의 제2 단부와 제2 확산층의 제2 단부는 분할 전압을 출력하기 위해 접속된다. 제2 확산층의 제2 단부는 음전압에 접속되고, 제1 웰은 제1 도전형에 기초하여 양의 전원 전압 및 음전압 중 하나에 접속된다. 그리고, 제2 웰은 제1 도전형에 기초하여 양의 전원 전압 및 제1 도전형 중 다른 하나에 접속된다.
전압 분할 회로는 직렬로 접속된 복수의 MOS 트랜지스터들을 포함할 수 있다. 이 경우에, MOS 트랜지스터들 중 첫번째 하나의 소오스는 제1 기준 전압에 접속되고, MOS 트랜지스터들 중 마지막 트랜지스터의 드레인은 음전압에 접속된다. 또한, 복수의 MOS 트랜지스터들 각각의 소오스 및 게이트는 서로 접속되고, MOS 트랜지스터의 드레인 및 웰 접촉부는 서로 접속되며, MOS 트랜지스터의 드레인은 복수의 MOS 트랜지스터들 중 그 다음 트랜지스터의 소오스에 접속된다. 복수의 트랜지스터들 각각은 양호하게는 제1 도전형의 반도체 영역에 형성된 제2 도전형의 제2 웰에 형성된 제1 도전형의 제1 웰에 형성되며, 제2 웰은 양호하게는 제1 도전형에 기초하여 양의 전원 전압과 음전압 중 하나에 접속된다.
이와는 달리, 전압 분할 회로는 직렬로 접속된 제1 그룹의 MOS 트랜지스터와 제1 그룹에 직렬로 접속된 제2 그룹의 MOS 트랜지스터들을 포함할 수 있다. 각각의 MOS 트랜지스터 회로들은 제1 세트의 제1 MOS 트랜지스터 및 직렬로 접속된 제1 스위치, 제2 MOS 트랜지스터 및 직렬로 접속된 제2 스위치, 그리고 제3 세트의 제3 스위치를 포함할 수 있다. 제1 및 제3 세트는 병렬로 접속된다. 또한, 제1 그룹의 MOS 트랜지스터들 중 제1 트랜지스터는 기준 전압에 접속되고 제2 그룹의 마지막 트랜지스터는 음전압에 접속된다.
전압 분할 회로 및 비교 회로는 양호하게는 서로 인접하도록 배치되어 접지 전위 패드에 접속된다.
본 발명의 또 다른 목적을 달성하기 위해, 반도체 장치에서 음전압을 발생시키기 위한 방법은 다음과 같은 단계들을 포함한다:
분할 전압을 생성하기 위해 일정한 내부 전압과 음전압간의 차이분 전압을 분할하는 단계;
기준 전압과 분할 전압을 비교하는 단계; 및
상기 비교 결과에 기초하여 음전압을 발생시키는 단계.
내부 전압은 전원 전압으로부터 발생된다. 또한, 음전압이 원하는 값에 도달할 때 분할 전압은 0이다.
본 발명의 역시 또 다른 목적을 달성하기 위해, 음전압 발생 회로는 기준 전압을 발생시키기 위한 기준 전압 발생 회로, 분할 전압을 생성하기 위해 기준 전압과 음전압 사이의 전압을 분할하기 위한 전압 분할 회로, 접지 전위와 상기 분할전압에 대응하는 전위를 비교하기 위한 비교 회로, 및 비교 회로의 비교 결과에 기초하여 음전압을 발생시켜 전압 분할 회로에 공급하기 위한 음전압 발생부를 포함한다.
도 1은 종래의 음전압 발생 회로의 구조를 도시하는 블럭도.
도 2는 종래의 음전압 발생 회로의 비교 회로(3)의 구조를 도시하는 회로도.
도 3은 도 1에 도시된 종래의 음전압 발생 회로의 발진기(4)의 구조를 도시하는 회로도.
도 4의 (a) 내지 도 4의 (c)는 종래의 음전압 발생 회로의 발진기(4)의 신호 파형을 도시하는 타이밍도.
도 5는 도 1에 도시된 종래의 음전압 발생 회로의 클럭 버퍼(5)의 구조를 도시하는 회로도.
도 6은 도1 에 도시된 종래의 음전압 발생 회로의 음전압 전하 펌프(6)의 구조를 도시하는 회로도.
도 7은 또 다른 종래의 음전압 발생 회로의 구조를 도시하는 구조도.
도 8은 본 발명의 제1 실시예에서의 음전압 발생 회로의 구조를 도시하는 블럭도.
도 9a는 본 발명의 제1 실시예의 음전압 발생 회로의 전압 분할 회로(2a)를 도시하는 회로도.
도 9b는 본 발명의 제1 실시예의 음전압 발생 회로의 또 다른 전압 분할 회로(2b)를 도시하는 회로도.
도 10a는 2중 웰 구조로 형성된 도 9a의 전압 분할 회로(2a)의 단면도.
도 10b는 3중 웰 구조로 형성된 도 9b의 전압 분할 회로(2b)의 단면도.
도 11은 본 발명의 제2 실시예에 따른 음전압 발생 회로 내의 전압 분할 회로(2c)의 구조의 회로도.
도 12는 3중 웰 구조로 형성된 도 11의 전압 분할 회로(2c)의 단면도.
도 13은 본 발명의 제3 실시예에 따른 음전압 발생 회로 내의 전압 분할 회로(2D)의 회로도.
도 14는 본 발명의 제4 실시예에 따른 음전압 발생 회로 내의 결선 패턴 배치를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기준 전압 발생 회로
2 : 전압 분할 회로
3 : 비교 회로
4 : 발진기
5 : 클럭 버퍼
6 : 음전압 전하 펌프
101 : 기준 전압
102 : 분할 전압
103 : 발진기 제어 신호
104 : 음전압
105 : 발진기 출력 신호
106 : 발진기 출력 신호
107 : 상보형 펄스 신호
108 : 상보형 펄스 신호
본 발명의 음전압 발생 회로가 첨부된 도면을 참조하여 이하에 상세히 기술될 것이다.
도 8은 본 발명의 제1 실시예에 따른 음전압 발생 회로의 구조를 도시하는 블럭도이다. 도 1에 있는 참조 번호와 유사한 참조 번호는 유사한 구성 요소를 가리킨다.
제1 실시예의 음전압 발생 회로는 기준 전압 발생 회로(1), 전압 분할 회로(2), 비교 회로(3), 음전압 발생 회로부로 구성된다. 음전압 발생 회로부는 발진기(4), 클럭 버퍼(5), 음전압 전하 펌프(6)으로 구성된다.
기준 전압 발생 회로(1)은 전원 전압 VCC와 접지 사이의 전압값을 갖는 일정한 전압을 발생시킨 다음 전압 분할 회로(2)에 기준 전압(101)로서 출력한다.
전압 분할 회로(2)는 기준 전압 발생기(1)로부터 출력된 기준 전압(101)과 음전압(104)간의 차이분 전압을 분할한 다음, 분할된 전압을 분할 전압(102)로서 출력한다. 이 전압 분할 회로(2)에서, 분할된 전압(102)는 음전압(104)가 원하는 전압값과 동일하게 될 때 접지 전위와 같아진다고 가정하자. 따라서, 전압 분할 회로(2)는 전원 전압 VCC의 변동에 따른 영향을 받지 않고 분할된 전압(102)를 발생시킬 수 있다.
비교 회로(3)은 기준 전압의 전압값과 분할된 전압(102)의 전압값을 비교한다. 비교 회로(3)은 분할된 전압(102)의 전압값이 기준 전압(이 예에서는 0V)보다 크거나 같을 때는 발진기 제어 신호(103)을 활성 상태로 세트하며, 분할된 전압(102)의 전압값이 기준 전압값보다 낮을 때는 발진기 제어 신호(103)을 비활성 상태로 세트한다.
전압 분할 회로(2)는, 음전압(104)가 원하는 음전압과 같을 때 전압 분할 회로(2)에 의해 출력된 분할 전압(102)는 접지 전위와 같아지도록 하는 방식으로 설계된다. 따라서, 발진기 제어 신호(103)을 발생시키기 위해 비교 회로(3)이 분할 전압(102)와 접지 전위를 비교하는 것으로 충분하다. 따라서, 비교 회로(3)에 복잡한 회로가 사용될 필요가 없다.
발진기(4)는, 발진기 제어 신호(103)이 활성 상태에 있을 때 위상이 서로 반대되는 2개의 발진기 출력 신호(105 및 106)을 출력한다.
클럭 버퍼(5)는 발진기(4)로부터 출력된 발진기 출력 신호(105 및 106)를 수신하여 각각 인버터(121 및 122)와 인버터(123 및 124)를 통해 상보형 펄스 신호(107 및 108)로서 출력한다.
비교 회로(3), 클럭 버퍼(5), 및 음전압 전하 펌프(6)의 구조들은 도2, 3, 5, 및 6에 도시된 것과 유사하다. 따라서, 설명은 생략한다.
다음으로, 전압 분할 회로(2)의 특정 예가 도 9a 및 9b와 도 10a 및 10b를 참조하여 이하에 기술될 것이다. 도 9a 및 9b는 전압 분할 회로(2)가 저항 분할회로를 사용하여 형성된 특정 예를 도시한다.
도 9a는 전압 분할 회로(2)의 특정 예로서 전압 분할 회로(2a)를 도시한다. 전압 분할 회로(2a)는 서로 직렬로 연결되어 있으며 그 전압값이 서로 다른 2개의 저항(21 및 22)으로 구성된다. 전압 분할 회로(2a)에서, 2개의 저항(21 및 22)의 각각의 값은, 원하는 음전압(104)가 얻어질 때 분할된 전압(102)가 접지 전위와 같아지도록 변경된다.
도 9b는 전압 분할 회로(2)의 또 다른 특정 예로서 전압 분할 회로(2b)를 도시한다. 이 전압 분할 회로(2b)에서, 동일한 값을 갖는 7개의 저항(231내지 237)은 직렬로 접속된다. 이 전압 분할 회로(2b)에서, 접속될 저항의 개수는 원하는 음전압이 달성될 때 분할 전압(102)가 접지 전위와 같아지도록 하는 방식으로 변경된다.
도 10a 및 10b는 도 9a에 도시된 전압 분할 회로(2a)의 반도체 구조의 단면을 도시한다. 도 10a는 전압 분할 회로(2a)가 2중 웰 구조로 형성된 경우를 도시한다. 도 10b는 전압 분할 회로(2a)가 3중 웰 구조로 형성된 경우를 도시한다.
우선, 도 10a에 도시된 2중 웰 구조가 기술될 것이다.
도 10a에 도시된 전압 분할 회로(2a)에서, N 웰(34)는 p-형 기판(31)에 형성된다. p-형 불순물 확산층(32 및 33)은 N 웰(34)의 표면에 형성된다. 기준 전압(101)은 p-형 불순물 확산층(32)의 한쪽 끝에 인가되고, 다른 쪽 끝은 p-형 불순물 확산층(33) 중 하나에 접속된다. 또한, 분할된 전압(102)가 그로부터 출력된다. 음전압(104)는 p-형 불순물 확산층(33)의 다른쪽 끝에 접속된다. 전원 전압 VCC는 N 웰 접촉부(39)를 통해 N 웰(34)에 인가된다. p-형 기판(31)은 접지에 접속된다. 따라서, N 웰(34)의 전위는 p-형 기판(31)의 전위보다 높으며, p-형 기판(31) 및 N 웰(34)는 전기적으로 서로 절연된다. p-형 불순물 확산층(32)에 인가되는 기준 저압(101)과 p-형 불순물 확산층(33)에 인가되는 음전압(104)는 전원 전압(VCC)보다 낮다. 따라서, p-형 불순물 확산층(32 및 33)과 N 웰(34)는 전기적으로 서로 절연된다.
도 10a에 도시된 전압 분할 회로(2a)에서, 저항(21)은 p-형 불순물 확산층(32)로 구성되고, 저항(22)는 p-형 불순물 확산층(33)으로 이루어진다.
p-형 불순물 확산층(32 및 33)의 전기적 도전 특성들은 확산된 불순물 이온의 밀도, 확산 깊이, 및 면적에 기초하여 결정된다. 따라서, p-형 불순물 확산층에의 확산된 불순물의 밀도, 확산 깊이 및 면적은, 음전압(104)가 원하는 전압값과같아질 때 분할된 전압(101)이 접지 전위와 같아지도록 저항들의 값을 결정하기 위해 조절된다.
도 10b에 도시된 3중 웰 구조의 경우가 이하에 설명될 것이다.
도 10b에 도시된 전압 분할 회로(2a)에서, N 웰(37)은 p-형 기판(31)에 형성되고, P 웰(38)은 N 웰(37)에 형성된다. n형 불순물 확산층(35 및 36)은 P 웰(38)의 표면에 형성된다. 기준 전압(101)은 n형 불순물 확산층(35)의 한 쪽 끝에 인가되고, n형 불순물 확산층(35)의 다른쪽 끝은 n형 불순물 확산층(36)의 한 쪽 끝에접속된다. 분할된 전압(102)는 이로부터 출력된다. 음전압(104)는 n형 불순물 확산층(36)의 다른쪽 끝에 인가된다. 전원 전압(VCC)는 N 웰 접촉부(40)을 통해 N 웰(37)에 인가된다. p-형 기판(31)은 접지에 접속된다. 따라서, p-형 기판(31)과 N 웰(37)은 전기적으로 서로 절연된다. P 웰(38)에 인가되는 음전압(104)는 전원 전압(VCC)보다 낮다. 따라서, P 웰(38)과 N 웰(37)은 전기적으로 서로 절연된다.
도 10b에서, 저항들의 값은 도 10a에서와 유사한 방식으로 결정된다. 도 10b에 도시된 3중 웰 구조는, N 웰(37)과 P 웰(38)의 마스타 패턴이 설계될 때 여유가 필요하기 때문에, 면적이 증가한다는 단점이 있다. 그러나, 3중 웰 구조는 2중 웰 구조에 비해 접합들간의 전위차가 작게 만들어진다는 장점이 있다.
특히, 도 10a에 도시된 2중 웰 구조에서, 음전압(104)와 그 전위가 전원 전압(VCC)와 같은 N 웰(34)간의 전압은 접합들간의 최고 전압이다. 예를 들어, 전원 전압 VCC가 5V이고 음전압(104)가 -12V이면, 이 전압은 17V이다.
반면, 도 10b의 3중 웰 구조에서, 기준 전압(101)과 그 전위가 음전압(104)와 같은 P 웰(38)간의 전압은 접합들간의 최고 전압이다. 만일, 기준 전압(101)이 2V이고 음전압(104)가 -12V이면, 이 전압은 17V보다 낮은 14V이다. 이런 식으로, 접합간의 전위차는 3중 구조에서보다 작게 만들어질 수 있다.
이제, 도 9a에 도시된 전압 분할 회로(2a)의 구조가 기술될 것이다. 그러나, 도 9b에 도시된 전압 분할 회로(2b)는 2중 웰 또는 3중 웰 구조를 사용하여 유사하게 만들어 질 수 있다.
동일한 크기를 갖는 복수의 저항들이 이 경우에 형성된다. 그러나, 같은 크기를 갖는 이들 저항들의 값들은, 마스크 패턴, 불순물 밀도, 확산 깊이 및 면적이 다르다하더라도 같은 방향으로 변동한다. 따라서, 동일한 크기를 갖는 복수의 저항들이 제공되고 이 복수의 저항들을 사용하여 전압이 분할되는 경우에, 그 크기가 서로 다른 저항들을 사용하여 전압이 분할되는 경우와 비교하여, 높은 정밀도를 갖는 전압 분할 회로가 얻어질 수 있다.
본 발명의 제2 실시예에 따른 음전압 발생 회로가 이하에 설명될 것이다.
제2 실시예의 음전압 발생 회로는 도 8에 도시된 제1 실시예의 전압 분할 회로(2)의 특정예 대신에 도 11에 도시된 전압 분할 회로(2c)를 사용한다. 제1 실시예에서, 전압 분할 회로(2)는 저항 분할 회로를 사용하여 구성된다. 그러나, 제2 실시예에서, 기준 전압(101)과 음전압(104)는 n-채널 MOS 트랜지스터를 사용하여 분할되어, 분할된 전압(102)가 발생된다. 전압 분할 회로(2c)에서, 도 11에 도시된 바와 같이, 7개의 n-채널 MOS 트랜지스터(421내지 427)이 직렬로 접속된다.
도 12는 도 11의 전압 분할 회로의 단면도이다. 7개의 n-채널 MOS 트랜지스터(421내지 427)은 동일한 구조를 가진다. 따라서, 단지 n-채널 MOS 트랜지스터(421)만이 기술될 것이다.
n-채널 MOS 트랜지스터(421)의 경우에, N 웰(55)는 p-형 기판(56)에 형성되고, P 웰(54)는 N 웰(55)에 형성된다. 드레인 확산층(51), 소오스 확산층(52), 및 P 웰 접촉부(53)은 P 웰(54)의 표면에 형성된다. 게다가, 게이트 전극(58)은 P웰(54) 상의 절연막을 통해 형성된다.
게이트 전극(58) 및 드레인 확산층(51)은 서로 접속되고, 기준 전압(101)은 게이트 전극(58)과 드레인 확산층(51)에 인가된다. 소오스 확산층(52)와 P 웰 접촉부(53)은 서로 접속되고, n-채널 MOS 트랜지스터(421)에 인접한 n-채널 MOS 트랜지스터(422)의 드레인 확산층에도 접속된다. 그 다음, 분할된 전압(102)는 n-채널 MOS 트랜지스터(421)과 n-채널 MOS 트랜지스터(422)사이의 부분으로부터 출력된다. 전원 전압 VCC는 N 웰 접촉부(57)을 통해 N 웰(55)로 인가된다.
드레인 확산층(51)에 전압이 인가될 때, 소오스 확산층(52)와 드레인 확산층(51)간의 전위차가 n-채널 MOS 트랜지스터(421)의 임계치보다 크거나 같다면, n-채널 MOS 트랜지스터(421)은 도전 상태로 설정된다. 따라서, 전류가 흐르기 시작한다.
예를 들어, 임계 전압이 1V라 가정하자. 도 11의 임계 분할 전압(2c)는 7개의 n-채널 MOS 트랜지스터(421내지 427)로 구성되어 있기 때문에, 기준 전압(101)과 음전압(104)가 7V보다 크거나 같다면 전류가 흐르기 시작한다. 그 다음, 전압 분할 회로(2c)가 전압 분할 회로로서의 동작을 시작한다. 이 때, 동일한 전류가 n-채널 MOS 트랜지스터(421내지 427) 모두를 통해 흐르기 시작한다. 따라서, 게이트 전극(58)과 소오스 확산층(52) 사이의 전위차는 n-채널 MOS 트랜지스터(421내지427)의 어느 것에도 동일하다. 각각의 소오스 확산층(52)는 P 웰 접촉부(53)을 통해 P 웰(54)에 접속되기 때문에, 기판 영향에 따른 임계 전압의 변동은 없다.
상술한 바와 같이, 제2 실시예에서, n-채널 MOS 트랜지스터(421내지 427)의 모든 상호 컨덕컨스(mutual conductance) gm이 동일하도록 설계되면, 높은 정밀성을 갖는 전압 분할 회로가 낮은 소모 전류와 작은 블럭 크기로 달성될 수 있다.
전압 분할 회로(2c)에서, 동일한 크기를 갖는 n-채널 MOS 트랜지스터(421내지 427)가 도 9b에 도시된 저항 분할을 사용한 전압 분할 회로(2b)와 유사하게 직렬로 접속된다. 따라서, 저항들의 값은 마스크 패턴, 불순물 밀도, 확산된 깊이, 및 면적이 변동하더라도 동일한 방향으로 변동한다. 따라서, 그 크기가 서로 다른 n-채널 MOS 트랜지스터들을 사용하여 분할하는 방식에 비해, 높은 정밀성을 갖는 전압 분할 회로가 달성될 수 있다.
본 발명의 제3 실시예에 따른 음전압 발생 회로가 기술될 것이다.
제3 실시예에서의 음전압 발생 회로는 도 8에 도시된 전압 분할 회로(2)의 특정예와 같이 도 13에 도시된 전압 분할 회로(2d)를 사용한다.
n-채널 MOS 트랜지스터(421내지 428, 및 626내지 628)으로 구성된 이 전압 분할 회로(2d)는 제2 실시예의 전압 분할 회로(2c)와 유사하게 기준 전압(101)과 음전압(104)간의 전압을 분할한다. 또한, 스위치(641내지 649)는 이 분할된 전압을 원하는 음전압(104)에 세트하도록 배치된다.
n-채널 MOS 트랜지스터(626내지 628)의 상호 컨덕턴스 gm은 n-채널 MOS 트랜지스터(421내지 428)의 상호 컨덕턴스 gm보다 더 크도록 설계된다. 또한, n-채널 MOS 트랜지스터(626내지 628)의 각각의 소오스 및 드레인간의 전압은 n-채널 MOS 트랜지스터(421내지 428)의 각각의 소오스 및 드레인간의 전압의 반이 되게끔 설정된다.
예를 들어, 만일, 기준 전압(101)이 2V일 때 스위치(641, 644, 및 647)만이 턴온되고 다른 스위치들은 턴오프되면, 전압 분할 회로(2d)는 도 11에 도시된 전압 분할 회로(2c)와 유사하게 된다. 따라서, 음전압(104)가 -14V일 때, 분할된 전압(102)는 접지 전위와 같아진다. 또한, 만일, 음전압(104)가 -14V일 때 스위치(621, 624, 및 628)만이 턴온되고 다른 스위치들은 턴오프된다면, 분할된 전압(102)는 접지 전위와 같아진다.
상술한 바와 같이, 이 실시예에서, 만일 기준 전압(101)이 2V일 때 스위치(641내지 649)가 아래의 표1에 도시된 바와 같이 스위칭되다면, 음전압(104)로서 설정될 수 있는 전압값은 -8V와 -14V사이에서 1V 간격으로 선택될 수 있다.
이러한 방식으로, 원하는 음전압(104)의 전압값은 스위치들을 스위칭하여 n-채널 MOS 트랜지스터들의 접속을 스위칭함으로써 선택될 수 있다.
전압(104), V SW647 SW648 SW649 SW644 SW645 SW646 SW641 SW642 SW643
-14 ON OFF OFF ON OFF OFF ON OFF OFF
-13 OFF ON OFF ON OFF OFF ON OFF OFF
-12 OFF OFF ON ON OFF OFF ON OFF OFF
-11 OFF OFF ON OFF ON OFF ON OFF OFF
-10 OFF OFF ON OFF OFF ON ON OFF OFF
-9 OFF OFF ON OFF OFF ON OFF ON OFF
-8 OFF OFF ON OFF OFF ON OFF OFF ON
앞의 설명에서, n-채널 MOS 트랜지스터들간의 접속이 스위치(641내지 649)들을 사용하여 스위칭되는 예가 이 실시예에서 기술된다. 그러나, 실제로 반도체를 사용하여 구현될 때, 접속을 스위칭하기 위해 결선 패턴을 변경하는 것이 가능하다. 따라서, n-채널 MOS 트랜지스터들간의 접속은 어떠한 스위치도 필요없이 달성될 수 있다.
그 다음, 본 발명의 제4 실시예에 따른 음전압 발생 회로가 기술될 것이다.
제4 실시예의 음전압 발생 회로에서, 기준 전압 발생기(1)의 접지 패턴과 비교 회로(3)의 접지 패턴은 공통 접지 패드에 접속되고, 기준 전압 발생기(1)과 비교 회로(3)은, 제1 내지 제3 실시예의 음전압 발생 회로에서, 접지 패드로부터 흘러나오는 전류값들과 같은 특성들이 실질적으로 서로 동일한 위치상에 제공된다. 제4 실시예에서, 기준 전압 발생기(1)과 비교 회로(3)은 상술한 위치 관계를 가지도록 배치되기 때문에, 기준 전압 발생기(1)과 비교 회로(3)간의 전압 편이는 상쇄될 수 있다. 따라서, 제1 내지 제3 실시예의 효과 외에도 높은 정확성을 갖는 음전압(104)가 달성될 수 있다. 특히, 기준 전압 발생기(1)과 비교 회로(3)은 도 14에 도시된 바와 같이 위치 A 및 B상에 배치되며, 접지 패턴(71)에 접속된다. 따라서, 상술한 조건이 만족된다. 그러나, 기준 전압 발생기(1)과 비교 회로(3)이 위치 A 및 C 또는 위치 B 및 C 상에 배치될 때, 상술한 조건은 만족되지 않는다.
상술한 바와 같이, 본 발명에 따르면 높은 정확성을 갖는 음전압이 복잡한 회로 없이도 달성될 수 있다.

Claims (17)

  1. 음전압 발생 회로에 있어서,
    제1 기준 전압을 발생시키기 위한 기준 전압 발생 회로;
    상기 제1 기준 전압 및 음전압간의 전압을 분할하여 분할 전압을 생성하기 위한 전압 분할 회로;
    제2 기준 전압과 상기 분할 전압을 비교하기 위한 비교 회로; 및
    상기 비교 회로의 비교 결과에 기초하여 상기 음전압을 발생시켜 상기 전압 분할 회로에 제공하기 위한 음전압 발생부
    를 포함하며,
    상기 전압 분할 회로와 상기 비교 회로는 서로 인접하도록 배치되고,
    상기 기준 전압 발생 회로의 접지 패턴과 상기 비교 회로의 접지 패턴이 공통 접지 전위 패드에 접속되며,
    상기 전압 분할 회로는 상기 제1 기준 전압에 접속된 제1 저항부, 및 상기 제1 저항부와 상기 음전압에 접속된 제2 저항부를 포함하고,
    상기 제1 및 제2 저항부는, 제1 도전형과는 다른 제2 도전형을 갖는 제2 웰내에 형성된 상기 제1 도전형의 제1 웰 내에, 제1 및 제2 확산층으로서 형성되며, 상기 제2 웰은 상기 제1 도전형의 반도체 영역에 형성되고,
    상기 제1 확산층은 제1 단부에서 상기 제1 기준 전압에 접속되고, 상기 제1 확산층의 제2 단부와 상기 제2 확산층의 제1 단부는 상기 분할 전압을 출력하기 위해 접속되고, 상기 제2 확산층의 제2 단부는 상기 음전압에 접속되고, 상기 제1 웰은 상기 음전압에 접속되고, 상기 제2 웰은 양의 전원 전압에 접속되는 음전압 발생 회로.
  2. 제1항에 있어서, 상기 제1 저항부는 적어도 하나의 제1 저항 소자를 포함하고, 상기 제2 저항부는 상기 제1 저항 소자와 동일한 저항을 갖는 적어도 하나의 제2 저항 소자를 포함하는 음전압 발생 회로.
  3. 반도체 장치에서 음전압을 발생시키는 방법에 있어서,
    분할 전압을 발생시키기 위하여 일정한 내부 전압과 음전압간의 차전압을 분할하는 단계;
    기준 전압과 상기 분할 전압을 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 음전압을 발생시키는 단계
    를 포함하며,
    상기 분할 단계는 직렬로 접속된 제1 그룹의 MOS 트랜지스터와 제2 그룹의 MOS 트랜지스터 회로를 사용하여 상기 차전압을 분할하는 단계를 포함하며, 상기 제2 그룹은 상기 제1 그룹에 직렬로 접속되고, 상기 MOS 트랜지스터 회로들 각각은 직렬로 접속된 제1 MOS 트랜지스터와 제1 스위치로 이루어진 제1 세트, 직렬로 접속된 제2 MOS 트랜지스터와 제2 스위치로 이루어진 제2 세트, 및 제3 스위치로 이루어진 제3 세트를 포함하며, 상기 제1 내지 제3 세트는 병렬로 접속되는 음전압발생 방법.
  4. 제3항에 있어서, 전원 전압으로부터 상기 내부 전압을 발생시키는 단계를 더 포함하는 음전압 발생 방법.
  5. 제3항에 있어서, 상기 분할 전압은 상기 음전압이 원하는 값에 도달할 때 0인 음전압 발생 방법.
  6. 제3항에 있어서, 상기 분할 단계는 상기 제1 기준 전압에 접속된 제1 저항부, 및 상기 제1 저항부 및 상기 음전압에 접속된 제2 저항부를 사용하여 상기 차전압을 분할하는 단계를 포함하는 음전압 발생 방법.
  7. 음전압 발생 회로에 있어서,
    기준 전압을 발생시키기 위한 기준 전압 발생 회로;
    상기 기준 전압과 음전압간의 전압을 분할하여 분할 전압을 생성하기 위한 전압 분할 회로;
    상기 분할 전압에 대응하는 전위와 접지 전위를 비교하기 위한 비교 회로; 및
    상기 비교 회로에 의한 비교 결과에 기초하여 상기 음전압을 발생시켜 상기 전압 분할 회로에 제공하기 위한 음전압 발생부
    를 포함하며,
    상기 전압 분할 회로와 상기 비교 회로는 서로 인접하도록 배치되고,
    상기 기준 전압 발생 회로의 접지 패턴과 상기 비교 회로의 접지 패턴이 공통 접지 전위 패드에 접속되며,
    상기 전압 분할 회로는 직렬로 접속된 제1 그룹의 MOS 트랜지스터와 제2 그룹의 MOS 트랜지스터 회로를 포함하며, 상기 제2 그룹은 상기 제1 그룹에 직렬로 접속되고, 상기 MOS 트랜지스터 회로들 각각은 직렬로 접속된 제1 MOS 트랜지스터와 제1 스위치로 이루어진 제1 세트, 및 직렬로 접속된 제2 MOS 트랜지스터와 제2 스위치로 이루어진 제2 세트, 제3 스위치로 이루어진 제3 세트를 포함하고, 상기 제1 내지 제3 세트는 병렬로 접속되고,
    상기 제1 그룹의 상기 MOS 트랜지스터들 중 제1 트랜지스터는 상기 기준 전압에 접속되고, 상기 제2 그룹의 상기 세트들 중 최종 세트는 상기 음전압에 접속되는 음전압 발생 회로.
  8. 제7항에 있어서, 상기 전압 분할 회로는 상기 기준 전압에 접속된 제1 저항부, 및 상기 제1 저항부와 상기 음전압에 접속된 제2 저항부를 포함하는 음전압 발생 회로.
  9. 제8항에 있어서, 상기 제1 저항부는 적어도 하나의 제1 저항 소자를 포함하고, 상기 제2 저항부는 상기 제1 저항 소자와 동일한 저항을 갖는 적어도 하나의제2 저항 소자를 포함하는 음전압 발생 회로.
  10. 제8항에 있어서, 상기 제1 및 제2 저항부는 제1 도전형과는 다른 제2 도전형을 갖는 반도체 영역에 형성되는 상기 제1 도전형의 제1 웰 내에 제1 및 제2 확산층으로서 형성되며,
    상기 제1 확산층은 제1 단부에서 상기 기준 전압에 접속되고, 상기 제1 확산층의 제2 단부와 상기 제2 확산층의 제1 단부는 상기 분할 전압을 출력하기 위해 접속되며, 상기 제2 확산층의 제2 단부는 상기 음전압에 접속되고, 상기 제1 웰은 상기 제1 도전형에 기초하여 양의 전원 전압 및 상기 음전압 중 하나에 접속되는 음전압 발생 회로.
  11. 제8항에 있어서, 상기 제1 및 제2 저항부는 제1 도전형과는 다른 제2 도전형을 갖는 제2 웰 내에 형성된 상기 제1 도전형의 제1 웰 내에 제1 및 제2 확산층으로서 형성되며, 상기 제2 웰은 상기 제1 도전형의 반도체 영역에 형성되고,
    상기 제1 확산층은 제1 단부에서 상기 기준 전압에 접속되고, 상기 제1 확산층의 제2 단부와 상기 제2 확산층의 제1 단부는 상기 분할 전압을 출력하기 위해 접속되며, 상기 제2 확산층의 제2 단부는 상기 음전압에 접속되고, 상기 제1 웰은 상기 제1 도전형에 기초하여 양의 전원 전압과 상기 음전압 중 하나에 접속되며, 상기 제2 웰은 상기 제1 도전형에 기초하여 상기 양의 전원 전압과 상기 음전압 중 다른 하나에 접속되는 음전압 발생 회로.
  12. 제7항에 있어서, 상기 전압 분할 회로는 직렬로 접속된 복수의 MOS 트랜지스터들을 포함하며,
    상기 MOS 트랜지스터들 중 제1 트랜지스터의 소오스는 상기 기준 전압에 접속되고, 상기 MOS 트랜지스터들 중 최종 트랜지스터의 드레인은 상기 음전압에 접속되며,
    상기 복수의 MOS 트랜지스터들 각각의 소오스 및 게이트는 서로 접속되고, 상기 MOS 트랜지스터들의 드레인 및 웰 접촉부(well contact)는 서로 접촉되며, 상기 MOS 트랜지스터의 상기 드레인은 상기 복수의 MOS 트랜지스터들 중의 다음 트랜지스터의 소오스에 접속되는 음전압 발생 회로.
  13. 제12항에 있어서, 상기 복수의 MOS 트랜지스터들 각각은 제1 도전형의 반도체 영역에 형성되는 제2 도전형의 제2 웰 내에 형성되는 상기 제1 도전형의 제1 웰 내에 형성되며, 상기 제2 웰은 상기 제1 도전형에 기초하여 양의 전원 전압과 상기 음전압 중 하나에 접속되는 음전압 발생 회로.
  14. 제1항에 있어서,
    상기 전압 분할 회로는 직렬로 접속된 복수의 MOS 트랜지스터들을 포함하고,
    상기 MOS 트랜지스터들 중 제1 트랜지스터의 소오스는 상기 제1 기준 전압에 접속되고, 상기 MOS 트랜지스터들 중 최종 트랜지스터의 드레인은 상기 음전압에접속되며,
    상기 복수의 MOS 트랜지스터들 각각의 소오스 및 게이트는 서로 접속되고, 상기 MOS 트랜지스터의 드레인 및 웰 접촉부는 서로 접속되며, 상기 MOS 트랜지스터의 상기 드레인은 상기 복수의 MOS 트랜지스터들 중 다음 트랜지스터의 소오스에 접속되는 음전압 발생 회로.
  15. 제3항에 있어서, 상기 분할 단계는 직렬로 접속된 복수의 MOS 트랜지스터들을 사용하여 상기 차전압을 분할하는 단계를 포함하는 음전압 발생 방법.
  16. 제14항에 있어서, 상기 복수의 MOS 트랜지스터들 각각은 제1 도전형의 반도체 영역에 형성된 제2 도전형의 제2 웰 내에 형성된 상기 제1 도전형의 제1 웰 내에 형성되며, 상기 제2 웰은 상기 제1 도전형에 기초하여 양의 전원 전압 및 상기 음전압 중 하나에 접속되는 음전압 발생 회로.
  17. 제14항에 있어서, 상기 전압 분할 회로는 직렬로 접속된 제1 그룹의 MOS 트랜지스터들과 제2 그룹의 MOS 트랜지스터 회로를 포함하며, 상기 제2 그룹은 상기 제1 그룹에 직렬로 접속되고, 상기 MOS 트랜지스터 회로들 각각은 직렬로 접속된 제1 MOS 트랜지스터와 제1 스위치로 이루어진 제1 세트, 직렬로 접속된 제2 MOS 트랜지스터와 제2 스위치로 이루어진 제2 세트, 및 제3 스위치로 이루어진 제3 세트를 포함하며, 상기 제1 내지 제3 세트는 병렬로 접속되고,
    상기 제1 그룹의 상기 MOS 트랜지스터들 중 제1 트랜지스터는 상기 기준 전압에 접속되며, 상기 제2 그룹의 상기 세트들 중 최종 트랜지스터는 상기 음전압에접속되는 음전압 발생 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382546B1 (ko) * 2012-11-26 2014-04-07 순천향대학교 산학협력단 양극성 가변 출력전압의 펄스형 전원공급회로

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448823B1 (en) * 1999-11-30 2002-09-10 Xilinx, Inc. Tunable circuit for detection of negative voltages
JP3604991B2 (ja) 2000-03-14 2004-12-22 Ｎｅｃエレクトロニクス株式会社 低電源電圧検知回路
JP3718106B2 (ja) 2000-05-22 2005-11-16 松下電器産業株式会社 半導体集積回路
JP5102413B2 (ja) * 2000-07-12 2012-12-19 ユナイテッド・マイクロエレクトロニクス・コーポレイション 第１の電源電圧から第２の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置
JP2002208275A (ja) * 2001-01-11 2002-07-26 Matsushita Electric Ind Co Ltd 半導体集積回路およびその検査方法
US7336121B2 (en) * 2001-05-04 2008-02-26 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US7941675B2 (en) * 2002-12-31 2011-05-10 Burr James B Adaptive power control
US7112978B1 (en) 2002-04-16 2006-09-26 Transmeta Corporation Frequency specific closed loop feedback control of integrated circuits
JP4274786B2 (ja) * 2002-12-12 2009-06-10 パナソニック株式会社 電圧発生回路
US7953990B2 (en) 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
US7228242B2 (en) 2002-12-31 2007-06-05 Transmeta Corporation Adaptive power control based on pre package characterization of integrated circuits
US6861895B1 (en) * 2003-06-17 2005-03-01 Xilinx Inc High voltage regulation circuit to minimize voltage overshoot
US7649402B1 (en) 2003-12-23 2010-01-19 Tien-Min Chen Feedback-controlled body-bias voltage source
US7692477B1 (en) 2003-12-23 2010-04-06 Tien-Min Chen Precise control component for a substrate potential regulation circuit
US7129771B1 (en) 2003-12-23 2006-10-31 Transmeta Corporation Servo loop for well bias voltage source
US7012461B1 (en) * 2003-12-23 2006-03-14 Transmeta Corporation Stabilization component for a substrate potential regulation circuit
US7774625B1 (en) 2004-06-22 2010-08-10 Eric Chien-Li Sheng Adaptive voltage control by accessing information stored within and specific to a microprocessor
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
JP2006129127A (ja) * 2004-10-29 2006-05-18 Olympus Corp 電圧供給回路及びそれを用いた固体撮像装置
JP4942979B2 (ja) * 2004-11-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
WO2006054217A2 (en) * 2004-11-18 2006-05-26 Koninklijke Philips Electronics N.V. Reference voltage circuit
US20070153522A1 (en) * 2006-01-03 2007-07-05 Helget Gerald E Identification and/or trail light
US20070273433A1 (en) * 2006-05-24 2007-11-29 Choy Jon S Floating voltage source
US8476709B2 (en) * 2006-08-24 2013-07-02 Infineon Technologies Ag ESD protection device and method
JP5315604B2 (ja) * 2006-09-29 2013-10-16 富士通セミコンダクター株式会社 半導体集積回路
TWI328925B (en) 2007-04-11 2010-08-11 Au Optronics Corp Negative voltage converter
JP5369413B2 (ja) * 2007-09-14 2013-12-18 富士電機株式会社 半導体装置
US7902907B2 (en) * 2007-12-12 2011-03-08 Micron Technology, Inc. Compensation capacitor network for divided diffused resistors for a voltage divider
JP5590802B2 (ja) * 2008-04-11 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 基本セルおよび半導体装置
JP2010074587A (ja) * 2008-09-19 2010-04-02 Seiko Epson Corp 電圧比較器
US7733126B1 (en) 2009-03-31 2010-06-08 Freescale Semiconductor, Inc. Negative voltage generation
JP5318676B2 (ja) 2009-06-25 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5376516B2 (ja) * 2009-07-27 2013-12-25 スパンション エルエルシー 半導体装置
CN102213967A (zh) * 2010-04-12 2011-10-12 辉达公司 具有电压调节功能的gpu芯片及其制作方法
CN102647082B (zh) * 2012-04-24 2017-02-08 上海华虹宏力半导体制造有限公司 负电压产生电路
US9577626B2 (en) 2014-08-07 2017-02-21 Skyworks Solutions, Inc. Apparatus and methods for controlling radio frequency switches
CN105511534B (zh) * 2014-09-22 2017-12-05 联合聚晶股份有限公司 多级分压电路
US9467124B2 (en) * 2014-09-30 2016-10-11 Skyworks Solutions, Inc. Voltage generator with charge pump and related methods and apparatus
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10236875B2 (en) 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
KR102367787B1 (ko) 2016-06-30 2022-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
US9785177B1 (en) 2016-08-03 2017-10-10 Nxp Usa, Inc. Symmetrical positive and negative reference voltage generation
CN106549572B (zh) * 2016-10-27 2019-08-16 昆山龙腾光电有限公司 一种负电压产生电路
US10944396B2 (en) 2017-03-03 2021-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the semiconductor device
CN110637415B (zh) 2017-05-31 2024-10-01 株式会社半导体能源研究所 比较电路、半导体装置、电子构件以及电子设备
CN208477552U (zh) * 2018-04-01 2019-02-05 印芯科技股份有限公司 光学识别模块
US10832765B2 (en) * 2018-06-29 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Variation tolerant read assist circuit for SRAM
KR102646541B1 (ko) 2019-05-15 2024-03-11 삼성전기주식회사 Ldo 레귤레이터 없는 네가티브 전압 생성회로
CN115309231B (zh) * 2021-05-08 2024-05-10 长鑫存储技术有限公司 比较电路与负电压生成系统
CN114333926A (zh) * 2022-01-27 2022-04-12 珠海博雅科技股份有限公司 待机工作的负压产生电路及非易失性存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0535374A (ja) * 1991-07-26 1993-02-12 Tokyo Electric Co Ltd 電源装置
US5553295A (en) * 1994-03-23 1996-09-03 Intel Corporation Method and apparatus for regulating the output voltage of negative charge pumps
US5670907A (en) * 1995-03-14 1997-09-23 Lattice Semiconductor Corporation VBB reference for pumped substrates

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113262A (en) 1980-12-30 1982-07-14 Seiko Epson Corp Voltage dividing system for semiconductor integrated circuit
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
JPS63166257A (ja) 1986-12-27 1988-07-09 Nec Corp 半導体装置
JP2579517B2 (ja) 1988-02-26 1997-02-05 富士通株式会社 基準電圧発生回路
JPH0744255B2 (ja) 1988-03-14 1995-05-15 日本電気株式会社 基準電圧設定回路
KR0133933B1 (ko) * 1988-11-09 1998-04-25 고스기 노부미쓰 기판바이어스 발생회로
JP3038870B2 (ja) 1990-10-09 2000-05-08 ソニー株式会社 抵抗素子
US5355014A (en) * 1993-03-03 1994-10-11 Bhasker Rao Semiconductor device with integrated RC network and Schottky diode
JPH0778471A (ja) 1993-09-10 1995-03-20 Toshiba Corp 半導体集積回路
JPH07211510A (ja) * 1994-01-27 1995-08-11 Nippondenso Co Ltd 半導体装置
JPH07273287A (ja) 1994-03-28 1995-10-20 Nec Eng Ltd 半導体抵抗装置及びそれを用いた増幅回路
FR2719135B1 (fr) * 1994-04-21 1996-06-28 Sgs Thomson Microelectronics Circuit de limitation de tension avec comparateur à hystérésis.
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
US5483486A (en) * 1994-10-19 1996-01-09 Intel Corporation Charge pump circuit for providing multiple output voltages for flash memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0535374A (ja) * 1991-07-26 1993-02-12 Tokyo Electric Co Ltd 電源装置
US5553295A (en) * 1994-03-23 1996-09-03 Intel Corporation Method and apparatus for regulating the output voltage of negative charge pumps
US5670907A (en) * 1995-03-14 1997-09-23 Lattice Semiconductor Corporation VBB reference for pumped substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382546B1 (ko) * 2012-11-26 2014-04-07 순천향대학교 산학협력단 양극성 가변 출력전압의 펄스형 전원공급회로

Also Published As

Publication number Publication date
CN1160861C (zh) 2004-08-04
US6229379B1 (en) 2001-05-08
JPH11150230A (ja) 1999-06-02
TW427070B (en) 2001-03-21
KR19990045326A (ko) 1999-06-25
CN1219032A (zh) 1999-06-09
JP3278765B2 (ja) 2002-04-30

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