TW427070B

TW427070B - Negative voltage generation circuit using reference voltage

Info

Publication number: TW427070B
Application number: TW087117805A
Authority: TW
Inventors: Toshiharu Okamoto
Original assignee: Nippon Electric Co
Priority date: 1997-11-17
Filing date: 1998-10-27
Publication date: 2001-03-21
Also published as: KR19990045326A; KR100337999B1; US6229379B1; JPH11150230A; CN1219032A; CN1160861C; JP3278765B2

Description

五、發明說明（1) __ 本發明係有關負電壓產生路’如快閃記憶体位於同—g曰路’其係與另一半導体電壓。曰日片上，用以產生與輸出負電負電壓一般係用以抹除快然而’施加至快閃記憶体之φ β 3己憶体中所儲存之内容。負電壓。因此，負電壓產生電 I係正電壓’而不施加晶片上，並用以產生負電髮。略係位於與快閃記憶体同一圖1係係顯示習知之負電圖。習知之負電壓產生電路係產生電路之架構之方塊此習知之負電壓產生電路考圖1而描敘。路3，振盪器4，時脈緩衝器5 ’係包括分壓電路82，比較電 6 〇 ’以及負電壓電荷激勵電路分壓電路82將負電壓以輸出分壓後電壓1G2。比較之電壓分壓值與此分壓後電壓1〇2之電壓时考電壓120之電壓夕齋蔽枯*从*姑电壓值相比較。當分壓後電壓1 02 in = 參考電壓12°之電壓值時，比較電路3 字振盛15控制6號1〇3設定成激活態，而當分壓後電壓ι〇2 之電壓值低於參考電壓12〇之電壓值時，比較電路3將振盪器控制信號1 0 3設定成非激活態。比較電路3之特殊架構係參考圖2而描敘。參考圖2，比較電路3係包括電阻97，電流鏡電路之ρ通道電晶体9 1與 92 ’閘極接收參考電壓丨2〇之ρ通道M〇s電晶体93，閘極接收分塵後電壓102之P通道MOS電晶体94，電流鏡電路之N通道MOS電晶体95與96，以及反相器98。

第4頁 427070 五、發明說明（2) 在P通道M0S電晶体9 1中，根據其特性與電阻97而決定之電流係流通於電晶体9 1之源極與汲極間。具有與流經電晶体91之電流相同電流值之電流係流通於p通道電晶体 92之源極與汲極間’其連同p通道s電晶体9 1構成電流鏡電路。如此一來，P通道M0S電晶体92係當成施加電流至P 通道似5電晶体93與94之電流源。構成電流鏡之^通道]|1〇5 電晶体95與96係普別連接至負載所連接之p通道M〇s電晶体 9 3 與 9 4。當分壓後電壓102之電.壓值等於或高於參考電壓12〇之電壓值時，流經P通道MOS電晶体94之源極與沒極間之電流係減少。當分壓後電壓102之電壓值低於參考電壓12〇之電壓值時，流經P通道MOS電晶体94之源極與汲極間之電流係增加。因此，當分壓後電壓1〇2之電壓值等於或高於參考電壓120之電壓值時，輸出至反相器98之電壓係減少。當分壓後電壓102之電壓值低於參考電壓12〇之電壓值時，輸出至反相器98之電壓係增加。如此一來，施加至反相器98 之電壓之改變幅度係在某一範圍内’有關於分壓後電壓 102之電壓值是否低於或高於參考電壓之電壓值。因此’當反相器之邏輯臨界值係設定在此範圍内之值時，可產生振盪器控制信號1〇3以代表分麼後電壓1〇2之電壓值是否低於或高於參考電壓120之電壓值。當振盪器控制信號103處於激活態時，振盈器4產生與輸出相位彼此相反之兩振盪器輸出信號1〇5與1〇6。振盈器 4之特殊架構將參考圖3而描敘。 °

427070 五、發明說明¢3) 如圖3所示，振盪器4係一環形振盪器，其包括NAND電路110 ’以及反相器111丨至1116。 NAND電路110係位於此環形振盪器之迴路上。振盪器控制k號103係施加至NAND電路11〇之一輸入端。因此，當振蓋器控制信號1 0 3處於低電位之非激活態時，振盪器控制信號1 03係用以終止振盪器4之操作。反相器丨丨l至丨丨l6 係以環形之形式而串聯。反相器丨丨ls之輸出係當成振盪器輸出信號105，反相器1115之輸出係當成振盪器輸出信號 1 0 6 〇圖4A至4C係顯示振盪器控制信號1〇3與振盪器輸出信號105與106之時序圖。參考圖4A至4C，可了解當振盪器控制信號1 0 3處於高電位之激活態時，係輸出相位彼此相反之兩振盪器輸出信號105與1〇6 ’以及當振盪器控制信號 1 03處於低電位之非激活態時，係不輸出相位彼此相反之兩振盪器輸出信號105與106。如圖5所示，時脈緩衝器5接收振盪器4所輸出之振盪器輸出信號1 05與1 06 ’然而分別經由反相器1 21與1 22，以及反相器123與124而輸出互補之脈衝信號1〇7與1〇8。負電壓電荷激勵電路6係從互補之脈衝信號107與1〇8來產生與輸出負電壓104。負電壓電荷激勵電路6之特殊架構係參考圖6而描敘如圖6所示’電壓電荷激勵電路6係包括p通道M0S電晶体131丨至1316 ’電容器1321至1326 ’以及P通道MOS電晶体 133。P通道M0S電晶体131ι至1316係串聯，使得各p通道M〇s

427070 五、發明說明（4) 電晶体之閘極與源極係彼此連接，以及其中之一個電晶体之源極與另一電晶体之汲極係彼此連接於相鄰之電晶体間。 P通道M0S電晶体131、131s與131s之及極係分別經由電容器132】、1 3 23與1 32s而連接至互補脈衝信號1 〇7。同樣地’ P通道MOS電晶体1 312、1 3 1 *與1 31 e之汲極係分別經由電容器13 2Z、13 2*與13 2e而連接至互補脈衝信號1〇8 通道 MOS電晶体131】之源極係輸出當成負電壓1〇4，而Ρ通道m〇s 電晶体131e之沒極係連接至ρ通道m〇S電晶体133之源極。ρ 通道MOS電晶体133之閘極與汲極係接地以將p通道電晶体1 3 16之汲極設成接地電位。負電壓電荷激勵電路6之操作將在底下描敘。為簡化解釋起見’其描敘將只用P通道MOS電晶体13 12。然而，其他P通道MOS電晶体13、、131s至1316之操作係相似於p通道 MOS電晶体131z之操作。為解釋的原故，p通道M〇s電晶体 1 3 lz之源極係假設為節點丨3a ’其汲極係假設為節點丨3b。首先，假設在某一時序下，互補脈衝信號107係設成電源電壓Vcc ’互補脈衝信號1〇8係設成接地電位。在此例中，因為節點13a係由電容132i所升壓，節點13a之電位係設成南電位。同樣地’因為節點1 3 b係由電容1 3 22所降壓，節點 1 3 b之電壓係設成低電位。當節點丨3 &與1 3 b間之電位壓相等於或高於臨界值時，P通道MOS電晶体1312係處於導通態°同時’節點1 3 a之電荷流進處於低電位之節點丨3b。因為節點1 3a之電荷減少，電位變得較低。同樣地，因為節

427070 五、發明說明（5) 點1 3b之電荷增加’其電位變得較高。接著，電荷移動係持續’直到節點1 3 a之電位等於節點1 3 b之電位。在下一時序時’互補脈衝信號丨〇7係設成接地電位，互補脈衝信遗1〇8係設成電源電壓以^；。在此例中，因為節點1 3 a係由電容1 3 2!所降壓’節點1 3 a之電位係設成低^ 位。同樣地，因為節點1 3 b係由電容1 3 22所升麼，節點1 3b 之電壓係設成高電位。即使如果節點13b之電位增加至高電位’其閘極與汲極仍維持在相同電位，因閘極與汲極係彼此相連接。因此’ P通道M0S電晶体1 3 12維持於關閉態。然而，上述之電荷移動係在與P通道MOS電晶体〗312相鄰之P 通道M0S電晶体131]與卩通道M0S電晶体1313中進行。互補脈衝信號107與108係可互換於電源電位與接地電位間，而P通道M0S電晶体131至1 3 16將重覆上述動作。因此’電荷將照著Ρ通道MOS電晶体^^至以^之方向轉移。而甚至Ρ通道MOS電晶体1 31之源極係設成在負電壓電荷激勵電路6中最低之電位，且輸出當成負電壓1〇4。習知之負電壓產生電路之操作將參考圖1而於底下描救0 如果負電壓104高於所需之電壓值時，分壓後電麼1〇2 係高於參考電壓120。因此’比較器3將振盪器控制信號 1 〇 3设成激活態。振蓋器4回應於為激活態之振盪器控制信號103而產生與輸出振盪器輸出信號105與1〇6 ^接著，時脈緩衝器5接著振盪器輸出信號1〇5與106，接著輸出當成互補脈衝信號107與1〇8。為此原故’負電壓電荷激勵電路

427070 五、發明說明（6) 6係動作以減少負電壓1 0 4之電壓值。當負電壓104達所需之電壓時，使得分壓電路82所輸出之分壓後電壓102相等於參考電壓120，振盪器4將不輸出振盪器輸出信號105與106 ’因為比較電路3將振蛊器控制信號1 03設定成非激活態。負電壓電荷激勵電路6回應於為非激活態之振盪器控制言號1 〇 3而終止操作。询樣，負電壓104之電壓值持續於所定義之電壓值。、由此所產生之負電壓1〇4係用以抹除儲存於快閃記憶，中之内容。然而’另一個問題發生於，當負電壓1〇4更高時，在記憶体單元中之抹除時間也加長。另一方面，當負電壓1 04較低時，抹除時間變短。然而，另一問題發生胃 =可靠度上’比如記憶体單元之資料維持特性之惡化。依这，觀點來看，最佳電壓值變成受限之電壓值。因此，快門》己隐体之最佳操作需要負電壓1〇4之電壓值有高準確度。在習知之負電壓產生電路中，電源電壓Vcc與負電壓 1 04係由分壓電路8 2所分壓以產生分壓後電壓1 〇 2。然而外部施加之電源電壓Vcc之電壓值係根據所用情況而有所不同。因此，在負電壓1〇4之電壓值内，高準確度將無法 ί解決上述問題，如圖7所示，可考慮將具有稍微變地電位取代電源電壓Vcc而施加分壓電路82，介於電位與負電壓i 〇4間之電壓係受分壓以產生分壓後電在此例中’可產生具有高準確度之負電壓104。

427070 五、發明說明（7) 然而’圖7所示之負電壓產生電路比較電路來當成參考電壓12〇。這使得士要負電壓施加至複雜。較電路3之架構變依此’在習知之負電壓產生電路中，壓後電壓時準確度之負電壓；以及有著下列問題：因為電源電壓之變動的影&夺壓以產生分 (1)當電源電壓與接地電壓間之電/ Φ ^ , ra a *r, . < 分壓以產生 ^ 無法產生具高 (2)當電源電壓與接地電壓間之電墨& 壓後電壓時’比較電路需要一負電壓來/分壓以產生分得比較電路之架構變複雜。备成參考電壓，使本發明之目的係解決上述問題。因此係提供一種負電壓產生電路，其能產生丄本發明之目的壓而無需複雜電路。、两準確度之負電為達成本發明之觀點，一種負電壓一參考電壓產生電路，產生一第一參考電路係包括：路，將該第一參考電壓與一負電壓間之—懕二分壓電以產生一分壓後電壓；一比較電路，將一莖予分壓聊第一參考電壓盥 :分壓後電壓相比較；α及一負電壓產生區。根據該比較電路之比較結果而產生該負電壓以施加至該分壓電路。該分壓電路包括連接至該第一參考電壓之—第一電阻區以及連接至該第一電阻區以及該負電壓之一第二電阻區 0 特別是’其中該第一電阻區包括至少一個第一電阻元件’以及該第二電阻區包括至少一個電阻值相同於該第一 ΓΜΗ | 麵第10頁 Λ270 7 五、發明說明（8) 電阻元件之第二電阻元件。在此例中’需要將該第一與第二電一半導体區内之一第一導通型之一第，^區係备成形成於擴散層，該半導体區具有不同於該第一内之第一與第二通型，以及該第-擴散層係在—第，型之一第二導電壓’該第-擴散層之-第二端以及該】參考一端係連接以輸出該分壓後電壓，該-’月之第端係連接至該負電壓，以及該第一井之二而連接至-正電源電壓以及該負電壓，據該帛—導通型與第二電阻區係當成形成於一第二井= ; 第：井内之第一與第二擴散層’該第二井具有不同於 =二導通型之一第二導通型’該第二井係形成於該第一導通型之-半導体區内，以及其中該第一擴散層係在一第一端連接至該第一參考電壓，該第一擴散層之一第二端以及該第一擴散層之一第一端係連接以輪出該分壓後電壓，該第二擴散層之一第二端係連接至該負電壓，以及該第一井係根據該第一導通型而連接至一正電源電壓以及該負電壓之一’以及該第二井係根據該第一導通型而連接至該正電源電壓以及該負電壓之另一個〇該分壓電路包括串聯之複數MOS電晶体。在此例中，該MOS電晶体之第一個MOS電晶体之一源極係連接至該第一參考電壓，以及該MOS電晶体之最後一個MOS電晶体之一汲極係連接至該負電壓。同樣地，該複數MOS電晶体之每個MOS電晶体之一源極

4270 7 Ο 五、發明說明（9) 與一閘極係彼此連接，以及該M0S電晶体之一汲極與井接觸係彼此連接，以及該M0S電晶体之該汲極係連接至該M〇s 電晶体之下一個之一源極。各個該複數M0S電晶体係形成於一第一導通蛰之一第一井内，該第一井係形成於—第二導通型之一第二井内，該第二井係形成於該第一導通型之一半導体區内’以及該第二井係根據該第一導通型而連接至一正電源電壓以及該負電壓之一。除此以外，該分壓電路包括串聯之一第一群M0S電晶体以及一第二群之M0S電晶体電路，該第二群係串聯至該第一群。各個該M〇s電晶体電路包括串聯之一第—M〇s電晶体以及一第一開關之一第一組，串聯之一第二M OS電晶体以及一第二開關之一第二組，以及一第三開關之一第三組’該第一至第三組係並聯。同樣地，該第一群之該M〇s 電晶体之第一個係連接至該參考電壓，以及該第二群之最後一組係連接至該負電壓。該分壓電路以及該比較電路係彼此相鄰以及連接至一接地電位塾。為達成本發明之另一觀點，一種在一半導体元件内產生負電壓之方法包括下列步驟：將一内部定電壓以及一負電壓間之電壓差給予分壓以產生一分壓後電壓；比較一參考電壓以及該分壓後電壓；以及根據該比較結果產生該負電壓。該内部電壓係從一電源電壓產生。同樣地，當該負電

第12頁 4270 1 Ο 玉、發明說明（10) 壓達一所需值時，該分壓後電壓係〇。 ί =本發明之又另-目的，-種負電壓產生電路包括參考電壓產生電路，產生一參考電壓；一分壓電路，將該參考電壓與一負電壓間之一電壓差哈予分壓以生一分壓後電壓；一比較電路產之一電位；…負電壓產生區'根據』比奪電路之比較結果而產生該負電壓以施加至該分路。圖式之簡單說明：為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：圖1係顯示習知負電壓產生電路之架構之方塊圖；圖2係圖1中之習知負電壓產生電路中之比較電路3之電路架構圖；圖3係圖1中之習知負電壓產生電路中之振盪器4之電路架構圖；圖4A至4C係顯示習知負電壓產生電路之振盪器4之信號波之時序圖；圖5係圖1中之習知負電壓產生電路中之時脈緩衝器5 之電路架構圖；圖6係圖1中之習知負電壓產生電路中之負電壓電荷激勵電路6之電路架構圖；圖7係另一種習知負電壓產生電路之架構方塊圖；

第13頁 4270 7 0 五、發明說明（11) 圖8係顯示本發明之第一實施例之負電壓產生電路之架構之方塊圖；圖9A係本發明之第一實施例之負電壓產生電路中之分壓電路2a之電路圖；圖9B係本發明之第一實施例之負電壓產生電路中之另一分壓電路2b之電路圖；圖1 0A係圖9A中之具有雙井結構之分壓電路2a之剖面圖；圖10B係圖9B中之具有雙井結構之分壓電路2b之剖面圖；圖1 1係根據本發明之第二實施例之負電壓產生電路中之分壓電路2 c之結構之電路圖；圖12係圖11之具有三井結構之分壓電路2c之剖面圖；圖1 3係根據本發明之第三實施例之負電壓產生電路中之分壓電路2d之結構之電路圖；以及圖14係顯示本發明之第四實施例之負電壓產生電路之導線圖樣排列之圖式。符號說明： 1 :參考電壓產生電路 2、2a、2b、2c、2d、82 :分壓電路 3 :比較電路 4 :振盪器 5 :時脈緩衝器 6:負電壓電荷激勵電路

第14頁 Α2Ί〇ί0 ---^ 五、發明說明（12) 1 Ο 1、1 2 Ο :參考電壓 1 〇 2 :分壓後電壓 103 :振盪器控制信號 104 :負電壓 1 0 5 :振盪器輸出信號 106 :振盪器輸出信號 1 0 7 :互補脈衝信號 1 0 8 :互補脈衝信號 1 2 0 :參考電壓 71 :接地圖樣較佳實施例本發明之負電壓產生電路將參考於底下。所附圖式來詳細描敘圖8係顯示本發明之第一實施例之結構之方塊圖。相似於圖1之符號代矣電壓產生電路之第一實施例中之負電壓產生電路句 ° 路1，分壓電路2，比較電路3，包括掂嚷m , 屋器5’負電壓電荷激勵電路6之負電壓產生區。參考電壓產生電路1所產生之定電壓值係介於電源電壓Vcc與接地電壓間，接著輸出參考電壓1〇ι至分壓電路分壓電路2將參考電壓產生電路1所輸出之參考電壓 1 〇 1與負電壓1 04間之電位差給予分壓，接著輸後分壓後電壓當成分壓後電壓102。在此分壓電路2中，當負電壓104

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相等於所需之電壓值時’假設分壓後電壓1〇2係相等於接地電位。因此，分壓電路2可在不受電源電壓Vcc之影響下’產生分壓後電壓102。 / 比較電路3將參考電壓之電壓值與分壓後電壓1〇2之電壓值相比較。當分壓後電壓102之電壓值等於或高於參考電璧之電壓值（在此例為〇 V )時，比較電路3將振盪器控制信號1 0 3設成激活態，而當分壓後電壓丨〇 2之電壓值低於參考^•壓之電壓值時，比較電路3將振盪器控制信號設成非激活態。分壓電路2係設計成，當負電壓1〇4相等於所需之負電壓時，分壓電路2所輸出之分壓後電壓102係相等於接地電位。因此，對比較電路3而言係足夠將分壓後電壓1〇4與接地電位相比較來產生振盪器控制信號丨〇3。因此，在比較電路3中無需使用複雜電路。當振盪器控制信號103為激活態時，振盪器4產生相位彼此相反之兩振盪器輸出信號1〇5與106。時脈緩衝器5接收振盪器4所輸出振盪器輸出信號105 與106 ’接著分別經由反相器12ι與122，以及反相器123與 124輸出互補之脈衝信號1〇7與。負電壓電荷激勵電路6從互補之脈衝信號1〇7與1〇8產生與輸出負電壓104。比較電路3 ’振盪器4，時脈緩衝器5以及負電荷激勵電路6之結構係相似於圖2 ’3 ’5與6所示之架構。因此，其描敘在此省略。

427070 五、發明說明（14) 其次，分壓電路2之特殊例子在參考圖9A與9B，以及圖10A與ΐ〇β而描敘。圖9A與⑽顯示分壓電路2係由使得分電阻電路所組成之例子。圖9A顯示當成分壓電路2之特殊例之分壓電路2a。分壓電路2a係包括串聯且電阻值互不同之兩電阻2 1與22。在分壓電路2 a中，兩電阻2 1與2 2之各別電阻值係政變使得，當得到所需之負電壓1〇4時’分壓後電壓1〇2係相等於接地電位。圖9B顯示當成分壓電路2之特殊例之分壓電路2b。在此分壓電路2b中，具有相同電阻值之七個電阻231至237係串聯。在此分壓電路2b中，連接之電阻之數量係改變使得當得到所需之負電壓104時，分壓後電壓1〇2變成相等於接地電位。圖10A與10B顯示圖9A中之分壓電路2a之半導体結構之剖面圖。圖10A顯示具有雙井結構之分壓電路2a之例。圖 10B顯示具有三井結構之分壓電路2a之例。首先’將描敘具圖10A所示之雙井結構之例。在圖10A所示之分壓電路2a中，N井34係形成於p型基底31中’P型摻雜物擴散層32與33係形成於N井34之表面。參考電路101係施加至P型摻雜物擴散層32之一端，p型摻雜物擴散層32之另一端係連接至p型摻雜物擴散層33之一端。同樣地’分壓後電路1 〇 2係從此輸出。負電壓1 〇 4係施加至P型摻雜物擴散層33之另一端。電源電壓vcc係由n井接觸39而施加至N井34 °P型基底31係接地。因此，因為n

第17頁 427070 五、發明說明（15) 井34之電位係高於P型極底31之電位，P型基底31與N丼34 係彼此電性絕緣。施加至P型摻雜物擴散層32之參考電壓 101與施加至P型摻雜物擴散層33之負電壓104係低於電源電壓Vcc。因此，各個p型摻雜物擴散層32與33係電性絕緣於N井34。在圖10A所示之分壓電路2a中，電阻21係由P型摻雜物擴散層32所形成，而電阻22係由P型摻雜物擴散層33所形成。 P型摻雜物擴散層32與3 3之導電性質係根據擴散摻雜物離子之密度、擴散路徑以及面積而決定。因此，當負電壓104相等於所需之電壓值時，p型摻雜物擴散層32與33中之擴散摻雜物密度’擴散路徑以及面積係調整以決定電阻之電阻值使得分壓後電壓1 〇 2係相等於接地電壓。底下描敘圖1 0 B所示之三井結構之例。在圖10B所示之分壓電路2a中，N井37係形成於p型基底31中’P井38係形成於N井37中。N型摻雜物擴散層35與 36係形成於p井38之表面。參考電路1〇1係施加至n型摻雜物擴散層35之一端，N型摻雜物擴散層35之一端係連接型摻雜物擴散層36之一端。分壓後電路1 〇2係從此輸出β 負電壓104係施加至Ν型摻雜物擴散層36之另一端。電源電壓Vcc係由Ν井接觸40而施加至Ν井37 型基底31係接地。因此 Ρ型基底31與Ν井3 7係彼此電性絕緣。施加至ρ型井 38之負電壓1〇4係低於電源電sVcc。因此，ρ井38與{^ 係彼此電性絕緣。

五、發明說明（Ϊ6) 在圖10Β中，電阻之電阻值係以相似於圖1〇Α之方法來決定。圖10Β所示之三井結構之缺點在於其面積之增加，因為當Ν井37與Ρ井38之主要圖樣設計時，需要有限度。然而，二丼結構之另一缺點在於，接面間之電位差比起雙井結構來得小。特別是’在圖10Α所示之雙井結構中，負電-壓1〇4與電位相等於電源電壓Vcc之Ν井34間之電壓係接面間之最大電壓比如’如果電源電壓Vcc為5V而負電壓1〇4為-12V時其電位差為17V。相反地’參考電壓1〇1與電位相等於負電壓之p井 38間之電壓係接面間之最大電壓。比如，如果參考電壓 101為2V而負電壓104與-12V時，其電位差為14V，低於 1 7V。如此一來，接面間之電位差在三井結構中可較小。現在將描敘顯示於圖9A中之分壓電路2a之結構。然而’藉由使用雙井結構或三井結構，顯示於圖9B中之分壓電路2b可具有相似結構。在此例中，係形成具有相同尺寸之複數電阻。然而，即使如果光罩圖樣’摻雜物密度’擴散路徑以及面積改變’具有相同尺寸之這些電阻之電阻值係以相同方向改變。因此’相比於使用尺寸彼此不同之電阻來對電壓分壓之例子，在具有相同尺寸之複數電阻以及使用此複數電阻來對電壓分壓可得到具高準確度之分壓電路。底下將描敘本發明之第二實施例之負電壓產生電路。第二實施例中之負電壓產生電路係使用圖1 1所示之分

第19頁 • 4270 7 〇五、發明說明（π) 壓電路2c，而非圖8所示之第一實施例中之分壓電路2之特殊例。在第一施例中，分壓電路2之架構係電阻分壓電路。然而，在第二實施例中，參考電壓101與負電壓104之分壓係使用N通道MOS電晶体，因而產生分壓後電壓1 〇2。在分壓電壓2c中，七個Ν通道MOS電晶体421至427係串聯，如圖11所示。圖12顯示圖11中之分愿電壓2c之剖面圖。此七個n通道MOS電晶体42|至427係具有相同結構。因此，將只描敘ν 通道MOS電晶体42丨之結構。在Ν通道MOS電晶体，Ν井55係形成於ρ型基底56 中’ Ρ井54係形成於Ν井55中。汲極擴散層51，源極擴散層 52以及Ρ井接觸53係形成於Ρ井54之表面内。甚至，閉極電極5 8係經由Ρ井5 4上之絕緣薄而形成。閘極電極58與沒極擴散層51係彼此連接，以及參考電壓101係施加至閘極電壓58與汲極擴散層51。源極擴散層 52與Ρ井接觸53係彼此連接，且甚至連接至相鄰於ν通道 MOS電晶体42!之[»1通道MOS電晶体4 22之沒極擴散層。接著，分壓後電壓1 02係從Ν通道MOS電晶体42t與N通道MOS電晶体 4 2Z間之部份輸出。電源電壓v cc係經由n井5 7施加至N井 55 〇當施加電壓至及極擴散層51時’如果源極擴散層52與 >及極擴散層51間之電位差係相等或高於n通道M〇s電晶体42ι 之臨界值’則此N通道MOS電晶体42!係設成導通態。因此，電流開始流動。

第20頁五、發明說明（18) ' · ,比如’假設臨界電壓係1V。因為圖1 1中之分壓電路2C 係包括N通道MOS電晶体’當參考電壓1〇1與負電壓 =4間之電位差相等於或大於7V時，電流開始流動 '。接著，分壓電路2c開始如果分壓電路般操作。在這同時，相同電流流經所有N通道MOS電晶体42!至427。因此，閘極電極5 8與源極擴散層5 2間之電位差係相同電位，即·使在任一 N通道MOS電晶体421至42?中。因為各源極擴散層52由p井接觸53而連接至P井54 ’臨界電壓將不因為基底之影響而有變動。 _ 如上述般，在第二實施例中，如果N通道電晶体42! 至4 2?之所有互導值gm係設計成相同，在低電流消耗與小方塊尺寸下’可得到具有南準確度之分壓電麼。在此分壓電路2c中’具有相同尺寸之n通道M〇s電晶体 42]至42?係串聯’相似於圖9B中之使用電阻分壓之電阻分麼。因此，即使如果光罩圖樣，摻雜物密度，擴散路徑以及面積改變，電阻之電阻值係以相同方向改變。因此，相比於使用尺寸彼此不同之MOS電晶体來對電壓分壓之方法，可得到具高準確度之分壓電路。底下描欽本發明之第三實施例之負電塵產生電路。第三實施例之負電壓產生電路係使用圖8所示之分壓電路2之特殊例之圖13串之分壓電路2d。此分壓電路2d包括N通道MOS電晶体42!至428以及626至 628 ’其將參考電路101與負電壓1〇4間之電壓給予分壓，相似於第二實施例中之分壓電路2c。同樣，開關6 4,至64g係

^ 427070^ 五、發明說明（19) 將分壓後電壓設成所需之負電壓1〇4。 N通道M0S電晶体62e至62s之互導值gm係設計成大於N通道M0S電晶体421至428之互導通gm。同樣，各N通道M〇s電晶体62e至62s之源極與汲極間電壓係設成通道M〇s電晶体 4 2】至4 28之源極與汲極間電壓之一半。比如’當參考電壓為2V時，如果只有開關6釔' 6必以及64?為導通，而其他開關為關閉，分壓電路2d變成相似於圖11所示之分壓電路2c。因此，當負電壓為_14V時，分壓後電壓102係相等於接地電位。同樣，當負電壓為- MV 時，如果只有開關64!、以及64γ為導通，而其他開關為關閉’分壓後電壓102係相等於接地電位。如上述般，在此實施例中’如果開關6 ^至6 49係如下列表1般開關’當參考電壓102為2V時，可設成負電壓1〇4 之電壓值可從-8V至-14V中以IV為步階來選擇。依此法，在此實施例中，所需之負電壓104之電壓值可由使用開關將Ν通道M 0S電晶体之連接轉變來選擇。

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五、發明說明（20) __ ~sw 644 农I SW 645 SW 646 SW 641 "SW- 642 SW 643 uW 電壓 104〇〇 SW 647 SW 648 SW 649 -14 導埚祕閉 Μ閉導通 W閉關閉導迪 -13 關閉導通導通關閉鼷閉導t 關閉 nit -12 闞聞關閉導通導通關閉 Μ Μ 導通喊閉關閉 -11 砧閉酺閉導通 ΪΪ間導通導遘關閤關閉 -10 關閉關間導通瞄閉 Μ閉導通導通_ jSM _ 關閉 -9 關閉導通 W閉等通瞄閉導通醏閉— -8 關閜關閉導瑀關閉關閉導通 Μ閉關閉導通在上述描敘中，N通道MOS電晶体間之連接係由開關64] 至6 49來轉變之例子係描敘於此實施例中。然而，當其真正製造成半導体時，有可能改變導線圖樣來轉變連接。因此，N通道M0S電晶体間之連接可不用任何開關來完成。其次，將描敘本發明之第四實施例之負電壓產生電路。在第四實施例之負電壓產生電路中，參考電壓產生電路1之接地圖樣與比較電路3之接地圖樣係連接至共同之接地墊，以及參考電壓產生電路1與比較電路3所處之位置係’如從接地墊流出之電流值之特性在第一至第三實施例中係本質上彼此相等。在第四實施例中，因為參考電壓產生電路1與比較電路3係排成具有上述之位置關係，電壓誤差可在參考電壓產生電路1與比較電路3間消除。因此，除

第23頁 4270 7 0 --- 五、發明說明（21) 了第一至第二實施例之致庙+ ^ 負電壓104。特別是，象/之外’可得到具有高準確度之位於圖14中之位置a與6 電壓產生電路1與比較電路3係此，可滿足上述條。缺而，以及連接至接地圖樣7丨。因電路3係位於位置a與〇、H參考電壓產生電路1與比較如上述，根據無法滿足上述條件。高濩確度之負電壓。在…、需複雜電路下，產生具 =所述，雖然本發明已以較佳實施例揭露如上，铁發明之μ以限定本發明，任何熟習此技藝者，在不脫離本發明之ί神和範圍内，當可作各種之更動與料，因此本保護範圍當視後附之申請專利範圍所界定者為

Claims

427070 六、申請專利範圍 1. 一種負電壓產生電路，包括：一參考電壓產生電路，產生一第一參考電壓；一分壓電路，將該第一參考電壓與一負電壓間之一電壓差給予分壓以產生一分壓後電壓；一比較電路，將一第二參考電壓與該分壓後電壓相比較；以及 ' 一負電壓產生區，根據該比較電路之比較結果而產生該負電壓以施加至該分壓電路。 2. 如申請專利範圍第1項之負電壓產生電路，其中該分壓電路包括連接至該第一參考電壓之一第一電阻區以及連接至該第一電阻區以及該負電壓之一第二電阻區。 3. 如申請專利範圍第2項之負電壓產生電路，其中該第一電阻區包括至少一個第一電阻元件，以及該第二電阻區包括至少一個電阻值相同於該第一電阻元件之第二電阻元件。 4. 如申請專利範圍第2項之負電壓產生電路，其中該第一與第二電阻區係當成形成於一半導体區内之一第一導通型之一第一井内之第一與第二擴散層，該半導体區具有不同於該第一導通型之一第二導通型；以及其中該第一擴散層係在一第一端連接至該第一參考電壓，該第一擴散層之一第二端以及該第二擴散層之一第一端係連接以輸出該分壓後電壓，該第二擴散層之一第二端係連接至該負電壓，以及該第一井係根據該第一導通型而連接至一正電源電壓以及該負電壓之一。

第25頁 4 270 7 0 六、申請專利範圍 5. 如申請專利範圍第2項之負電壓產生電思第一與第二電阻區係當成形成於一第二井區内通型之一第一井内之第一與第二擴散層，該第同於該第一導通型之一第二導通型，該第二井第一導通型之一半導体區内；以及其中該第一擴散層係在一第一端連接至該壓’該第一擴散層之一第二端以及該第二擴散端係連接以輪出該分壓後電壓，該第二擴散層係連接至該負電壓’以及該第一井係根據該第連接至一正電源電壓以及該負電壓之一，以及根據該第一導通型而連接至該正電源電壓以及另一個。 6. 如申請專利範圍第1項之負電壓產生電3 分塵電路包括串聯之複數M〇S電晶体；以及其中該M0S電晶体之第一個M0S電晶体之一至該第一參考電壓，以及該肌3電晶体之最後_ 体之一汲極係連接至該負電壓；以及其中該複數M0S電晶体之每個M0S電晶体之閘極係彼此連接，以及該M0S電晶体之一沒極姜彼此連接，以及該M0S電晶体之該汲極係連接』体之下一個之一源極。 7. 如申請專利範圍第6項之負電壓產生電足個該複數M0S電晶体係形成於一第一導通型之内’該第一井係形成於一第二導通型之_第_ k，其中該之一第一導二井具有不係形成於該第一參考電層之一第一之一第二端一導通型而該第二井係該負電壓之 &，其中該源極係連接個M0S電晶 —源極與一 I井接觸係 L該M0S電晶 ;，其中各 -第一井井内，該第

第26頁 427070 六、申請專利範圍二井係形成於該第一導通型之一半導体區内，以井係根據該第一導通型而連接至一正電源電壓以二壓之一。久琢員電 8.如申請專利範圍第1項之負電壓產生電路’ 分壓電路包括串聯之一第一群M0S電晶体以及一一、二該 M0S電晶体電路’該第二群係串聯至該第—群，各；：二電晶体電路包括串聯之一第一 M〇s電晶体以及一第—^ 之二第一組，串聯之一第二M0S電晶体以及一第二開^之一第一组，以及一第三開關之一第三組’該係並聯；以及示芏弟二組其中該第一群之該M0S電晶体之第—個係連接至該參考電麗，以及該第二群之最後一組係連接至該負電壓。八9.如申請專利範圍第1項之負電壓產生電路，其中該刀壓電路以及該比較電路係彼此相鄰’以及連接至一接地電位墊。 10.—種在一半導体元件内產生負電壓之方法，其包括下列步驟：將—内部定電壓以及一負電壓間之電壓差給予分壓以產生一分壓後電壓；比較一參考電壓以及該分壓後電壓；以及根據該比較結果產生該負電壓。 φ如申凊專利範圍第10項之方法，更包括從一電源電壓產生該内部電壓。 12·如申請專利範圍第1〇項之方法其中當該負電壓

第27頁 1^^

六、申請專利範圍達一所需值時，該分壓後電壓係0。 13. 如申請專利範圍第10項之方法，其中該分壓步驟包括使用連接至該第一參考電壓之一第一電阻區以及連接至該第一電阻區以及該負電壓之一第二電阻區來將該電壓差分壓。 14. 如申請專利範圍第10項之方法，其中該分壓步驟包括用串聯之複數MOS電晶体來將該電壓差分壓。 15. 如申請專利範圍第10項之方法，其中該分壓步驟包括使用串聯之一第一群MOS電晶体以及一第二群之MOS電晶体電路來將該電壓差分壓，該第二群係串聯至該第一群，各個該MOS電晶体電路包括串聯之一第一 MOS電晶体以及一第一開關之一第一組，串聯之一第二MOS電晶体以及一第二開關之一第二組，以及一第三開關之一第三組，該第一至第三組係並聯。 16. —種負電壓產生電路，包括：一參考電壓產生電路，產生一參考電壓；一分壓電路，將該參考電壓與一負電壓間之一電壓差給予分壓以產生一分壓後電壓；一比較電路，比較一接地電位以及相關於該分壓後電壓之一電位；以及一負電壓產生區，根據該比較電路之比較結果而產生該負電壓以施加至該分壓電路。 17. 如申請專利範圍第16項之負電壓產生電路，其中該分壓電路包括連接至該參考電壓之一第一電阻區以及連

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六'申請專利範圍接至該第一電阻區以及該負電壓之一 1 8 ,如申請專利範圍第丨7項之第二電阻區。該第一電阻區包括至少一個第一、電-壓產生電路，其中 p且區包括至少一個電阻值相同於一元件，以及該第二電陡元件。、^弟一電阻元件之第二電 19. 如申請專利範圍第17項之負兩，第一與第二電阻區係當成形成於—產生電路，其中導通型之一第一井内之第一盥第二t導体區内之一第一有不同於該第-導通型之—第二^^層:該半導体區具其中該第一擴散層係在一第一端拉以及壓，該第-擴散層之-第二端以及2接至該第-參考電喘係連接以輸出該分壓後電壓，該擴散層之了第一係連接至該負電壓’以及該第-井係根棱^亡：第：端連接至一正電源電壓以及該負電壓之一。i 通型而 20. 如申請專利範圍第17項之負電壓產生電路，其中該第一與第二電阻區係當成形成於一第二井區内之一第一導通型之一第一井内之第一與第二擴散層，該第二井具有不同於該第一導通梨之一第二導通型，該第二井係形成於該第一導通型之一半導体區内；以及其中該第一擴散層係在一第一端連接至該第一參考電壓，該第一擴散層之一第二端以及該第二擴散層之一第一端係連接以輸出該分壓後電壓，該第二擴散層之一第二端係連接至該負電壓，以及該第一井係根據該第一導通型而連接至一正電源電壓以及該負電壓之—，以及該第二井係第29頁 427070 六、申請專利範圍根據該第一導通型而連接至該正電源電壓以及該負電壓之另一個。 21.如申請專利範圍第U項之負電壓產生電路，其中該分壓電路包括串聯之複數MOS電晶体；以及其中該M0S電晶体之第一個MOS電晶体之一源極係連接至該參考電壓，以及該M0S電晶体之最後一個M0S電晶体之一汲極係連接至該負電壓；以及其中該複數M0S電晶体之每個M0S電晶体之一源極與一閘極係彼此連接，以及該MOS電晶体之一汲極與井接觸係彼此連接，以及該MOS電晶体之該汲極係連接至該M0S電晶体之下一個之一源極。 22·如申請專利範圍第21項之負電壓產生電路，其中各個該複數M 0S電晶体係形成於一第一導通型之一第一井内’該第一井係形成於一第二導通型之一第二井内，該第二井係形成於該第一導通型之一半導体區内，以及該第二井係根據該第一導通型而連接至一正電源電壓以及該負電壓之一。 2 3.如申請專利範圍第16項之負電壓產生電路，其中該分壓電路包括串聯之一第一群M〇s電晶体以及一第二群之M0S電晶体電路，該第二群係串聯至該第一群，各個該 M0S電晶体電路包括串聯之一第一M〇s電晶体以及一第一開關之一第一組，串聯之一第二M〇s電晶体以及一第二開關之一第二組’以及—第三開關之一第三組，該第一至第三組係並聯；以及

427070 六、申請專利範圍其中該第一群之該M0S電晶体之第一個係連接至該參考電壓，以及該第二群之最後一組係連接至該負電壓。 24.如申請專利範圍第16項之負電壓產生電路，其中該分壓電路以及該比較電路係彼此相鄰，以及連接至一接地電位墊。

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