JP2970087B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に直並列型Ａ／Ｄ変換器に関する。
に直並列型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器の実施例として図６
に示したように、アナログ入力端子（ＡIN），ディジタ
ル出力端子（ＤOUT ），Ｄ／Ａ変換器，６個の電圧比較
回路（Ｃ0 〜Ｃ5 ）及びエンコーダを備え、電圧比較回
路（Ｃ0 〜Ｃ5 ）の入力はスイッチ回路（ＳＡ０〜ＳＡ
５）を介してアナログ入力端子（ＡIN）に接続されると
共に、スイッチ回路（ＳＢ０〜ＳＢ２，ＳＣ３〜ＳＣ
５）を介してＤ／Ａ変換器の出力に接続され、電圧比較
回路（Ｃ0 〜Ｃ5 ）の出力はエンコーダに入力され、エ
ンコーダの出力はＤ／Ａ変換器に入力されると共にディ
ジタル出力端子（ＤOUT ）に接続して構成された４ｂｉ
ｔの直並列型Ａ／Ｄ変換器がある。本Ａ／Ｄ変換器を構
成しているＤ／Ａ変換器は＋ＶREF 〜−ＶREF 間に接続
された抵抗素子（Ｒ）をエンコーダの出力で制御される
スイッチ（Ｓ0 〜Ｓ3 ）で構成されている。尚電圧比較
回路（Ｃ0 〜Ｃ5 ）は図５（ａ）に示したようにＰチャ
ネル型ＭＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−
ＦＥＴ（Ｎ1 ）より成るインバータと、インバータの入
力〜出力（ＯＵＴ）間に接続されゲートにサンプリング
信号（φS ）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ2 ）と、インバータの入力〜出力（ＯＵＴ）間に接
続されゲートに反転されたゲート信号が印加されたＰチ
ャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びインバータの入力
〜入力（ＩＮ）間に接続された容量素子（Ｃ1 ）で構成
されている。又図５（ｂ）に示したように、差動増幅器
（ＤＡＭＰ）と、差動増幅器（ＤＡＭＰ）の２入力（−
及び＋）をゲートにサンプリング信号（φS ）が印加さ
れたＮチャネルＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）とゲー
トに反転されたサンプリング信号が印加されたＰチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ3 及びＰ4 ）を介してバイアス
電圧端子（ＶB ）に接続されると共に容量素子（Ｃ2 及
びＣ3 ）を介して入力（ＩＮ）及びＧＮＤに接続して構
成された電圧比較回路を用いてもよい。
に示したように、アナログ入力端子（ＡIN），ディジタ
ル出力端子（ＤOUT ），Ｄ／Ａ変換器，６個の電圧比較
回路（Ｃ0 〜Ｃ5 ）及びエンコーダを備え、電圧比較回
路（Ｃ0 〜Ｃ5 ）の入力はスイッチ回路（ＳＡ０〜ＳＡ
５）を介してアナログ入力端子（ＡIN）に接続されると
共に、スイッチ回路（ＳＢ０〜ＳＢ２，ＳＣ３〜ＳＣ
５）を介してＤ／Ａ変換器の出力に接続され、電圧比較
回路（Ｃ0 〜Ｃ5 ）の出力はエンコーダに入力され、エ
ンコーダの出力はＤ／Ａ変換器に入力されると共にディ
ジタル出力端子（ＤOUT ）に接続して構成された４ｂｉ
ｔの直並列型Ａ／Ｄ変換器がある。本Ａ／Ｄ変換器を構
成しているＤ／Ａ変換器は＋ＶREF 〜−ＶREF 間に接続
された抵抗素子（Ｒ）をエンコーダの出力で制御される
スイッチ（Ｓ0 〜Ｓ3 ）で構成されている。尚電圧比較
回路（Ｃ0 〜Ｃ5 ）は図５（ａ）に示したようにＰチャ
ネル型ＭＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−
ＦＥＴ（Ｎ1 ）より成るインバータと、インバータの入
力〜出力（ＯＵＴ）間に接続されゲートにサンプリング
信号（φS ）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ2 ）と、インバータの入力〜出力（ＯＵＴ）間に接
続されゲートに反転されたゲート信号が印加されたＰチ
ャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びインバータの入力
〜入力（ＩＮ）間に接続された容量素子（Ｃ1 ）で構成
されている。又図５（ｂ）に示したように、差動増幅器
（ＤＡＭＰ）と、差動増幅器（ＤＡＭＰ）の２入力（−
及び＋）をゲートにサンプリング信号（φS ）が印加さ
れたＮチャネルＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）とゲー
トに反転されたサンプリング信号が印加されたＰチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ3 及びＰ4 ）を介してバイアス
電圧端子（ＶB ）に接続されると共に容量素子（Ｃ2 及
びＣ3 ）を介して入力（ＩＮ）及びＧＮＤに接続して構
成された電圧比較回路を用いてもよい。
【０００３】次に図５乃至図７を参照しながら動作につ
いて説明する。まずサンプリング期間、スイッチ回路
（ＳＡ０〜ＳＡ５）を閉じてアナログ入力端子（ＡIN）
に入力されているアナログ入力（ＶAIN ）が電圧比較回
路（Ｃ0 〜Ｃ5 ）の入力に印加される。ここで電圧比較
回路（Ｃ0 〜Ｃ5 ）として図５（ａ）に示した回路を使
用した場合、サンプリング信号（φS ）がハイに、反転
されたサンプリング信号がロウとなり、Ｎチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｎ2 ）及びＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ2 ）がオンしてインバータの入力を出力（ＯＵＴ）
が短絡され、インバータの論理しきい値電圧（約１／２
ＶCC）にバイアスされ、容量素子（Ｃ1 ）にはアナログ
入力（ＶAIN ）に比例した電荷：（ＶAIN −１／２
ＶCC）×Ｃ1 が蓄えられる。又電圧比較回路（Ｃ0 〜Ｃ
5 ）として図５（ｂ）に示した回路を使用した場合はサ
ンプリング信号（φS ）がハイに反転されたサンプリン
グ信号がロウとなりＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3
及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 及び
Ｐ4 ）がオンして差動増幅器（ＤＡＭＰ）の入力（−及
び＋）はバイアス電圧（ＶB ）にバイアスされ、容量素
子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例した電
荷：（ＶAIN −ＶB ）×Ｃ2 が蓄えられる。そして、ス
イッチ回路（ＳＡ０〜ＳＡ５）が開くと共にサンプリン
グ信号（φS ）がロウに、反転されたサンプリング信号
がハイになってＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）Ｐ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びＮチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）がオフしてサンプリング
が終了する。
いて説明する。まずサンプリング期間、スイッチ回路
（ＳＡ０〜ＳＡ５）を閉じてアナログ入力端子（ＡIN）
に入力されているアナログ入力（ＶAIN ）が電圧比較回
路（Ｃ0 〜Ｃ5 ）の入力に印加される。ここで電圧比較
回路（Ｃ0 〜Ｃ5 ）として図５（ａ）に示した回路を使
用した場合、サンプリング信号（φS ）がハイに、反転
されたサンプリング信号がロウとなり、Ｎチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｎ2 ）及びＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ2 ）がオンしてインバータの入力を出力（ＯＵＴ）
が短絡され、インバータの論理しきい値電圧（約１／２
ＶCC）にバイアスされ、容量素子（Ｃ1 ）にはアナログ
入力（ＶAIN ）に比例した電荷：（ＶAIN −１／２
ＶCC）×Ｃ1 が蓄えられる。又電圧比較回路（Ｃ0 〜Ｃ
5 ）として図５（ｂ）に示した回路を使用した場合はサ
ンプリング信号（φS ）がハイに反転されたサンプリン
グ信号がロウとなりＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3
及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 及び
Ｐ4 ）がオンして差動増幅器（ＤＡＭＰ）の入力（−及
び＋）はバイアス電圧（ＶB ）にバイアスされ、容量素
子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例した電
荷：（ＶAIN −ＶB ）×Ｃ2 が蓄えられる。そして、ス
イッチ回路（ＳＡ０〜ＳＡ５）が開くと共にサンプリン
グ信号（φS ）がロウに、反転されたサンプリング信号
がハイになってＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）Ｐ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びＮチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）がオフしてサンプリング
が終了する。
【０００４】続いてステップ１でスイッチ回路（ＳＢ０
〜ＳＢ２）が閉じて２ｂｉｔ精度のＤ／Ａ変換器出力が
電圧比較回路（Ｃ0 〜Ｃ2 ）の入力に印加され、アナロ
グ入力とＤ／Ａ変換器出力が電圧比較回路（Ｃ0 〜
Ｃ2 ）で比較される。ここでＤ／Ａ変換器出力がアナロ
グ入力よりも低い場合はハイが、Ｄ／Ａ変換器出力がア
ナログ入力よりも高い場合にはロウが電圧比較回路（Ｃ
0 〜Ｃ2 ）から出力され、エンコーダでエンコードされ
て２ｂｉｔ精度の荒い変換結果が得られる。
〜ＳＢ２）が閉じて２ｂｉｔ精度のＤ／Ａ変換器出力が
電圧比較回路（Ｃ0 〜Ｃ2 ）の入力に印加され、アナロ
グ入力とＤ／Ａ変換器出力が電圧比較回路（Ｃ0 〜
Ｃ2 ）で比較される。ここでＤ／Ａ変換器出力がアナロ
グ入力よりも低い場合はハイが、Ｄ／Ａ変換器出力がア
ナログ入力よりも高い場合にはロウが電圧比較回路（Ｃ
0 〜Ｃ2 ）から出力され、エンコーダでエンコードされ
て２ｂｉｔ精度の荒い変換結果が得られる。
【０００５】次にステップ２でスイッチ回路（ＳＣ３〜
ＳＣ５）が閉じると共に、ステップ１で得られた変換結
果によりＳ0 かＳ1 がＳ2 か若しくはＳ3 の何れか１組
のスイッチを閉じて４ｂｉｔ精度のＤ／Ａ変換器出力が
電圧比較回路（Ｃ3 〜Ｃ5 ）の入力に印加され、電圧比
較回路（Ｃ3 〜Ｃ5 ）の出力がエンコーダでエンコード
されて４ビット精度の変換結果が得られる。
ＳＣ５）が閉じると共に、ステップ１で得られた変換結
果によりＳ0 かＳ1 がＳ2 か若しくはＳ3 の何れか１組
のスイッチを閉じて４ｂｉｔ精度のＤ／Ａ変換器出力が
電圧比較回路（Ｃ3 〜Ｃ5 ）の入力に印加され、電圧比
較回路（Ｃ3 〜Ｃ5 ）の出力がエンコーダでエンコード
されて４ビット精度の変換結果が得られる。
【０００６】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器において、図５（ａ）に示した電圧比較回路を用いた
場合、サンプリング期間容量素子（Ｃ1 ）の入力（Ｉ
Ｎ）側の電圧はアナログ入力（ＶAIN ）にインバータ側
の電圧はインバータの論理しきい値電圧（約１／２
ＶCC）にバイアスされ、続くステップ１で入力（ＩＮ）
側の電圧が所定のＤ／Ａ変換器の出力電圧（ＶD/A ）と
なった場合インバータ側の電圧（ｖa ）は次式（１）で
与えられる。
器において、図５（ａ）に示した電圧比較回路を用いた
場合、サンプリング期間容量素子（Ｃ1 ）の入力（Ｉ
Ｎ）側の電圧はアナログ入力（ＶAIN ）にインバータ側
の電圧はインバータの論理しきい値電圧（約１／２
ＶCC）にバイアスされ、続くステップ１で入力（ＩＮ）
側の電圧が所定のＤ／Ａ変換器の出力電圧（ＶD/A ）と
なった場合インバータ側の電圧（ｖa ）は次式（１）で
与えられる。
【０００７】
【０００８】上式より、例えばＶAIN ＝０［Ｖ］の場合
ＶD/A ＞１／２ＶCCでｖa は電源電圧（ＶCC）以上とな
りＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）のドレイン（Ｐ
型拡散層）が順方向バイアスされ容量素子（Ｃ1 ）に蓄
えられた電荷が失われ、ＶAIN ＝ＶCCの場合ＶD/A ＜１
／２ＶCCでｖa は負電圧となりＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ2 ）のドレイン（Ｎ型拡散層）が順方向バイア
スされ容量素子（Ｃ1 ）に電荷が注入される。又、図５
（ｂ）に示した電圧比較回路を用いた場合、サンプリン
グ期間容量素子（Ｃ2 ）の入力（ＩＮ）側の電圧はアナ
ログ入力（ＶAIN ）に、差動増幅器（ＤＡＭＰ）側はバ
イアス電圧（ＶB ）にバイアスされ、続いてステップ１
で入力（ＩＮ）側の電圧がＤ／Ａ変換器の出力電圧（Ｖ
D/A ）となった場合差動増幅器（ＤＡＭＰ）側の電圧
（ＶB ）は次式（２）で与えられる。
ＶD/A ＞１／２ＶCCでｖa は電源電圧（ＶCC）以上とな
りＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）のドレイン（Ｐ
型拡散層）が順方向バイアスされ容量素子（Ｃ1 ）に蓄
えられた電荷が失われ、ＶAIN ＝ＶCCの場合ＶD/A ＜１
／２ＶCCでｖa は負電圧となりＮチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｎ2 ）のドレイン（Ｎ型拡散層）が順方向バイア
スされ容量素子（Ｃ1 ）に電荷が注入される。又、図５
（ｂ）に示した電圧比較回路を用いた場合、サンプリン
グ期間容量素子（Ｃ2 ）の入力（ＩＮ）側の電圧はアナ
ログ入力（ＶAIN ）に、差動増幅器（ＤＡＭＰ）側はバ
イアス電圧（ＶB ）にバイアスされ、続いてステップ１
で入力（ＩＮ）側の電圧がＤ／Ａ変換器の出力電圧（Ｖ
D/A ）となった場合差動増幅器（ＤＡＭＰ）側の電圧
（ＶB ）は次式（２）で与えられる。
【０００９】
【００１０】上式より、ＶAIN ＝０［Ｖ］の場合ＶD/A
＞（ＶCC−ＶB ）でｖb は電源電圧（ＶCC）以上となり
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 ）のドレイン（Ｐ型
拡散層）が順方向バイアスされ容量素子（Ｃ2 ）に蓄え
られた電荷が失われ、ＶAIN ＝ＶCCの場合ＶD/A ＜（Ｖ
CC−ＶB ）でｖb は負電圧となりＮチャネル型ＭＯＳ−
ＦＥＴ（Ｎ3 ）のドレイン（Ｎ型拡散層）が順方向バイ
アスされ容量素子（Ｃ2 ）に電荷が注入される。
＞（ＶCC−ＶB ）でｖb は電源電圧（ＶCC）以上となり
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 ）のドレイン（Ｐ型
拡散層）が順方向バイアスされ容量素子（Ｃ2 ）に蓄え
られた電荷が失われ、ＶAIN ＝ＶCCの場合ＶD/A ＜（Ｖ
CC−ＶB ）でｖb は負電圧となりＮチャネル型ＭＯＳ−
ＦＥＴ（Ｎ3 ）のドレイン（Ｎ型拡散層）が順方向バイ
アスされ容量素子（Ｃ2 ）に電荷が注入される。
【００１１】前述したように、ステップ１で使用される
電圧比較回路の容量素子においてステップ１の期間で、
電荷の散失若しくは注入があり、容量素子に蓄えられた
アナログ入力値が破壊される為、ステップ１で使用され
た電圧比較回路をステップ２で使用することができずス
テップ１で使用する電圧比較回路の他にステップ２で使
用する電圧比較回路を構成しなければならないという問
題点があった。
電圧比較回路の容量素子においてステップ１の期間で、
電荷の散失若しくは注入があり、容量素子に蓄えられた
アナログ入力値が破壊される為、ステップ１で使用され
た電圧比較回路をステップ２で使用することができずス
テップ１で使用する電圧比較回路の他にステップ２で使
用する電圧比較回路を構成しなければならないという問
題点があった。
【００１２】さらに、ＭＯＳ−ＦＥＴのドレインから基
板にキャリアが注入され、この注入されたキャリアがイ
ンピーダンスの高い接続点に吸収され変換精度を低下さ
せるという問題点もあった。
板にキャリアが注入され、この注入されたキャリアがイ
ンピーダンスの高い接続点に吸収され変換精度を低下さ
せるという問題点もあった。
【００１３】 本発明のＡ／Ｄ変換器は、アナログ信号
が入力される入力端子と、複数の基準電位を生成するＤ
／Ａ変換器と、前記アナログ信号の電位と前記複数の基
準電位のうち選択された基準電位とをそれぞれ比較する
複数の比較器と、前記複数の基準電位のうち中間電位で
ある基準電位以外の他の基準電位を選択することなく前
記中間電位のみを選択し、当該中間電位と前記アナログ
信号の電位との比較を前記複数の比較器のうちの所定の
比較器に許可するとともに、前記他の基準電位と前記ア
ナログ信号の電位との比較を全ての比較器に対して禁止
する第１の手段と、少なくとも前記所定の比較器の比較
結果に基づいて前記他の基準電位のうちの複数の基準電
位を選択し、当該選択された複数の基準電位と前記アナ
ログ信号の電位との比較を前記所定の比較器を含む複数
の比較器にそれぞれ許可する第２の手段とを備えること
を特徴とする。
が入力される入力端子と、複数の基準電位を生成するＤ
／Ａ変換器と、前記アナログ信号の電位と前記複数の基
準電位のうち選択された基準電位とをそれぞれ比較する
複数の比較器と、前記複数の基準電位のうち中間電位で
ある基準電位以外の他の基準電位を選択することなく前
記中間電位のみを選択し、当該中間電位と前記アナログ
信号の電位との比較を前記複数の比較器のうちの所定の
比較器に許可するとともに、前記他の基準電位と前記ア
ナログ信号の電位との比較を全ての比較器に対して禁止
する第１の手段と、少なくとも前記所定の比較器の比較
結果に基づいて前記他の基準電位のうちの複数の基準電
位を選択し、当該選択された複数の基準電位と前記アナ
ログ信号の電位との比較を前記所定の比較器を含む複数
の比較器にそれぞれ許可する第２の手段とを備えること
を特徴とする。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明による第１の実施例を示す回
路図であり、アナログ入力端子（ＡIN），ディジタル出
力端子（ＤOUT ），Ｄ／Ａ変換器，３個の電圧比較回路
（Ｃ0 〜Ｃ2 ）及びエンコーダを備え、電圧比較回路
（Ｃ0 〜Ｃ2 ）の入力はスイッチ回路（ＳＡ０〜ＳＡ
２）を介してアナログ入力端子（ＡIN）に接続されると
共にスイッチ回路（ＳＢ０〜ＳＢ２及びＳＣ０〜ＳＣ
２）で構成されたスイッチ回路群（ＳＧ０〜ＳＧ２）を
介してＤ／Ａ変換器の出力に接続され、電圧比較回路
（Ｃ0 〜Ｃ2 ）の出力はエンコーダに入力され、エンコ
ーダの出力はＤ／Ａ変換器に入力されると共にディジタ
ル出力端子（ＤOUT ）に接続して構成された４ｂｉｔの
直並列型Ｄ／Ａ変換器を示している。本実施例における
Ｄ／Ａ変換器は＋ＶREF 〜−ＶREF 間に接続された抵抗
素子（Ｒ）とエンコーダの出力で制御されるスイッチ
（Ｓ0 〜Ｓ3 ）で構成されている。尚電圧比較回路（Ｃ
0 〜Ｃ2 ）は図５（ａ）に示したようにＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ1 ）より成るインバータと、インバータの入力〜出
力（ＯＵＴ）間に接続されゲートにサンプリング信号
（φS ）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ
2 ）と、インバータの入力〜出力（ＯＵＴ）間に接続さ
れゲートに反転されたサンプリング信号が印加されたＰ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びインバータの入
力〜入力（ＩＮ）間に接続された容量素子（Ｃ1 ）で構
成されている。又図５（ｂ）に示したように、差動増幅
器（ＤＡＭＰ）と、差動増幅器の２入力（−及び＋）を
ゲートにサンプリング信号（φS ）が印加されたＮチャ
ネル型ＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）とゲートに反転
されたサンプリング信号が印加されたＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ3 及びＰ4 ）を介してバイアス電圧端子
（ＶB ）に接続されると共に容量素子（Ｃ2 及びＣ3 ）
を介して入力（ＩＮ）及びＧＮＤに接続して構成された
電圧比較回路を用いてもよい。
路図であり、アナログ入力端子（ＡIN），ディジタル出
力端子（ＤOUT ），Ｄ／Ａ変換器，３個の電圧比較回路
（Ｃ0 〜Ｃ2 ）及びエンコーダを備え、電圧比較回路
（Ｃ0 〜Ｃ2 ）の入力はスイッチ回路（ＳＡ０〜ＳＡ
２）を介してアナログ入力端子（ＡIN）に接続されると
共にスイッチ回路（ＳＢ０〜ＳＢ２及びＳＣ０〜ＳＣ
２）で構成されたスイッチ回路群（ＳＧ０〜ＳＧ２）を
介してＤ／Ａ変換器の出力に接続され、電圧比較回路
（Ｃ0 〜Ｃ2 ）の出力はエンコーダに入力され、エンコ
ーダの出力はＤ／Ａ変換器に入力されると共にディジタ
ル出力端子（ＤOUT ）に接続して構成された４ｂｉｔの
直並列型Ｄ／Ａ変換器を示している。本実施例における
Ｄ／Ａ変換器は＋ＶREF 〜−ＶREF 間に接続された抵抗
素子（Ｒ）とエンコーダの出力で制御されるスイッチ
（Ｓ0 〜Ｓ3 ）で構成されている。尚電圧比較回路（Ｃ
0 〜Ｃ2 ）は図５（ａ）に示したようにＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ1 ）より成るインバータと、インバータの入力〜出
力（ＯＵＴ）間に接続されゲートにサンプリング信号
（φS ）が印加されたＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ
2 ）と、インバータの入力〜出力（ＯＵＴ）間に接続さ
れゲートに反転されたサンプリング信号が印加されたＰ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ2 ）及びインバータの入
力〜入力（ＩＮ）間に接続された容量素子（Ｃ1 ）で構
成されている。又図５（ｂ）に示したように、差動増幅
器（ＤＡＭＰ）と、差動増幅器の２入力（−及び＋）を
ゲートにサンプリング信号（φS ）が印加されたＮチャ
ネル型ＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）とゲートに反転
されたサンプリング信号が印加されたＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ3 及びＰ4 ）を介してバイアス電圧端子
（ＶB ）に接続されると共に容量素子（Ｃ2 及びＣ3 ）
を介して入力（ＩＮ）及びＧＮＤに接続して構成された
電圧比較回路を用いてもよい。
【００１６】次に図１，図２及び図５を参照しながら動
作について説明する。まずサンプリング期間，スイッチ
回路（ＳＡ０〜ＳＡ２）を閉じてアナログ入力端子（Ａ
IN）に入力されているアナログ入力（ＶAIN ）が電圧比
較回路（Ｃ0 〜Ｃ2 ）の入力に印加される。ここで電圧
比較回路（Ｃ0 〜Ｃ2 ）として図４（ａ）に示した回路
を使用した場合、サンプリング信号（φS ）がハイに、
反転されたサンプリング信号がロウとなりＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ2 ）及びＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ2 ）がオンしてインバータの入力と出力（ＯＵ
Ｔ）が短絡され、インバータの論理しきい値電圧（約１
／２ＶCC）にバイアスされ、容量素子（Ｃ1 ）にはアナ
ログ入力（ＶAIN ）に比例した電荷：（ＶAIN −１／２
ＶCC）×Ｃ1 が蓄えられる。又電圧比較回路（Ｃ0 〜Ｃ
2 ）として図５（ｂ）に示した回路を使用した場合はサ
ンプリング信号（φS ）がハイに、反転されたサンプリ
ング信号がロウとなり、Ｎチャネル型ＭＯＳ−ＦＥＴ
（Ｎ3 及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ
3 及びＰ4 ）がオンして差動増幅器（ＤＡＭＰ）の入力
（−及び＋）はバイアス電圧（ＶB ）にバイアスされ、
容量素子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例し
た電荷：（ＶAIN −ＶB ）×Ｃ2 が蓄えられる。そして
スイッチ回路（ＳＡ０〜ＳＡ２）が開くと共に、サンプ
リング信号（φS ）がロウに、反転されたサンプリング
信号がハイになってＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3
及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 及び
Ｐ4 ）がオフしてサンプリングが終了する。
作について説明する。まずサンプリング期間，スイッチ
回路（ＳＡ０〜ＳＡ２）を閉じてアナログ入力端子（Ａ
IN）に入力されているアナログ入力（ＶAIN ）が電圧比
較回路（Ｃ0 〜Ｃ2 ）の入力に印加される。ここで電圧
比較回路（Ｃ0 〜Ｃ2 ）として図４（ａ）に示した回路
を使用した場合、サンプリング信号（φS ）がハイに、
反転されたサンプリング信号がロウとなりＮチャネル型
ＭＯＳ−ＦＥＴ（Ｎ2 ）及びＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ2 ）がオンしてインバータの入力と出力（ＯＵ
Ｔ）が短絡され、インバータの論理しきい値電圧（約１
／２ＶCC）にバイアスされ、容量素子（Ｃ1 ）にはアナ
ログ入力（ＶAIN ）に比例した電荷：（ＶAIN −１／２
ＶCC）×Ｃ1 が蓄えられる。又電圧比較回路（Ｃ0 〜Ｃ
2 ）として図５（ｂ）に示した回路を使用した場合はサ
ンプリング信号（φS ）がハイに、反転されたサンプリ
ング信号がロウとなり、Ｎチャネル型ＭＯＳ−ＦＥＴ
（Ｎ3 及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ
3 及びＰ4 ）がオンして差動増幅器（ＤＡＭＰ）の入力
（−及び＋）はバイアス電圧（ＶB ）にバイアスされ、
容量素子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例し
た電荷：（ＶAIN −ＶB ）×Ｃ2 が蓄えられる。そして
スイッチ回路（ＳＡ０〜ＳＡ２）が開くと共に、サンプ
リング信号（φS ）がロウに、反転されたサンプリング
信号がハイになってＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3
及びＮ4 ）及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ3 及び
Ｐ4 ）がオフしてサンプリングが終了する。
【００１７】サンプリング終了後スイッチ回路（ＳＢ
１）を閉じてＤ／Ａ変換器の出力：１／２｛（＋
ＶREF ）−（−ＶREF ）｝とサンプリングされたアナロ
グ入力（ＶAIN ）を比例する期間（ステップ０）を新た
に設け、続くステップ１において、ステップ０における
比較結果がＶAIN ＜１／２｛＋ＶREF ）−（−
ＶREF ）｝ならばスイッチ回路（ＳＢ１）の他にスイッ
チ回路（ＳＢ０）を閉じて２ｂｉｔ精度のＤ／Ａ変換器
出力を電圧比較回路（Ｃ0 及びＣ1 ）の入力に印加する
ことによりアナログ入力と比較する。ここでＤ／Ａ変換
器出力がアナログ入力よりも低い場合はハイが、Ｄ／Ａ
変換器出力がアナログ入力よりも高い場合にはロウが電
圧比較回路（Ｃ0 ）から出力され、エンコーダでエンコ
ードされて２ｂｉｔ精度の荒い変換結果が得られる。こ
の場合、スイッチ回路（ＳＢ２）は開いており電圧比較
回路（Ｃ2 ）の入力にはＤ／Ａ変換器の出力が印加され
ていないが、ステップ０でＶAIN ＜１／２｛（＋
ＶREF ）−（−ＶREF ）｝であることが判明している
為、電圧比較回路（Ｃ2 ）からはロウが出力されること
が期待され、エンコーダに電圧比較回路（Ｃ2 ）の比較
結果としてロウを入力すればエンコードされた変換結果
は正しい。又ステップ０における比較結果がＶAIN ＞１
／２｛（＋ＶREF ）−（−ＶREF ）｝ならばスイッチ回
路（ＳＢ１）の他にスイッチ回路（ＳＢ２）を閉じて２
ｂｉｔ精度のＤ／Ａ変換器出力を電圧比較回路（Ｃ1 及
びＣ2 ）の入力に印加することにより同様にして２ｂｉ
ｔ精度の荒い変換結果が得られる。この場合、スイッチ
回路（ＳＢ０）は開いており電圧比較回路（Ｃ0 ）の入
力にはＤ／Ａ変換器の出力が印加されていないが、ステ
ップ０でＶAIN ＞１／２｛（＋ＶREF ）−（−
ＶREF ））であることが判明している為、電圧比較回路
（Ｃ0 ）からはハイが出力されることが期待され、エン
コーダに電圧比較回路（Ｃ0 ）の比較結果としてハイを
入力すればエンコードされた変換結果は正しい。
１）を閉じてＤ／Ａ変換器の出力：１／２｛（＋
ＶREF ）−（−ＶREF ）｝とサンプリングされたアナロ
グ入力（ＶAIN ）を比例する期間（ステップ０）を新た
に設け、続くステップ１において、ステップ０における
比較結果がＶAIN ＜１／２｛＋ＶREF ）−（−
ＶREF ）｝ならばスイッチ回路（ＳＢ１）の他にスイッ
チ回路（ＳＢ０）を閉じて２ｂｉｔ精度のＤ／Ａ変換器
出力を電圧比較回路（Ｃ0 及びＣ1 ）の入力に印加する
ことによりアナログ入力と比較する。ここでＤ／Ａ変換
器出力がアナログ入力よりも低い場合はハイが、Ｄ／Ａ
変換器出力がアナログ入力よりも高い場合にはロウが電
圧比較回路（Ｃ0 ）から出力され、エンコーダでエンコ
ードされて２ｂｉｔ精度の荒い変換結果が得られる。こ
の場合、スイッチ回路（ＳＢ２）は開いており電圧比較
回路（Ｃ2 ）の入力にはＤ／Ａ変換器の出力が印加され
ていないが、ステップ０でＶAIN ＜１／２｛（＋
ＶREF ）−（−ＶREF ）｝であることが判明している
為、電圧比較回路（Ｃ2 ）からはロウが出力されること
が期待され、エンコーダに電圧比較回路（Ｃ2 ）の比較
結果としてロウを入力すればエンコードされた変換結果
は正しい。又ステップ０における比較結果がＶAIN ＞１
／２｛（＋ＶREF ）−（−ＶREF ）｝ならばスイッチ回
路（ＳＢ１）の他にスイッチ回路（ＳＢ２）を閉じて２
ｂｉｔ精度のＤ／Ａ変換器出力を電圧比較回路（Ｃ1 及
びＣ2 ）の入力に印加することにより同様にして２ｂｉ
ｔ精度の荒い変換結果が得られる。この場合、スイッチ
回路（ＳＢ０）は開いており電圧比較回路（Ｃ0 ）の入
力にはＤ／Ａ変換器の出力が印加されていないが、ステ
ップ０でＶAIN ＞１／２｛（＋ＶREF ）−（−
ＶREF ））であることが判明している為、電圧比較回路
（Ｃ0 ）からはハイが出力されることが期待され、エン
コーダに電圧比較回路（Ｃ0 ）の比較結果としてハイを
入力すればエンコードされた変換結果は正しい。
【００１８】次にステップ２でスイッチ回路（ＳＣ０〜
ＳＣ２）が閉じると共に、ステップ１で得られた変換結
果によりＳ0 からＳ1 かＳ2 か若しくはＳ3 の何れか１
組のスイッチを閉じて４ｂｉｔ精度のＤ／Ａ変換器出力
が電圧比較回路（Ｃ0 〜Ｃ2 ）の入力に印加され、電圧
比較回路（Ｃ0 〜Ｃ2 ）の出力がエンコーダでエンコー
ドされて４ｂｉｔ精度の変換結果が得られる。
ＳＣ２）が閉じると共に、ステップ１で得られた変換結
果によりＳ0 からＳ1 かＳ2 か若しくはＳ3 の何れか１
組のスイッチを閉じて４ｂｉｔ精度のＤ／Ａ変換器出力
が電圧比較回路（Ｃ0 〜Ｃ2 ）の入力に印加され、電圧
比較回路（Ｃ0 〜Ｃ2 ）の出力がエンコーダでエンコー
ドされて４ｂｉｔ精度の変換結果が得られる。
【００１９】本発明による第１の実施例において、図５
（ａ）に示した電圧比較回路を用いた場合、ステップ１
で容量素子（Ｃ1 ）におけるインバータ側の電圧
（ｖa ）は前述したように（式１）で与えられる。ここ
で例えばＶAIN ＝０［Ｖ］の場合、本発明による第１の
実施例では１／２｛（＋ＶREF ）−（−ＶREF ）｝より
高い電圧が電圧比較回路の入力に印加されることはな
い。＋ＶREF ＝ＶCC，−ＶREF ＝０［Ｖ］の場合、電圧
比較回路の入力に１／２ＶCCより高い電圧は印加され
ず、従って（式１）よりｖａは電源電圧（ＶCC）以上に
なることがない為、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ2 ）のドレイン（Ｐ型拡散層）が順方向バイアスさ
れることがなく、容量素子（Ｃ1 ）に蓄えられた電荷が
失われることがない。又ＶAIN ＝ＶCCの場合、本発明に
よる第１の実施例では１／２｛（＋ＶREF ）−（−Ｖ
REF ）｝より低い電圧が電圧比較回路の入力に印加され
ることはない。＋ＶREF ＝ＶCC，−ＶREF ＝０［Ｖ］の
場合、電圧比較回路の入力に１／２ＶCCより低い電圧は
印加されず、従って（式１）よりｖa は負電圧になるこ
ともない為、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）のド
レイン（Ｎ型拡散層）が順方向バイアスされることもな
く、容量素子（Ｃ1 ）に電荷が注入されることもない。
又図５（ｂ）に示した電圧比較回路を用いた場合、ステ
ップ１で容量素子（Ｃ2 ）における差動増幅器（ＤＡＭ
Ｐ）側の電位（ｖb ）は前述したように（式２）で与え
られ、バイアス電圧（ＶB ）＝１／２ＶCCに設定すれば
（式２）は（式１）と同様となる。従って図５（ｂ）に
示した電圧比較回路を用いた場合も、前述したように容
量素子（Ｃ2 ）に蓄えられた電荷が失われたり、容量素
子（Ｃ2 ）に電荷が注入されることがない。
（ａ）に示した電圧比較回路を用いた場合、ステップ１
で容量素子（Ｃ1 ）におけるインバータ側の電圧
（ｖa ）は前述したように（式１）で与えられる。ここ
で例えばＶAIN ＝０［Ｖ］の場合、本発明による第１の
実施例では１／２｛（＋ＶREF ）−（−ＶREF ）｝より
高い電圧が電圧比較回路の入力に印加されることはな
い。＋ＶREF ＝ＶCC，−ＶREF ＝０［Ｖ］の場合、電圧
比較回路の入力に１／２ＶCCより高い電圧は印加され
ず、従って（式１）よりｖａは電源電圧（ＶCC）以上に
なることがない為、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ2 ）のドレイン（Ｐ型拡散層）が順方向バイアスさ
れることがなく、容量素子（Ｃ1 ）に蓄えられた電荷が
失われることがない。又ＶAIN ＝ＶCCの場合、本発明に
よる第１の実施例では１／２｛（＋ＶREF ）−（−Ｖ
REF ）｝より低い電圧が電圧比較回路の入力に印加され
ることはない。＋ＶREF ＝ＶCC，−ＶREF ＝０［Ｖ］の
場合、電圧比較回路の入力に１／２ＶCCより低い電圧は
印加されず、従って（式１）よりｖa は負電圧になるこ
ともない為、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）のド
レイン（Ｎ型拡散層）が順方向バイアスされることもな
く、容量素子（Ｃ1 ）に電荷が注入されることもない。
又図５（ｂ）に示した電圧比較回路を用いた場合、ステ
ップ１で容量素子（Ｃ2 ）における差動増幅器（ＤＡＭ
Ｐ）側の電位（ｖb ）は前述したように（式２）で与え
られ、バイアス電圧（ＶB ）＝１／２ＶCCに設定すれば
（式２）は（式１）と同様となる。従って図５（ｂ）に
示した電圧比較回路を用いた場合も、前述したように容
量素子（Ｃ2 ）に蓄えられた電荷が失われたり、容量素
子（Ｃ2 ）に電荷が注入されることがない。
【００２０】前述したように、ステップ１で使用した電
圧比較回路の容量素子においてステップ１の期間で電荷
の散失若しくは注入がなく、容量素子に蓄えられたアナ
ログ入力値が破壊されることもない為、本発明による第
１の実施例で示したようにステップ１で使用した電圧比
較回路をステップ２でも共用できる。
圧比較回路の容量素子においてステップ１の期間で電荷
の散失若しくは注入がなく、容量素子に蓄えられたアナ
ログ入力値が破壊されることもない為、本発明による第
１の実施例で示したようにステップ１で使用した電圧比
較回路をステップ２でも共用できる。
【００２１】さらに、ＭＯＳ−ＦＥＴのドレインから基
板にキャリアの注入がない為、基板に注入されたキャリ
アがインピーダンスの高い接続点に吸収されて変換精度
を低下させるという問題もなくなる。
板にキャリアの注入がない為、基板に注入されたキャリ
アがインピーダンスの高い接続点に吸収されて変換精度
を低下させるという問題もなくなる。
【００２２】図３（ａ）は本発明による第２の実施例を
示す回路図であり、（２ｉ＋１）個の電圧比較回路（Ｃ
0 〜Ｃ2i）を備え、電圧比較回路（Ｃ0 〜Ｃ2i）の入力
はスイッチ回路（ＳＡ０〜ＳＡ２ｉ）を介してアナログ
入力端子（ＡIN）に接続されると共にスイッチ回路（Ｓ
Ｂ０〜ＳＢ２ｉ及びＳＣ０〜ＳＣ２ｉ）で構成されたス
イッチ回路群（ＳＧ０〜ＳＧ２ｉ）を介してＤ／Ａ変換
器の出力に接続されて構成されている。又電圧比較回路
（Ｃ0 〜Ｃ2i）は図３（ａ）に示したようにＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｎ1 ）より成りＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ1 ）のｇm をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）
のｇm よりも大きく設定することにより論理しきい値電
圧を電源電圧（ＶCC）の半分の値（１／２ＶCC）よりも
高く設定した（例えば２／３ＶCC）インバータと、イン
バータの入力〜出力（ＯＵＴ）間に接続されゲートにサ
ンプリング信号（φS ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 ）及びインバータの入力〜入力（Ｉ
Ｎ）間に接続された容量素子（Ｃ1 ）で構成されてい
る。又図３（ｂ）に示したように差動増幅器（ＤＡＭ
Ｐ）と、差動増幅器の２入力（−及び＋）をゲートにサ
ンプリング信号（φS ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 及びＮ4 ）を介して電源電圧（ＶCC）
の半分の値（１／２ＶCC）よりも高く設定した（例えば
２／３ＶCC）バイアス電圧端子（ＶB ）に接続されると
共に、容量素子（Ｃ2 及びＣ3 ）を介して入力（ＩＮ）
及びＧＮＤに接続して構成された電圧比較回路を用いて
もよい。尚他の部分の構成は前述した本発明による第１
の実施例と同様であるので説明を省略すると共に、図３
（ａ）においてもディジタル出力端子（ＤOUT ）及びエ
ンコーダが省略されている。
示す回路図であり、（２ｉ＋１）個の電圧比較回路（Ｃ
0 〜Ｃ2i）を備え、電圧比較回路（Ｃ0 〜Ｃ2i）の入力
はスイッチ回路（ＳＡ０〜ＳＡ２ｉ）を介してアナログ
入力端子（ＡIN）に接続されると共にスイッチ回路（Ｓ
Ｂ０〜ＳＢ２ｉ及びＳＣ０〜ＳＣ２ｉ）で構成されたス
イッチ回路群（ＳＧ０〜ＳＧ２ｉ）を介してＤ／Ａ変換
器の出力に接続されて構成されている。又電圧比較回路
（Ｃ0 〜Ｃ2i）は図３（ａ）に示したようにＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ1 ）とＮチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｎ1 ）より成りＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ1 ）のｇm をＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ1 ）
のｇm よりも大きく設定することにより論理しきい値電
圧を電源電圧（ＶCC）の半分の値（１／２ＶCC）よりも
高く設定した（例えば２／３ＶCC）インバータと、イン
バータの入力〜出力（ＯＵＴ）間に接続されゲートにサ
ンプリング信号（φS ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 ）及びインバータの入力〜入力（Ｉ
Ｎ）間に接続された容量素子（Ｃ1 ）で構成されてい
る。又図３（ｂ）に示したように差動増幅器（ＤＡＭ
Ｐ）と、差動増幅器の２入力（−及び＋）をゲートにサ
ンプリング信号（φS ）が印加されたＮチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ2 及びＮ4 ）を介して電源電圧（ＶCC）
の半分の値（１／２ＶCC）よりも高く設定した（例えば
２／３ＶCC）バイアス電圧端子（ＶB ）に接続されると
共に、容量素子（Ｃ2 及びＣ3 ）を介して入力（ＩＮ）
及びＧＮＤに接続して構成された電圧比較回路を用いて
もよい。尚他の部分の構成は前述した本発明による第１
の実施例と同様であるので説明を省略すると共に、図３
（ａ）においてもディジタル出力端子（ＤOUT ）及びエ
ンコーダが省略されている。
【００２３】次に図３及び図４を参照しながら動作につ
いて説明する。まずサンプリング期間、スイッチ回路
（ＳＡ０〜ＳＡ２ｉ）を閉じてアナログ入力端子
（ＡIN）に入力されているアナログ入力（ＶAIN ）が電
圧比較回路（Ｃ0 〜Ｃ2i）の入力に印加される。ここで
電圧比較回路（Ｃ0 〜Ｃ2i）として図４（ａ）に示した
回路を使用した場合、サンプリング信号（φS ）がハイ
になりＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）がオンして
インバータの入力と出力が短絡され、インバータの論理
しきい値電圧（２／３ＶCC）にバイアスされ、容量素子
（Ｃ1 ）にはアナログ入力（ＶAIN ）に比例した電荷：
（ＶAIN −２／３ＶCC）×Ｃ1 が蓄えられる。又電圧比
較回路（Ｃ0 〜Ｃ2i）として図４（ｂ）に示した回路を
使用した場合は、サンプリング信号（φS ）がハイにな
りＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）がオン
して差動増幅器（ＤＡＭＰ）の入力（−及び＋）はバイ
アス電圧（ＶB ＝２／３ＶCC）にバイアスされ、容量素
子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例した電荷
（ＶAIN −ＶB ）×Ｃ２が蓄えられる。そしてスイッチ
回路（ＳＡ０〜ＳＡ２ｉ）が開くと共にサンプリング信
号（φS ）がロウになってＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ3 及びＮ4 ）がオフしてサンプリングが終了する。
いて説明する。まずサンプリング期間、スイッチ回路
（ＳＡ０〜ＳＡ２ｉ）を閉じてアナログ入力端子
（ＡIN）に入力されているアナログ入力（ＶAIN ）が電
圧比較回路（Ｃ0 〜Ｃ2i）の入力に印加される。ここで
電圧比較回路（Ｃ0 〜Ｃ2i）として図４（ａ）に示した
回路を使用した場合、サンプリング信号（φS ）がハイ
になりＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）がオンして
インバータの入力と出力が短絡され、インバータの論理
しきい値電圧（２／３ＶCC）にバイアスされ、容量素子
（Ｃ1 ）にはアナログ入力（ＶAIN ）に比例した電荷：
（ＶAIN −２／３ＶCC）×Ｃ1 が蓄えられる。又電圧比
較回路（Ｃ0 〜Ｃ2i）として図４（ｂ）に示した回路を
使用した場合は、サンプリング信号（φS ）がハイにな
りＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ3 及びＮ4 ）がオン
して差動増幅器（ＤＡＭＰ）の入力（−及び＋）はバイ
アス電圧（ＶB ＝２／３ＶCC）にバイアスされ、容量素
子（Ｃ2 ）にはアナログ入力（ＶAIN ）に比例した電荷
（ＶAIN −ＶB ）×Ｃ２が蓄えられる。そしてスイッチ
回路（ＳＡ０〜ＳＡ２ｉ）が開くと共にサンプリング信
号（φS ）がロウになってＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ3 及びＮ4 ）がオフしてサンプリングが終了する。
【００２４】サンプリング終了後スイッチ回路（ＳＢ
ｉ）を閉じ例えばＤ／Ａ変換器の出力：１／２｛（＋Ｖ
REF ）−（−ＶREF ）｝とサンプリングされたアナログ
入力（ＶAIN ）を比較する期間（ステップ０）が設けら
れ、続くステップ１においてステップ０における比較結
果がＶAIN ＜１／２｛（＋ＶREF ）−（−ＶREF ）｝な
らばスイッチ回路（ＳＢｉ）の他にスイッチ回路（ＳＢ
０〜ＳＢｉ＋１）を閉じてｌｏｇ２（２ｉ＋２）ｂｉｔ
精度のＤ／Ａ変換器出力を電圧比較回路（Ｃ0 〜
Ｃi+1 ）の入力に印加することによりアナログ入力と比
較する。ここでＤ／Ａ変換器出力がアナログ入力よりも
低い場合はハイが、Ｄ／Ａ変換器出力がアナログ入力よ
りも高い場合にはロウが電圧比較回路（Ｃ0 〜Ｃi+1 ）
から出力され、エンコーダでエンコードされてｌｏｇ２
（２ｉ＋２）ｂｉｔ精度の荒い変換結果が得られる。こ
の場合、スイッチ回路（ＳＢｉ＋２〜ＳＢ２ｉ）は開い
ており電圧比較回路（Ｃi+2 〜Ｃ2i）の入力にはＤ／Ａ
変換器の出力が印加されていないが、ステップ０でＶ
AIN ＜１／２｛（＋ＶREF ）−（−ＶREF ）｝であるこ
とが判明している為、電圧比較回路（Ｃi+2 〜Ｃ2i）か
らはロウが出力されることが期待され、エンコーダに電
圧比較回路（Ｃi+2 〜Ｃ2i）の比較結果としてロウを入
力すればエンコードされた変換結果は正しい。又ステッ
プ０における比較結果がＶAIN ＞１／２｛（＋ＶREF ）
−（−ＶREF ）｝ならばスイッチ回路（ＳＢｉ）の他ｇ
スイッチ回路（ＳＢｉ−１〜ＳＢ２ｉ）を閉じてｌｏｇ
２（２ｉ＋２）ｂｉｔ精度のＤ／Ａ変換器出力を電圧比
較回路（Ｃi-1 〜Ｃ2 ：）の入力に印加することにより
同様にしてｌｏｇ２（２ｉ＋２）ｂｉｔ精度の荒い変換
結果が得られる。この場合、スイッチ回路（ＳＢ０〜Ｓ
Ｂｉ−２）は開いており電圧比較回路（Ｃ0 〜Ｃi-2 ）
の入力にはＤ／Ａ変換器の出力が印加されていないが、
ステップ０でＶAIN ＞１／２｛（＋ＶREF）−（−Ｖ
REF ）｝であることが判明している為、電圧比較回路
（Ｃ0 〜Ｃi-2 ）からはハイが出力されることが期待さ
れ、エンコーダに電圧比較回路（Ｃ0 〜Ｃi-2 ）の比較
結果としてハイを入力すればエンコードされた結果は正
しい。次にステップでスイッチ回路（ＳＣ０〜ＳＣ２
ｉ）が閉じると共にステップ１で得られた変換結果によ
り２ｌｏｇ２（２ｉ＋２）ｂｉｔ精度のＤ／Ａ変換器出
力が電圧比較回路（Ｃ0 〜Ｃ2i）の入力に印加され、電
圧比較回路（Ｃ0 〜Ｃ2i）の出力がエンコーダでエンコ
ードされて２ｌｏｇ（２ｉ＋２）ｂｉｔ精度の変換結果
が得られる。
ｉ）を閉じ例えばＤ／Ａ変換器の出力：１／２｛（＋Ｖ
REF ）−（−ＶREF ）｝とサンプリングされたアナログ
入力（ＶAIN ）を比較する期間（ステップ０）が設けら
れ、続くステップ１においてステップ０における比較結
果がＶAIN ＜１／２｛（＋ＶREF ）−（−ＶREF ）｝な
らばスイッチ回路（ＳＢｉ）の他にスイッチ回路（ＳＢ
０〜ＳＢｉ＋１）を閉じてｌｏｇ２（２ｉ＋２）ｂｉｔ
精度のＤ／Ａ変換器出力を電圧比較回路（Ｃ0 〜
Ｃi+1 ）の入力に印加することによりアナログ入力と比
較する。ここでＤ／Ａ変換器出力がアナログ入力よりも
低い場合はハイが、Ｄ／Ａ変換器出力がアナログ入力よ
りも高い場合にはロウが電圧比較回路（Ｃ0 〜Ｃi+1 ）
から出力され、エンコーダでエンコードされてｌｏｇ２
（２ｉ＋２）ｂｉｔ精度の荒い変換結果が得られる。こ
の場合、スイッチ回路（ＳＢｉ＋２〜ＳＢ２ｉ）は開い
ており電圧比較回路（Ｃi+2 〜Ｃ2i）の入力にはＤ／Ａ
変換器の出力が印加されていないが、ステップ０でＶ
AIN ＜１／２｛（＋ＶREF ）−（−ＶREF ）｝であるこ
とが判明している為、電圧比較回路（Ｃi+2 〜Ｃ2i）か
らはロウが出力されることが期待され、エンコーダに電
圧比較回路（Ｃi+2 〜Ｃ2i）の比較結果としてロウを入
力すればエンコードされた変換結果は正しい。又ステッ
プ０における比較結果がＶAIN ＞１／２｛（＋ＶREF ）
−（−ＶREF ）｝ならばスイッチ回路（ＳＢｉ）の他ｇ
スイッチ回路（ＳＢｉ−１〜ＳＢ２ｉ）を閉じてｌｏｇ
２（２ｉ＋２）ｂｉｔ精度のＤ／Ａ変換器出力を電圧比
較回路（Ｃi-1 〜Ｃ2 ：）の入力に印加することにより
同様にしてｌｏｇ２（２ｉ＋２）ｂｉｔ精度の荒い変換
結果が得られる。この場合、スイッチ回路（ＳＢ０〜Ｓ
Ｂｉ−２）は開いており電圧比較回路（Ｃ0 〜Ｃi-2 ）
の入力にはＤ／Ａ変換器の出力が印加されていないが、
ステップ０でＶAIN ＞１／２｛（＋ＶREF）−（−Ｖ
REF ）｝であることが判明している為、電圧比較回路
（Ｃ0 〜Ｃi-2 ）からはハイが出力されることが期待さ
れ、エンコーダに電圧比較回路（Ｃ0 〜Ｃi-2 ）の比較
結果としてハイを入力すればエンコードされた結果は正
しい。次にステップでスイッチ回路（ＳＣ０〜ＳＣ２
ｉ）が閉じると共にステップ１で得られた変換結果によ
り２ｌｏｇ２（２ｉ＋２）ｂｉｔ精度のＤ／Ａ変換器出
力が電圧比較回路（Ｃ0 〜Ｃ2i）の入力に印加され、電
圧比較回路（Ｃ0 〜Ｃ2i）の出力がエンコーダでエンコ
ードされて２ｌｏｇ（２ｉ＋２）ｂｉｔ精度の変換結果
が得られる。
【００２５】本発明による第２の実施例において、図４
（ａ）に示した電圧比較回路を用いた場合、サンプリン
グ期間容量素子（Ｃ1 ）の入力（ＩＮ）側はアナログ入
力（ＶAIN ）にインバータ側の電圧はインバータの論理
しきい値電圧（２／３ＶCC）にバイアスされ、続くステ
ップ１で入力（ＩＮ）側の電圧が所定のＤ／Ａ変換器の
出力電圧（ＶD/A ）となった場合、インバータ側の電圧
（ｖi ）は次式（３）で与えられる。
（ａ）に示した電圧比較回路を用いた場合、サンプリン
グ期間容量素子（Ｃ1 ）の入力（ＩＮ）側はアナログ入
力（ＶAIN ）にインバータ側の電圧はインバータの論理
しきい値電圧（２／３ＶCC）にバイアスされ、続くステ
ップ１で入力（ＩＮ）側の電圧が所定のＤ／Ａ変換器の
出力電圧（ＶD/A ）となった場合、インバータ側の電圧
（ｖi ）は次式（３）で与えられる。
【００２６】
【００２７】ここで例えばＶAIN ＝ＶCCの場合、本発明
による第２の実施例では１／２｛（＋ＶREF ）−（−Ｖ
REF））−α（αはｌｏｇ２（２ｉ＋２）ｂｉｔ精度で
の１［ＬＳＢ］に相当する電圧）より低い電圧が電圧比
較回路の入力に印加されることはない。＋ＶREF ＝
ＶCC，−ＶREF ＝０［Ｖ］の場合、電圧比較回路の入力
に（１／２ＶCC−α）より低い電圧は印加されず、従っ
て式（３）よりｖc ＞１／６ＶCC−αとなってα＜１／
６ＶCCとなるように設定しておけばｖc が負電圧になる
ことがない為、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）の
ドレイン（Ｎ型拡散層）が順方向バイアスされることが
なく、容量素子（Ｃ1 ）に電荷が注入されることがな
い。又、例えばＶAIN ＝０［Ｖ］の場合、ｖc は電源電
圧（ＶCC）以上になるが容量素子（Ｃ1）のインバータ
側にＰチャネル型ＭＯＳ−ＦＥＴは接続されておらず順
方向バイアスされるＰ型拡散層が無い為、容量素子（Ｃ
1 ）に蓄えられた電荷が失われることもない。又図４
（ｂ）に示した電圧比較回路を用いた場合、ＶB ＝２／
３ＶCCであればステップ１における容量素子（Ｃ2 ）の
差動増幅器（ＤＡＭＰ）側の電位は（式３）で示された
ｖc と等しく、従って容量素子（Ｃ2 ）に電荷が注入さ
れることも、容量素子（Ｃ2 ）に蓄えられた電荷が失わ
れることもない。
による第２の実施例では１／２｛（＋ＶREF ）−（−Ｖ
REF））−α（αはｌｏｇ２（２ｉ＋２）ｂｉｔ精度で
の１［ＬＳＢ］に相当する電圧）より低い電圧が電圧比
較回路の入力に印加されることはない。＋ＶREF ＝
ＶCC，−ＶREF ＝０［Ｖ］の場合、電圧比較回路の入力
に（１／２ＶCC−α）より低い電圧は印加されず、従っ
て式（３）よりｖc ＞１／６ＶCC−αとなってα＜１／
６ＶCCとなるように設定しておけばｖc が負電圧になる
ことがない為、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ2 ）の
ドレイン（Ｎ型拡散層）が順方向バイアスされることが
なく、容量素子（Ｃ1 ）に電荷が注入されることがな
い。又、例えばＶAIN ＝０［Ｖ］の場合、ｖc は電源電
圧（ＶCC）以上になるが容量素子（Ｃ1）のインバータ
側にＰチャネル型ＭＯＳ−ＦＥＴは接続されておらず順
方向バイアスされるＰ型拡散層が無い為、容量素子（Ｃ
1 ）に蓄えられた電荷が失われることもない。又図４
（ｂ）に示した電圧比較回路を用いた場合、ＶB ＝２／
３ＶCCであればステップ１における容量素子（Ｃ2 ）の
差動増幅器（ＤＡＭＰ）側の電位は（式３）で示された
ｖc と等しく、従って容量素子（Ｃ2 ）に電荷が注入さ
れることも、容量素子（Ｃ2 ）に蓄えられた電荷が失わ
れることもない。
【００２８】前述したように、ステップ１で使用した電
圧比較回路の容量素子においてステップ１の期間で電荷
の散失若しくは注入がなく、容量素子に蓄えられたアナ
ログ値が破壊されることもない為、本発明による第１の
実施例と同様にステップ１で使用した電圧比較回路をス
テップ２でも共用できる。又ＭＯＳ−ＦＥＴのドレイン
から基板にキャリアの注入がない為、基板に注入された
キャリアがインピーダンスの高い接続点に吸収されて変
換精度を低下させることもない。さらに本発明による第
２の実施例では、ステップ０で電圧比較回路（Ｃi ）で
の比較結果がハイの場合ステップ１で電圧比較回路（Ｃ
0 〜Ｃi ）の他に電圧比較回路（Ｃi+1 ）でもアナログ
入力とＤ／Ａ変換器の出力を比較し、ステップ０で電圧
比較回路（Ｃi ）での比較結果がロウの場合ステップ１
で電圧比較回路（Ｃi 〜Ｃ2i）の他に電圧比較回路（Ｃ
i-1 ）でもアナログ入力とＤ／Ａ変換器の出力を比較し
ている為、ステップ０における比較結果がｌｏｇ２（２
ｉ＋２）ｂｉｔにおける１［ＬＳＢ］以下の誤差を含ん
でいてもステップ１で正しい変換結果が得られる。つま
り、ステップ０を短時間で終了した場合、比較結果に誤
差を含むがステップ１で正しい変換結果が得られるので
ステップ０の期間が短縮可能となり、高速化が図れると
いう利点もある。
圧比較回路の容量素子においてステップ１の期間で電荷
の散失若しくは注入がなく、容量素子に蓄えられたアナ
ログ値が破壊されることもない為、本発明による第１の
実施例と同様にステップ１で使用した電圧比較回路をス
テップ２でも共用できる。又ＭＯＳ−ＦＥＴのドレイン
から基板にキャリアの注入がない為、基板に注入された
キャリアがインピーダンスの高い接続点に吸収されて変
換精度を低下させることもない。さらに本発明による第
２の実施例では、ステップ０で電圧比較回路（Ｃi ）で
の比較結果がハイの場合ステップ１で電圧比較回路（Ｃ
0 〜Ｃi ）の他に電圧比較回路（Ｃi+1 ）でもアナログ
入力とＤ／Ａ変換器の出力を比較し、ステップ０で電圧
比較回路（Ｃi ）での比較結果がロウの場合ステップ１
で電圧比較回路（Ｃi 〜Ｃ2i）の他に電圧比較回路（Ｃ
i-1 ）でもアナログ入力とＤ／Ａ変換器の出力を比較し
ている為、ステップ０における比較結果がｌｏｇ２（２
ｉ＋２）ｂｉｔにおける１［ＬＳＢ］以下の誤差を含ん
でいてもステップ１で正しい変換結果が得られる。つま
り、ステップ０を短時間で終了した場合、比較結果に誤
差を含むがステップ１で正しい変換結果が得られるので
ステップ０の期間が短縮可能となり、高速化が図れると
いう利点もある。
【００２９】
【発明の効果】以上説明したように本発明は、ステップ
１で使用した電圧比較回路をステップ２でも共用できる
為、電圧比較回路が従来の直並列型Ｄ／Ａ変換器の半分
の個数で構成可能となり、構成面積及び消費電力が低減
できるという効果を有する。
１で使用した電圧比較回路をステップ２でも共用できる
為、電圧比較回路が従来の直並列型Ｄ／Ａ変換器の半分
の個数で構成可能となり、構成面積及び消費電力が低減
できるという効果を有する。
【００３０】さらに、基板にキャリアが注入されること
がないので、基板に注入されたキャリアがインピーダン
スの高い接続点に吸収されて変換精度を低下させること
もない。
がないので、基板に注入されたキャリアがインピーダン
スの高い接続点に吸収されて変換精度を低下させること
もない。
【図１】本発明による第１の実施例を示す回路図であ
る。
る。
【図２】図１のタイミングチャートである。
【図３】本発明による第２の実施例を示す回路図及びタ
イミングチャートである。
イミングチャートである。
【図４】本発明による第２の実施例における電圧比較回
路を示す回路図である。
路を示す回路図である。
【図５】電圧比較回路を示す回路図である。
【図６】従来のＡ／Ｄ変換器を示す回路図である。
【図７】図６のタイミングチャートである。
Claims (8)
- 【請求項１】 アナログ信号が入力される入力端子と、
複数の基準電位を生成するＤ／Ａ変換器と、前記アナロ
グ信号の電位と前記複数の基準電位のうち選択された基
準電位とをそれぞれ比較する複数の比較器と、前記複数
の基準電位のうち中間電位である基準電位以外の他の基
準電位を選択することなく前記中間電位のみを選択し、
当該中間電位と前記アナログ信号の電位との比較を前記
複数の比較器のうちの所定の比較器に許可するととも
に、前記他の基準電位と前記アナログ信号の電位との比
較を全ての比較器に対して禁止する第１の手段と、少な
くとも前記所定の比較器の比較結果に基づいて前記他の
基準電位のうちの複数の基準電位を選択し、当該選択さ
れた複数の基準電位と前記アナログ信号の電位との比較
を前記所定の比較器を含む複数の比較器にそれぞれ許可
する第２の手段とを備えるＡ／Ｄ変換器。 - 【請求項２】 前記第１の手段により許可された前記所
定の比較器の比較結果に基づいて前記他の基準電位のう
ちの所定の基準電位を選択し、当該所定の基準電位と前
記アナログ信号の電位との比較を前記所定の比較器とは
異なる他の比較器に許可する第３の手段をさらに有し、
前記第２の手段は、前記第１の手段により許可された前
記所定の比較器の比較結果及び前記第３の手段により許
可された前記他の比較器の比較結果の両方に基づいて前
記他の基準電位のうちの複数の基準電位を選択し、当該
選択された複数の基準電位と前記アナログ信号の電位と
の比較を前記所定の比較器及び前記他の比較器を含む複
数の比較器にそれぞれ許可することを特徴とする請求項
１記載のＡ／Ｄ変換器。 - 【請求項３】 前記第２の手段は、前記第１の手段によ
り許可された前記所定の比較器の比較結果が、前記中間
電位よりも前記アナログ信号の電位の方が高いことを示
している場合には、前記他の基準電位のうちの前記中間
電位よりも高い複数の基準電位、前記中間電位の次に低
い基準電位及び前記中間電位をそれぞれ選択し、これら
選択された基準電位と前記アナログ信号の電位との比較
を前記所定の比較器を含む複数の比較器にそれぞれ許可
する一方、前記第１の手段により許可された前記所定の
比較器の比較結果が、前記中間電位よりも前記アナログ
信号の電位の方が低いことを示している場合には、前記
他の基準電位のうち の前記中間電位よりも低い複数の基
準電位、前記中間電位の次に高い基準電位及び前記中間
電位をそれぞれ選択し、これら選択された基準電位と前
記アナログ信号の電位との比較を前記所定の比較器を含
む複数の比較器にそれぞれ許可することを特徴とする請
求項１記載のＡ／Ｄ変換器。 - 【請求項４】 前記第１の手段は、前記所定の比較器に
前記アナログ信号の電位をサンプリング入力するととも
に前記中間電位を比較入力することによって前記所定の
比較器の比較を許可するものであり、前記第２の手段
は、前記所定の比較器を含む前記複数の比較器に前記ア
ナログ信号の電位をサンプリング入力することなく前記
選択された複数の基準電位をそれぞれ比較入力すること
によって前記所定の比較器を含む前記複数の比較器の比
較を許可するものであることを特徴とする請求項１、２
又は３記載のＡ／Ｄ変換器。 - 【請求項５】 アナログ信号が入力される入力端子と、
複数の基準電位を生成するＤ／Ａ変換器と、第１、第２
及び第３の電圧比較器と、前記複数の基準電位のうちの
第２の基準電位と前記アナログ信号の電位との比較を前
記第２の電圧比較器に指示する第１の手段と、前記第１
の手段の指示による前記第２の電圧比較器の比較結果に
基づき、前記複数の基準電位のうちの第１の基準電位と
前記アナログ信号の電位との比較を前記第１の電圧比較
器に指示するか或いは前記複数の基準電位のうちの第３
の基準電位と前記アナログ信号の電位との比較を前記第
３の電圧比較器に指示する第２の手段と、前記第１及び
第２の手段の指示による前記第１及び第２の電圧比較器
の比較結果又は前記第２及び第３の手段の指示による前
記第２及び第３の電圧比較器の比較結果に基づき、前記
複数の基準電位のうちの選択された第４、第５及び第６
の基準電位と前記アナログ信号の電位との比較を前記第
１、第２及び第３の電圧比較器にそれぞれ指示する第３
の手段とを備えるＡ／Ｄ変換器。 - 【請求項６】 前記Ｄ／Ａ変換器は、高電位側基準電位
が供給される高電位側基準電位端と低電位側基準電位が
供給される低電位側基準電位端との間に直列接続された
複数の抵抗体を含み、前記第２の基準電位は、前記高電
位側基準電位と低電位側基準電位との中間電位であり、
前記第１の基準電位は、前記高電位側基準電位と前記第
２の基準電位との中間電位であり、前記第３の基準電位
は 、前記低電位側基準電位と前記第２の基準電位との中
間電位であり、前記第３の手段は、前記第１及び第２の
手段の指示による前記第１及び第２の電圧比較器の比較
結果又は前記第２及び第３の手段の指示による前記第２
及び第３の電圧比較器の比較結果に基づき、前記高電位
側基準電位から前記第１の基準電位の間にある電位、前
記第１の基準電位から前記第２の基準電位の間にある電
位、前記第２の基準電位から前記第３の基準電位の間に
ある電位、又は関第３の基準電位から前記低電位側基準
電位の間にある電位のいずれかを前記第４、第５及び第
６の基準電位として選択し、これら選択された第４、第
５及び第６の基準電位と前記アナログ信号の電位との比
較を前記第１、第２及び第３の電圧比較器にそれぞれ指
示することを特徴とする請求項５記載のＡ／Ｄ変換器。 - 【請求項７】 アナログ信号が入力される入力端子と、
複数の基準電位を生成するＤ／Ａ変換器と、前記複数の
基準電位のうち所定の基準電位と前記アナログ信号の電
位とを比較する第１の電圧比較手段と、複数の第２の電
圧比較手段と、前記第２の電圧比較手段による比較動作
を禁止しつつ前記第１の電圧比較手段に対し前記所定の
基準電位と前記アナログ信号の電位との比較を指示する
手段と、前記第１の電圧比較手段の比較動作により前記
アナログ信号の電位が前記所定の基準電位よりも高いと
判断された場合には、前記複数の基準電位のうち前記所
定の基準電位よりも高い複数の基準電位及び前記所定の
基準電位の次に低い基準電位と前記アナログ信号の電位
との比較を前記複数の第２の電圧比較手段にそれぞれ指
示するとともに前記所定の基準電位と前記アナログ信号
の電位との比較を前記第１の電圧比較手段に再び指示す
る手段と、前記第１の電圧比較手段の比較動作により前
記アナログ信号の電位が前記所定の基準電位よりも低い
と判断された場合には、前記複数の基準電位のうち前記
所定の基準電位よりも低い複数の基準電位及び前記所定
の基準電位の次に高い基準電位と前記アナログ信号の電
位との比較を前記複数の第２の電圧比較手段にそれぞれ
指示するとともに前記所定の基準電位と前記アナログ信
号の電位との比較を前記第１の電圧比較手段に再び指示
する手段とを備えるＡ／Ｄ変換器。 - 【請求項８】 アナログ信号が入力される入力端子と、
複数の基準電位を生成するＤ／Ａ変換器と、前記複数の
基準電位のうち所定の基準電位と前記アナログ信号の電
位とを比較する第１の電圧比較手段と、複数の第２の電
圧比較手段と、前記第１の電圧比較手段により前記アナ
ログ信号の電位が前記所定の基準電位よりも高いと判断
された場合には、前記複数の基準電位のうち前記所定の
基準電位よりも高い複数の基準電位及び前記所定の基準
電位の次に低い基準電位と前記アナログ信号の電位との
比較を前記複数の第２の電圧比較手段にそれぞれ指示す
るとともに前記所定の基準電位と前記アナログ信号の電
位との比較を前記第１の電圧比較手段に指示する手段
と、前記第１の電圧比較手段により前記アナログ信号の
電位が前記所定の基準電位よりも低いと判断された場合
には、前記複数の基準電位のうち前記所定の基準電位よ
りも低い複数の基準電位及び前記所定の基準電位の次に
高い基準電位と前記アナログ信号の電位との比較を前記
複数の第２の電圧比較手段にそれぞれ指示するとともに
前記所定の基準電位と前記アナログ信号の電位との比較
を前記第１の電圧比較手段に指示する手段とを備えるＡ
／Ｄ変換器であって、前記第１の電圧比較手段は、前記
アナログ信号及び前記所定の基準電位を受ける電圧入力
端と、一端が前記電圧入力端に接続された容量素子と、
入力端が前記容量素子の他端に接続されたインバータ
と、制御信号に応答して前記インバータの出力端と前記
入力端とを短絡する手段とを含み、前記インバータの論
理しきい値電圧は電源電圧の半分の値よりも高く若しく
は低く設定されていることを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184251A JP2970087B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184251A JP2970087B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529941A JPH0529941A (ja) | 1993-02-05 |
| JP2970087B2 true JP2970087B2 (ja) | 1999-11-02 |
Family
ID=16150042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184251A Expired - Lifetime JP2970087B2 (ja) | 1991-07-24 | 1991-07-24 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970087B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11205145A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ａｄ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54964A (en) * | 1977-06-06 | 1979-01-06 | Fujitsu Ltd | Analog digital converter |
| JPH01106527A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | Ａｄ変換器 |
-
1991
- 1991-07-24 JP JP3184251A patent/JP2970087B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529941A (ja) | 1993-02-05 |
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