JPH01106527A

JPH01106527A - Ａｄ変換器

Info

Publication number: JPH01106527A
Application number: JP26415887A
Authority: JP
Inventors: Shiro Hosoya; 史郎細谷; Toshio Kumamoto; 敏夫熊本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-19
Filing date: 1987-10-19
Publication date: 1989-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はＡＤ変換器に関し、特に、必要な電圧比較器
数の減少に関するものである。

〔従来の技術〕

第３図は例えばｒ　ＩＬ［：［Ｊｏｕｒｎａｌ　ｏｆ　
５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　ＶＯｌ
、５Ｃ−２０，Ｎｏ、６．　［ｌｃｃ、１９８５゜ｐｆ
ｌ、１１３８−１１４３．　”＾ｎ　８−Ｈｌｌｚ　Ｃ
ＨＯ８Ｓｕｂｒａｎｇｉｎｇ８−Ｂｉ【八／Ｄ　Ｃｏｎ
ｖｅｒｔｅｒ”、　Ａ、Ｇ、Ｆ、旧ｎｇｗａｌｌおよび
Ｖ。

Ｚａｌｌｕ　Ｊに示された従来の４ビツト構成の直並列
型ＡＤ変換器を示す回路図である。この直並列型ＡＤ変
換器は、デジタル出力の上位２ビツトを決定するための
第１の並列型△Ｄ変換部１と、デジタル出力の下位２ビ
ツトを決定するための第２の並列型ＡＤ変換部２とで構
成されている。

第１の並列型ＡＤ変換部１は、３つの第１の電圧比較３
０Ｃ−ＣＣ３と、第１の判定回路Ｊ１と、第１のエン」
−ダＥ１と、１代脈Ｒ１〜Ｒ１６および定電圧源３から
なる第１の基準電圧発生手段ＲＧとで構成されている。

また第２の並列型ＡＤ変換部２は、３つの第２の電圧比
較ＺＦＣ１〜ＦＣと、第２の判定回路Ｊ２と、第２のエ
ンコーダＥ　と、抵抗Ｒ１〜Ｒ１６および定電圧源３か
らなる上記第１の基準電圧発生手段ＲＧに接続されたス
イッチＳ−８１２によって構成される第２の基準電圧発
生手段であるスイッチ制御回路ＳＣＣとで構成されてい
る。

そして、第１の並列型△Ｄ変換部１においては、抵抗８
４〜８５間に生じる電圧ｖ１１、抵抗８８〜８９間に生
じる電圧Ｖ１２、および抵抗Ｒ１２〜Ｒ１３間に生じる
電圧Ｖ１３をそれぞれ第１の電圧比較器ＣＣ−ＣＣ３の
基準電圧として供給するように構成されている。また第
２の並列型ＡＤＤ挟部２においては、第２の電圧比較器
ＦＣ１〜ＦＣ３に供給する基準電圧Ｖ２１．Ｖ２２．ｖ
２３を、直列接続された抵抗Ｒ１〜Ｒ１６のそれぞれの
接続点からスイッチ制御回路ＳＣＣを構成するスイッチ
８１〜Ｓ１２を介して得るように構成されている。Ｎ準
電圧Ｖ　はスイッチＳ　　Ｓ　　Ｓ　、Ｓ１８の１つ２
１　　　　　　　　　　１’４　　・　　　７から得ら
れ、基準電圧Ｖ２２はスイッチＳ２．Ｓ５゜Ｓ　　Ｓ　
の１つから得られ、基準電圧ｖ２３はス８　゛　　　１
１イツチＳ３．Ｓ６．Ｓ９．Ｓ１２の１つから得られる。

抵抗Ｒ−Ｒは抵抗Ｒ−Ｒ１１５〜Ｒ８゜Ｒ−Ｒ、Ｒ−〜
Ｒの４つの抵抗群ＲＧ、〜９　　１２　　１３　　１ＧＲＧ、に区分され、この抵抗群に対応させてスイッチＳ
　・〜ＳｔよそれぞれＳ　・〜Ｓ　　Ｓ　〜１１２　　
　　　　１３’４ｓｓ−ｓｓ−ｓ　　の４つのスイッチ６゛　７　９・　１０１２ｆｌｌ’　Ｓ　Ｇ　　−Ｓ　Ｇ　４に区分されている。

そして第１の並列型ＡＤ変換部１における第１の判定回
路Ｊ１からの信号によってスイッチ群Ｓ　Ｇ　１〜ＳＧ
４のいずれか１つの群が４動するようになされており、
これによって、第２の電圧比較器ＦＣ１−ＦＣ３にそれ
ぞし基準電ＩＩ　Ｖ　２１．　Ｖ　２２．　Ｖ　２３ｈ
”供給される。

第４図は、第３図における第１の電圧比較器ＣＣ１〜Ｃ
Ｃ３の具体的構成の一例を示す回路図である。この電圧
比較器ＣＣ１〜ＣＣ３は入ノｊ段Ｉと増幅段２とラップ
段りに分ｌすられ、入力段Ｉの一方の入ノ〕端子４より
アブログ入力電圧を受け、他方の入力端子５より基準電
圧Ｖ１１．Ｖ１２．■１３のいずれかを受けるように構
成されている。そして、入力端子４は、クロック信号φ
１でそのオン・オフが１オリ御されるスイッチＳ１３を
介して結合容Ｒ６の一方の電極に接続され、入力端ｆ５
は、クロック信号φ２でそのオン・オフが制御されるス
イッチ３１４を介して上記結合容量６の同じ電極に）シ
続されている。一方、結合残量６の他方の電極は反転増
幅３７の入力端に接続され、反転増幅器７の出力端は、
クロック信号φ１によってオン・オフ動性が制御される
スイッチＳ１５を介して、自らの入力端に接続されてい
る。また反転増幅器７の出力端は次段の反転増幅器８の
入力端に接続され、この反転増幅器８の出力端は、クロ
ック信号φ２によってそのオン・オフが制御されるスイ
ッチＳ１６を介して反転増幅器９の入力端に接続されて
いる。さらに反転増幅器９の出力端は次段の反転増幅器
１００入力端に接続され、出力端子１１に接続されたこ
の反転増幅器１０の出力端は、クロック信号φ２によっ
てそのオン・オフが制御されるスイッチＳ１□を介して
反転増幅器９の入力端に帰還されている。

第５図は、第３図における第２の電圧比較器ＦＣ−ＦＣ
３の具体的構成の一例を示ず回路図である。この電圧比
較器ＦＣ１〜ＦＣ３の回路構成は、第４図に示す電圧比
較器ＣＣ−ＣＣ３の回路構成とほぼ同じで、スイッチ８
１８〜８２１は各々第４図のスイッチＳ、Ｓ−Ｓ　　に
　また、反１３　　１５　　１７　　ゝ転地幅器１３〜１６は各々第４図の反転増幅？！１７〜
１０に、結合容量１２は第４図の結合容量６に、入力端
子１８は第４図の入力端子５に、出力端子１７は第４図
の出力端子１１にそれぞれ対応する。

但し、入力端子１８には基準電圧Ｖ２１”　２２’ｖ２
３のいずれかが印加され、その入力端子１８は第４図の
ようにスイッチＳ１４を介することなく直接に結合容量
１２に接続されている。また、スイッチＳ１８．Ｓ１９
はり［！ツク信号φ１によってそのオン・オフが制御さ
れ、スイッチＳ　、Ｓ　はり０ツク信Ｄφ　、φ３によ
ってそのオン・Ａ−）が制御される。

従来のＡＤｖｉ換器は上記のように構成され、その動作
は以下のようにして行われる。

第３図において、入力端子４にアナログ入力電圧ｖｉｏ
が入力されると第１の電圧比較器ＣＣ１〜ＣＣ３によっ
て、アブログ入力電圧Ｖｉｏが基準電圧ｖ１１．■１２
．Ｖ１３と比較される。たとえばアナログ入力電圧Ｖ１
ｏが基準電圧ｖ１１と■１２の間にあるときは、電圧比
較器ＣＣ、ＣＣ３の出力が［１］］レベルとなり、電圧
比較器ＣＣ１の出力が「［」レベルとなる。この出力デ
ータが第１の判定回路Ｊ１に入力され、第１のＴン」−
ダ（符号化［）Ｅｌでエンコードされて、アブログ入力
電圧ｖｉｏをデジタルコードに変換する第１のＡＤ変換
が行なわれる。

次に、第１の判定回路Ｊ１からの信号によって、基準電
圧ｖ１１とＶ１２間に備えられたスイッチ群ＳＧ　のス
イッチ８４〜Ｓ６がオン状゛態にされ、第２の電圧比較
器ＦＣ−Ｆｅ２のそれぞれに基準電圧ｖ２１．ｖ２□、
ｖ２３が供給される。そして、電圧比較器ＦＣ−Ｆｅ２
によってアナログ入力型圧Ｖ、が基準電圧ｖ２１．■２
２．■２３ト比較サレ、＋ｎその出力データが第２の判定回路Ｊ２に入力され、第２
のエンコーダＥ２でエンコードされて第２のＡＤ変換が
行なわれる。

以上の動作における第１の電圧比較器ＣＣｊ（ｊ＝１〜
３）（第４図）の動作原理は次のとおりである。

第６図に示すタイミング図かられかるように、クロック
信号φ１がｒＨＪレベルにある間、スイッチＳ１３．Ｓ
１５．Ｓ１７がオンし、スイッチＳ１４゜Ｓ１６はオフ
する。この場合、増幅段Ｚにおいて、反転増幅器７の入
出力端が短絡され、この入出力端はある電位ｖＢ１にバ
イアスされる。（以下、このようにしてバイアスされる
電位を「バランス電位」と呼ぶ。また、増幅段Ｚのこの
動作モードを以下「オートげロモード」と呼ぶ。）した
がって、このオートゼロモードにおいては、入力端子４
に与えられるアナ［１グ入力電圧Ｖ１ｏと反転増幅器７
のバランス電位ｖ、１とによって、結合容量６に電荷が
充電される。また、このときスイッチ８１６がオフして
いるので、増幅段Ｚとラッチ段りの間は遮断される。

クロック信号φ２がｒＨＪレベルにある間、スイッチＳ
１４．８１６がオンし、スイッチＳ１３．Ｓ１５゜８１
７はオフする。このとぎ結合容量６の入力側に入力端Ｆ
　５　、Ｊ：　’）基Ｑ”ｉ圧Ｖ１１．’　Ｖ１２．　
Ｖ１３（７）イｆれかが印加される。また、スイッチＳ
１５がオフすることにより、この経路における電荷の流
入・流出は閉止され、オートピロモードにおいて蓄えら
れた電荷は保存される。したがって結合容量６の入力側
で起こったバランス電位からの電圧変化は、クロックノ
イズの影響などによる誤動作がない限り正しい極性で結
合容量６の出力側に伝達され、反転増幅器７，８でバラ
ンス電位からの電圧振幅が増幅される。（増幅段Ｚのこ
の動作モードを以下「比較モード」と呼ぶ。）また、スイッチＳ１６がオン、スイッチＳ１□がオフし
ていることより、前記増幅段Ｚで増幅された入力電圧変
化はスイッチ８１Ｇを介してラッチ段りに印加され、２
つの反転増幅器９，１０で更に増幅される。（ラッチ段
りのこの動作モードを以下「スルーモード」と呼ぶ。）次に、クロック信号φ　、φ２がとらにｒＬＪルベルになると、スイッチＳ１３・〜Ｓ１６がオフし、ス
イッチＳ１７がオンする。したがって、増幅段Ｚは再び
オートピロモードとなる。この場合、前記増幅された入
力電圧変化が、スイッチＳ１７を介して反転増幅器９の
入力端に帰還されラッチされる。

（ラッチ段りのこの動作モードを以下「ラッチモード」
と呼ぶ。）このようにして、ラッチモードにおいて入力
電圧変化は、ラッチ段りの出力が論理レベルに達する大
きさに増幅され、デジタル値として出力される。すなわ
ち、甘辛電圧Ｖ１１〜Ｖ１３と７ナログ入力電圧Ｖｉｏ
の大小関係が比較され、その比較結果がデジタル値とし
て出力される。

第５図に示した第２の電圧比較器ＦＣｊ（ｊ・１〜３）
の動作原理は第４図に示した第１の電圧比較器ＣＣｊｖ
Ｊｆ１原理と旧ま同様であるが、ラッチ段りの動作タイ
ミングが異なる。すなわち第２の電圧比較器ＦＣｊの場
合は、ラップＥ段は、クロック信号φ３がｒ　１１　Ｊ
レベルの期間にスルーモード、クロック信号φ１が［し
ルベルの１１１１間にラッチモードとなる。また、第２
の雷Ｂ−比較器ＦＣｊの基準電圧Ｖ２１〜■２３は、り
［１ツク信号φ３がｒＨＪレベルにある間だけ入力端子
１８に印加される。

これは第３図に示す第１の判定回路Ｊ１からのスイッチ
れＹＳＧ　　−８Ｇ４に対する制御信号が、第１の判定
回路Ｊ１に与えられるり［１ツク信号φ３によってコン
トロールされ、クロック信号φ３がｆ’　Ｉ−Ｉ　Ｊレ
ベルにある間だけスイッチ群ＳＧ１〜ＳＧ４のうちの１
つのスイッチ群がオンし、り［１ツク信号φ３がｒＬＪ
レベルにある間はすべてのスイッチＳ　〜Ｓ１２がオフ
することによって実現される。

このようにして、アブログ入力電圧Ｖｉｏが例えば基準
電圧Ｖ１１とｖ１２の間にあることが検知され、第１の
並列型ＡＤ変換部１では上位ビットのデジタルコードが
得られる。そして、スイッチ群ＳＧ２がオンすることに
より、第２の並列型ＡＤ変換器２では、さらに高い分解
能を得るためのＡＤ変換が行なわれ、これにより下位ビ
ットのデジタルコードが得られる。

〔発明が解決しようとする問題点〕

従来の直並列型ＡＤ変換器は以上のように構成されてお
り、一般にｎビットの並列型ＡＤ変換器には２−１個の
電圧比較器が必要なことから、第１の並列型ＡＤ変換部
１をｎビット、第２の並列型ＡＤ変換部２をｎビットの
構成として２０ビツトの直並列ｕｊＡＤ変換器を得よう
とすると、全体として２（２−１）個の電圧比較器が必
要になり、ビット数の増加に伴って電圧比較器の数が指
数関数的に増大するという問題点があった。

この発明は、このような問題点を解消するためになされ
たもので、従来と同様の性能を４（ｔ　Ｊｊｊシつつ従
来と比べて電圧比較器の数を半減することのできるＡＤ
変換器を１９ることを目的とする。

Ｃ問題点を解決するための手段〕この発明に係るＡＤ変換器は、第１および第２の並列型
ＡＤ変換部を備えて構成されている。第１の並列型ＡＤ
変換器は、基準電圧を等分υ１して複数の第１の基準電
圧を１する第１の基準電圧発生手段と、前記第１の基準
電圧とアブ」コグ入力電圧とを比較する複数の電圧比較
器と、その比較出力に基づき前記アナログ入力電圧が前
記第１の基準電圧のどの電圧範囲に属するかを検出しか
つデジタル出力の上位ビットを決定する手段とから成る
。

また第２の並列型ＡＤ変換部は、前記検出された電圧範
囲をさらに等分割して複数の第２の基準電圧を得る第２
の基準電圧発生手段と、前記第２のＩｔ￥電圧を再び前
記電圧比較器に入力し前記アナログ入力端子との電圧比
較を行ない、壱の比較器ツノに基づきデジタル出力の下
位ビットを決定する手段とから成る。

〔作用〕

この発明における電圧比較器は、デジタル出力の上位ビ
ットを決める第１の並列へ〇変換処理における電圧比較
器として働くとともに、デジタル出力の下位ピッ１−を
決める第２の並列ＡＤｆ換処理におけ電圧比較器として
動く。

〔実施１対〕第１図はこの発明によるＡＤ変換器の一実施例を示す回
路図である。この実施例は４ピツ１への直並列型ＡＤ変
換器を示しており、電圧比較器Ｃ１〜Ｃ３を除き、第１
の基準電圧発生手段ＲＧ、第１の判定回路Ｊ　、第１の
デ」−ダＥ　、第２の基準電圧発生手段を構成するスイ
ッーチ制御回路ＳＣＣ，第２の判定回路Ｊ２．第２の１
ンコーダＥ２については、第３図の従来回路の場合と同
一である。

このＡＤ変換器では、電圧比較器Ｃ１〜Ｃ３として、第
２図に示す３人力２出力の回路構成のものが用いられる
。第２図において４はアブログ入力電圧ｖｉｏを受ける
入力端子、５は第１のＡＤ変換を行うための基準電圧ｖ
１１〜ｖ１３を受ける入力端子、１８は第２のＡＤ変換
を行なうための基準電圧Ｖ２１・〜・Ｖ２３を受【ノる
入力端子である。入力端子４はクロック信シ３φ１でそ
のオン・オフが制御されるスイッチＳ２２を介して、入
力端子５はクロック信号φ２Ｃそのオン・オフが制御さ
れるスイッｆＳ２３を介して、また入力端子１８は直接
に、それぞれ結合容量１つの一方の電極に１ｇ続され、
これらにより電圧比較２！Ａｃ　ｊ（Ｊ・１・−３）の
入カ段Ｉが構成されている。　　゛一方、結合容量１９の他方の電極は反転増幅器２０の入
力端に接続され、反転増幅器２０の出力端は、りＯツク
信号φ１によってオン・オノが制御されるスイッチ３２
４を介して自らの入力端に接続されている。また反転増
幅器２０の出力端は次段の反転増幅器２１の入力端に６
接続され、これら結合容量１９、反転増（器２０．２１
、スイッチＳ２４により電圧比較器Ｃｊの増幅段Ｚが構
成されている。増幅段Ｚはクロック信号φ、が「１」」
レベルのときオートゼロモード、「Ｌ」レベルのとき比
較モードとなる。

反転増幅器２１の出力端は、り［１ツク信号φ２によっ
てオン・オフが制御されるスイッチＳ２５を介して次段
の反転増幅器゛２２の入力端に接続され、また反転増幅
器２２の出力端は次段の反転増幅器２３の入力端に接続
され、反転増幅器２３の出力端すなわち出力端子２６は
、クロック信号φ２と相補的な関係を持つクロック信号
φ２によってそのオン・オフが制御されるスイッチＳ２
６を介して反転増幅器２２の入力端に帰マされ、これら
スイッチＳ２５．Ｓ２６、反転増幅器２２．２３により
電圧比較器Ｃ・の第１のラッチ段り、が構成されている
。第１のラッチ段Ｌ１はクロック信５〕φ２が［１１ル
ベルのときスルーモード、「シルベルのときラップモー
ドとなる。

これとは別に、反転増幅器２１の出力端は、クロック信
ｎφ３によってそのオン・オフが制御されるスイッチＳ
２．を介して反転増幅器２４の入力端に接続され、反転
増幅器２４の出力端は次段の反転増幅器２５の入力端に
接続され、反転増幅器２５の出力端すなわち出力端子２
７は、クロック信号φ３と相補的な関係を持っり１］ツ
ク信号φ３によってそのオン・オフがａ、ＩＪ　ｔａｌ
ｌされるスイッチＳ２８を介して反転増幅器２４の入力
端に帰還され、これらスイッチＳ２□、Ｓ２８、反転増
幅器２４，２５に、より上記第１のラッチ段Ｌ１と並列
関係にある第２のラッチ段Ｌ２が構成されている。第２
のラッチ段Ｌ２はクロック信号φ３がｒ　ｌ−１’　Ｊ
レベルのときスルーモード、「Ｌ」レベルのとぎラッチ
モードとなる。

第１図の電圧比較器０１〜Ｃ３の各２つの出力端′Ｆ２
６．２７　（第２図）は、それぞれ第１．第２の判定回
路Ｊ、Ｊ２に接続されている。各り０ツク信号φ　〜φ
３のタイミングは第６図に示したタイミング図の場合と
同じである。

次に上記実施例の！７１作について説明する。

第１図において、入力端子４にアナログ入力電圧Ｖｉ、
が印加されると、電圧比較器０１〜Ｃ３によってまずア
ブログ入力電圧■、が基準電圧Ｖ１１ｎ〜Ｖ１３と比較される。この比較結果は第１の判定回路
Ｊ１に入力され、り［１ツク信号ψ３がｒＨＪレベルに
ある期間に第３図の従来回路の場合と同様にしてスイッ
チ群ＳＧ１〜ＳＧ４の１つがオンとなる。これにより得
られる塁Ｆ％電圧■２１〜Ｖ２３は第２の基準電圧を受
（〕る入力端子１８（第２図）を通して電圧比較器０１
〜Ｃ３に入力され、アナログ入力端子■ｉｏとの比較が
行なわれ、その比較３結果が第２の判定回路Ｊ２に入力
される。判定回路Ｊ、Ｊ２の出力は第３図に六す従来装
置の場合と同様にそれぞれエンコーダＥ、Ｅ　　に入力
され、第１のエンコーダＥ１ではデジタル出力の上位２
ビツトが、第２のエン」−ダＥ２ではデジタル出力の下
位２ビツトがそれぞれ決定される。

第２図に示す電圧比較・器ｃｊの動性は次のとおりであ
る。

クロック信号φ１がｒ　ＨＪレベルにある間、スイッチ
Ｓ２２．Ｓ２４がオンし、増幅段Ｚはオートゼロモード
となる。これにより結合容量１９は、人力９試：子４よ
り入力されるアナログ入力電圧Ｖ　λ団反転増幅器２０のバランス電位Ｖ　　とににって充電さ
れる。次にクロック信号φ２がｒ　）−Ｉ　Ｊレベルに
ある！＋７］間では、スイッチｓ　、ｓ　がオンし、ス
イッチＳ２２．Ｓ２４がオノする。これにより結合容量
１９の入力側電極に入力端子５を介して基準電圧Ｖ１１
〜ｖ１３のいずれかの電圧が印加され、このときに生じ
るアナログ入力電圧Ｖ・がら萌記印加された基準電圧へ
の電圧変化が増幅段Ｚに伝達されて増幅され、このとき
スルー王−ドの状態にある第１のラップ段［１に入力さ
れ更に増幅される。そしてクロック信号φ２がｒＬＪレ
ベルとなる間、スイッチＳ２５がオフ、スイッチ８２６
がオンとなることにより、この増幅結果が第１のラッチ
段Ｌ１にラッチされ、出力端子２６よりデジタル値とし
て出力される。

続いてクロック信号φ３がｒＨＪレベルになると、第１
の判定回路Ｊ１　（第１図）からの信号によりスイッチ
群ＳＧ　　〜Ｓ０４　（第１図）のいずれか１つのスイ
ッチ群がオンして、入力端子１８に基準電圧ｖ２１〜■
２３のいずれか１つの電圧が印加される。これにより結
合容」１９の入力側の電極でアナログ入力電圧Ｖｉｏか
ら前記印加された基準電圧への電圧変化が起り、増幅段
Ｚにおいてバラスン電圧ｖ８１からの電圧変化が増幅さ
れる。クロック信号φ３がｒＨＪレベルにある期間にお
いて、スイッチＳ２５はオフ、スイッチＳ２１はオン、
スイブＳ２８はオフする。したがって、この増幅された
入力電圧変化は今度は第２のラッチ段Ｌ２に入力され、
スルーモードの同ラッチ段Ｌ２で増幅される。そしてク
ロック信号φ３がｒＬＪレベルにある間、この増幅結果
が第２のラッチ段Ｌ２にラップされ、デジタル値として
出力端子２７に出力される。

以上のように上記実施例によるＡＤ変換器では、３人力
２出力の電圧比較器０１〜ｃ３を第１の並列ＡＤ変換処
理と第２の並列ＡＤ変換処理の両方に用いているので、
従来の直並列型ＡＤ変換器と同等の性能を有しているに
もががねらず、電圧比較器の数が半減されることになる
。したがってチップサイズもかなり低減される。

この発明によるＡＤ変換器に用いられる電圧比較器は、
従来のＡＤ変換器に用いられる電圧比較器に比べ素子数
が多くなるが、電圧比較器のレイアウト面積の多くが結
合容量で費されることを考えると、素子数の増加はチッ
プサイズの低減化を妨げることにはならない。

〔発明の効果〕

以上説明したように、この発明によれば、デジタル出力
の上位ビットを決定する第１の並列ＡＤ変換処理に用い
られる電圧比較器を、デジタル出力の下位ピットを決定
する第２の並列ＡＤ変換処理にも併用するように構成し
たので、同一性能を得るのに従来回路の場合に比べて電
圧比較器の数を半減することができ、ＩＣ化した場合に
チップサイズが縮小され製造コストを低減できる効果が
ある。

【図面の簡単な説明】

第１図はこの発明によるＡＤ変換器の一実施例を示す回
路図、第２図はその電圧比較器の構成を示す回路図、第
３図は従来のＡＤ変換器を示す回路図、第４図はその第
１の電圧比較器の構成を示す回路図、第５図はその第２
の電圧比較器の構成を示ず回路図、第６図はり［１ツク
信号のタイミング図である。図において、１は第１の並列型ＡＤ変換部、ＲＧは第１
の基準電圧発生手段、０１〜ｃ３は電圧比較器、Ｊｌは
第１の判定回路、Ｅｌは第１のエンコーダ、２は第２の
並列型ＡＤ変換部、ＳＣＣはスイッチ制御回路（第２の
基準電圧発生手段）、Ｊ２は第２の判定回路、Ｅ２は第
２の１ンコーダである。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）基準電圧を等分割して複数の第１の基準電圧を得
る第１の基準電圧発生手段、前記第１の基準電圧とアナ
ログ入力電圧とを比較する複数の電圧比較器、および、
その比較出力に基づき前記アナログ入力電圧が前記第１
の基準電圧のどの電圧範囲に属するかを検出しかつデジ
タル出力の上位ビットを決定する手段からなる第１の並
列型ＡＤ変換部と、前記検出された電圧範囲をさらに等分割して複数の第２
の基準電圧を得る第２の基準電圧発生手段、および、前
記第２の基準電圧を再び前記電圧比較器に入力し前記ア
ナログ入力電圧との電圧比較を行ない、その比較出力に
基づきデジタル出力の下位ビットを決定する手段からな
る第２の並列型ＡＤ変換部とを備えたＡＤ変換器。