JPS5950612A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
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- JPS5950612A JPS5950612A JP16194882A JP16194882A JPS5950612A JP S5950612 A JPS5950612 A JP S5950612A JP 16194882 A JP16194882 A JP 16194882A JP 16194882 A JP16194882 A JP 16194882A JP S5950612 A JPS5950612 A JP S5950612A
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- circuit
- capacitor
- switch
- input
- converter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＡ−Ｄ変換器に係シ、特に微小入力信号を高精
度でＡ−Ｄ変換するのに好適なＡ−Ｄ変換器に関するも
のである。
度でＡ−Ｄ変換するのに好適なＡ−Ｄ変換器に関するも
のである。
第１図は従来の積分型Ａ−Ｄ変換器の一例を示す構成図
である。第１図において、１は入力信号電圧ｖｔを入力
するだめの入力回路、２は基準電圧ｖ１に応じた電荷を
注入するだめの基準電荷注入回路、３は入力回路１から
の出力電荷ｑＩおよび基準電荷注入回路２からの出力電
荷ｑｒを積分するだめの積分回路、４は積分回路３の出
力電圧をあらかじめ定めだしきい電圧Ｖｔと比較する比
較回路、５は比較回路４の出力電圧■。とクロックパル
スＣＬＫとを入力してそれらに応じて積分回路３の入力
を入力回路１の出力か基準電荷注入回路２の出力かに切
り換えるスイッチ１３を制御するとともに、Ａ−Ｄ変換
出力値Ｎを出力する制御回路である。入力回路１はプリ
アンプ１０と抵抗器１１より構成してあり、基準電荷注
入回路２は抵抗器１２よりなり、積分回路３は積分コン
デンサ１４とオペアンプ１５より構成してあシ、比較回
路４はコンパレータ１６よりなっている。
である。第１図において、１は入力信号電圧ｖｔを入力
するだめの入力回路、２は基準電圧ｖ１に応じた電荷を
注入するだめの基準電荷注入回路、３は入力回路１から
の出力電荷ｑＩおよび基準電荷注入回路２からの出力電
荷ｑｒを積分するだめの積分回路、４は積分回路３の出
力電圧をあらかじめ定めだしきい電圧Ｖｔと比較する比
較回路、５は比較回路４の出力電圧■。とクロックパル
スＣＬＫとを入力してそれらに応じて積分回路３の入力
を入力回路１の出力か基準電荷注入回路２の出力かに切
り換えるスイッチ１３を制御するとともに、Ａ−Ｄ変換
出力値Ｎを出力する制御回路である。入力回路１はプリ
アンプ１０と抵抗器１１より構成してあり、基準電荷注
入回路２は抵抗器１２よりなり、積分回路３は積分コン
デンサ１４とオペアンプ１５より構成してあシ、比較回
路４はコンパレータ１６よりなっている。
次に、第１図に示す構成のＡ−Ｄ変換器の動作を第２図
を用いて説明する。Ａ−Ｄ変換サイクルは、第２図に示
すように、第１のサイクル■と第２のサイクル■とから
なっている。第１のサイクルＩにおいては、積分コンデ
ンサ１４の電荷が零の状態のときスイッチ１３をａ側に
オンし、入力信号電圧ｖＩに比例した入力回路１の出力
であるＡｖ−ｖＩ／Ｒ１−ｑｌ （ｑｌは単位時間の電
荷、Ａ７はプリアンプ１０のゲイン、Ｒ１１は抵抗器１
１の抵抗値）の電荷を積分回路３に注入する。
を用いて説明する。Ａ−Ｄ変換サイクルは、第２図に示
すように、第１のサイクル■と第２のサイクル■とから
なっている。第１のサイクルＩにおいては、積分コンデ
ンサ１４の電荷が零の状態のときスイッチ１３をａ側に
オンし、入力信号電圧ｖＩに比例した入力回路１の出力
であるＡｖ−ｖＩ／Ｒ１−ｑｌ （ｑｌは単位時間の電
荷、Ａ７はプリアンプ１０のゲイン、Ｒ１１は抵抗器１
１の抵抗値）の電荷を積分回路３に注入する。
この結果、積分コンデンサ１４には、Ｑ＋＝Ｑ＋Ｔｔ（
Ｔｔはあらかじめ定めだ一定の時間）の電荷が蓄積され
る。次に、第２のサイクル■においては、スイッチ１３
をｂ側にオンし、基準電荷注入回路２の出力である基準
電圧Ｖ、から得た基準電荷ｖｒ／Ｒ２−ｑｒ（Ｒ２は抵
抗器１２の抵抗値）を積分回路３に注入する。この場合
、基準電荷ｑｒを入力信号電圧■１に比例した電荷ｑＩ
と逆極性に設定しておけば、第２図のＶＢ、Ｖ＋２に示
すように、積分回路３の出力電圧が、スイッチ１３を切
り換えた時点Ｔｏから一定の割合で減少し、零に戻る。
Ｔｔはあらかじめ定めだ一定の時間）の電荷が蓄積され
る。次に、第２のサイクル■においては、スイッチ１３
をｂ側にオンし、基準電荷注入回路２の出力である基準
電圧Ｖ、から得た基準電荷ｖｒ／Ｒ２−ｑｒ（Ｒ２は抵
抗器１２の抵抗値）を積分回路３に注入する。この場合
、基準電荷ｑｒを入力信号電圧■１に比例した電荷ｑＩ
と逆極性に設定しておけば、第２図のＶＢ、Ｖ＋２に示
すように、積分回路３の出力電圧が、スイッチ１３を切
り換えた時点Ｔｏから一定の割合で減少し、零に戻る。
したがって、コンパレータ１６のしきい電圧Ｖｉを零に
設定しておけば、このタイミングを検出して制御回路５
に入力することができる。積分回路３の出力電圧は、図
示の如く、入力信号電圧Ｖ！に比例する電荷Ｑ、に比例
する。また、第２のサイクル■の所要時間ＴＯＩ、 Ｔ
Ｏ２は積分回路３の出力電圧、すなわち、入力信号電圧
ｖＩに比例する。しだがって、第２のサイクル■の所要
時間ＴＯＩ、ＴＯ２をディジタル値で表わし、それを出
力Ｎとして出力するようにしである。
設定しておけば、このタイミングを検出して制御回路５
に入力することができる。積分回路３の出力電圧は、図
示の如く、入力信号電圧Ｖ！に比例する電荷Ｑ、に比例
する。また、第２のサイクル■の所要時間ＴＯＩ、 Ｔ
Ｏ２は積分回路３の出力電圧、すなわち、入力信号電圧
ｖＩに比例する。しだがって、第２のサイクル■の所要
時間ＴＯＩ、ＴＯ２をディジタル値で表わし、それを出
力Ｎとして出力するようにしである。
以上のように動作するから、入力電荷ｑ’＋は正確に入
力信号電圧ｖＩに比例していることが必要である。しか
し、微小信号電圧を入力する場合、プリアンプ１０のゲ
インＡ７を大きく設定しなければならないが、この場合
、プリアンプ１０の入力換算オフセット電圧Ｖ ｏ ｔ
ｔもＡ７倍され、誤差の原因になるとともに、ドリフ
トの原因にもなり、微小入力信号を高精度でＡ−Ｄ変換
するＡ−Ｄ変換器を製作する上での障害になっている。
力信号電圧ｖＩに比例していることが必要である。しか
し、微小信号電圧を入力する場合、プリアンプ１０のゲ
インＡ７を大きく設定しなければならないが、この場合
、プリアンプ１０の入力換算オフセット電圧Ｖ ｏ ｔ
ｔもＡ７倍され、誤差の原因になるとともに、ドリフ
トの原因にもなり、微小入力信号を高精度でＡ−Ｄ変換
するＡ−Ｄ変換器を製作する上での障害になっている。
また、抵抗器１１はＬＳＩ化する際、高精度、高安定の
ものが得られず、ＬＳＩ化Ａ−Ｄ変換器とする上で障害
になっていた。
ものが得られず、ＬＳＩ化Ａ−Ｄ変換器とする上で障害
になっていた。
本発明は上記に鑑みてなされたもので、その目的とする
ところは、微小入力信号を高精度でＡ −り変換するこ
とができ、しかも、モノリシックＬＳＩ化に適したＡ−
Ｄ変換器を提供することにある。
ところは、微小入力信号を高精度でＡ −り変換するこ
とができ、しかも、モノリシックＬＳＩ化に適したＡ−
Ｄ変換器を提供することにある。
本発明の特徴は、入力信号電圧入力回路は、極性切換回
路と、この極性切換回路の出力を増幅する増幅回路と、
この増幅回路の出力電圧をホールドするサンプルホール
ド回路と、このサンプルホールド回路の出力電圧を電荷
に変換して積分回路に入力する整流形スイッチトキャパ
シタ回路とよ多構成し、上記極性切換回路、サンプルホ
ールド回路および整流形スイッチトキャパシタ回路を制
御する制御回路を設けた点にある。
路と、この極性切換回路の出力を増幅する増幅回路と、
この増幅回路の出力電圧をホールドするサンプルホール
ド回路と、このサンプルホールド回路の出力電圧を電荷
に変換して積分回路に入力する整流形スイッチトキャパ
シタ回路とよ多構成し、上記極性切換回路、サンプルホ
ールド回路および整流形スイッチトキャパシタ回路を制
御する制御回路を設けた点にある。
以下本発明を第３図、第５図、第６図に示した実施例お
よび第４図を用いて詳細に説明する。
よび第４図を用いて詳細に説明する。
第３図は本発明のＡ−Ｄ変換器の第１図の入力回路１に
対応する部分の一実施例を示す構成図である。第３図に
おいて、３ｏはスイッチ４１〜４４より構成した極性切
換回路、３１は増幅回路、３２はスイッチ４５、コンデ
ンサ４６およびオペアンプ４７より構成したサンプルホ
ールド回路、３３はスイッチ４８〜５１およびコンデン
サ５２より構成した整流形スイツチトキャパシタ回路、
３４は第１図の積分回路に対応する積分回路で、オペア
ンプ５３とコンデンサ５４より構成しである。
対応する部分の一実施例を示す構成図である。第３図に
おいて、３ｏはスイッチ４１〜４４より構成した極性切
換回路、３１は増幅回路、３２はスイッチ４５、コンデ
ンサ４６およびオペアンプ４７より構成したサンプルホ
ールド回路、３３はスイッチ４８〜５１およびコンデン
サ５２より構成した整流形スイツチトキャパシタ回路、
３４は第１図の積分回路に対応する積分回路で、オペア
ンプ５３とコンデンサ５４より構成しである。
次に、第３図の回路の動作を第４図に示したタイムチャ
ートを参照しながら説明する。第４図（イ）は極性切換
回路３０のスイッチ４２．４３の動作を示し、周期Ｔ１
でオンし、周期Ｔ２でオフする。
ートを参照しながら説明する。第４図（イ）は極性切換
回路３０のスイッチ４２．４３の動作を示し、周期Ｔ１
でオンし、周期Ｔ２でオフする。
（ロ）は同様にスイッチ４１．４４の動作を示し、周期
ＴＩでオフし、周期Ｔ２でオンする。すなわち、周期Ｔ
＋は入力信号がその！、マの極性で増幅回路３１に加わ
る非反転周期、周期Ｔ２は入力信号が極性を反転されて
増幅回路３１に加わる反転周期で、極性切換回路３０は
、この２つの周期を交互に作り出す。第４図（ハ）は増
幅回路３１の出力の波形を示し、周期ＴＩ、Ｔ２で図示
の如く反転する。
ＴＩでオフし、周期Ｔ２でオンする。すなわち、周期Ｔ
＋は入力信号がその！、マの極性で増幅回路３１に加わ
る非反転周期、周期Ｔ２は入力信号が極性を反転されて
増幅回路３１に加わる反転周期で、極性切換回路３０は
、この２つの周期を交互に作り出す。第４図（ハ）は増
幅回路３１の出力の波形を示し、周期ＴＩ、Ｔ２で図示
の如く反転する。
第４図に）はサンプルホールド回路３２のスイッチ４５
の動作を示し、各周期の最後の部分でオンし、そのとき
の増幅回路３１の出力電圧をコンデンサ４６およびオペ
アンプ４７でホールドする。第４図（ホ）はサンプルホ
ールド回路３２の出力波形を示す。以上の説明から明ら
かなように、サンプルホールド回路３２の出力電圧の極
性は１周期遅れて反転する。第４図（へ）〜（す）はそ
れぞれスイッチトキャバシタ回路３３の各スイッチ４８
〜５１の動作を示す。サンプルホールド回路３２の出力
電圧が反転して現われる非反転周期Ｔｌにおいては、捷
ず、スイッチ４８．５１がオンし、サンプルホールド回
路３２の出力電圧に対応する電荷をコンデンサ５２に注
入する。このときの電圧は−Ｖ、コンデンサ５２の容量
をＣとすれば、コンデンサ５２に蓄積される電荷Ｑは、 Ｑ ＝＝ −ｃ ｖ −−ｄ ・・・・・・
・・・（１）となる。次に、スイッチ４９．５０をオン
すると、コンデンサ５２に蓄積された電荷Ｑは反転され
、電荷−Ｑ＝ｑが積分回路３４に注入される。次に、反
転周期Ｔ２においては、サンプルホールド回路３３の出
力電圧は非反転電圧Ｖとなる。この周期においては、ス
イツチトキャパシタ回路３３のスイッチ４８と５０が同
時にオンされる。すなわち、サンプルホールド回路３２
と積分回路３４にコンデンサ５２が直列に挿入され、コ
ンデンサ５２の充電電荷Ｑ＝Ｃｙ＝＝ｑはそのまま積分
回路３４に注入される。次に、コンデンサ５２の蓄積電
荷Ｑは、スイッチ４９．５１がオンすることによシ接地
線を通して放電される。なお、スイッチ４８〜５１０オ
ン・オフは周期Ｔｌ、Ｔ２の間にそれぞれ複数回行われ
る。この上りに極性切換回路３０で切り換えられた入力
信号の極性は、スイツチトキャパシタ回路３３にてもと
の極性に戻され、積分回路３４に注入される。したがっ
て、ここでは第４図（ハ）〜（１刀に示すように制御さ
れ、第３図に示す構成のスイツチトキャパシタ回路３３
は整流形スイツチトキャパシタ回路と呼んでいる。同様
の機能は他の回路構成としても果すようにすることがで
きることはいうまでもない。
の動作を示し、各周期の最後の部分でオンし、そのとき
の増幅回路３１の出力電圧をコンデンサ４６およびオペ
アンプ４７でホールドする。第４図（ホ）はサンプルホ
ールド回路３２の出力波形を示す。以上の説明から明ら
かなように、サンプルホールド回路３２の出力電圧の極
性は１周期遅れて反転する。第４図（へ）〜（す）はそ
れぞれスイッチトキャバシタ回路３３の各スイッチ４８
〜５１の動作を示す。サンプルホールド回路３２の出力
電圧が反転して現われる非反転周期Ｔｌにおいては、捷
ず、スイッチ４８．５１がオンし、サンプルホールド回
路３２の出力電圧に対応する電荷をコンデンサ５２に注
入する。このときの電圧は−Ｖ、コンデンサ５２の容量
をＣとすれば、コンデンサ５２に蓄積される電荷Ｑは、 Ｑ ＝＝ −ｃ ｖ −−ｄ ・・・・・・
・・・（１）となる。次に、スイッチ４９．５０をオン
すると、コンデンサ５２に蓄積された電荷Ｑは反転され
、電荷−Ｑ＝ｑが積分回路３４に注入される。次に、反
転周期Ｔ２においては、サンプルホールド回路３３の出
力電圧は非反転電圧Ｖとなる。この周期においては、ス
イツチトキャパシタ回路３３のスイッチ４８と５０が同
時にオンされる。すなわち、サンプルホールド回路３２
と積分回路３４にコンデンサ５２が直列に挿入され、コ
ンデンサ５２の充電電荷Ｑ＝Ｃｙ＝＝ｑはそのまま積分
回路３４に注入される。次に、コンデンサ５２の蓄積電
荷Ｑは、スイッチ４９．５１がオンすることによシ接地
線を通して放電される。なお、スイッチ４８〜５１０オ
ン・オフは周期Ｔｌ、Ｔ２の間にそれぞれ複数回行われ
る。この上りに極性切換回路３０で切り換えられた入力
信号の極性は、スイツチトキャパシタ回路３３にてもと
の極性に戻され、積分回路３４に注入される。したがっ
て、ここでは第４図（ハ）〜（１刀に示すように制御さ
れ、第３図に示す構成のスイツチトキャパシタ回路３３
は整流形スイツチトキャパシタ回路と呼んでいる。同様
の機能は他の回路構成としても果すようにすることがで
きることはいうまでもない。
なお、Ａ−Ｄ変換器としての他の部分の構成は第１図と
同様であり、ここでは説明を省略するが、制御回路５に
社、スイッチ４１〜４４，４５゜４８〜５１を第４図に
示すように動作させる制御手段を付加しであることはい
うまでもない。
同様であり、ここでは説明を省略するが、制御回路５に
社、スイッチ４１〜４４，４５゜４８〜５１を第４図に
示すように動作させる制御手段を付加しであることはい
うまでもない。
上記した本発明の実施例によれば、入力信号Ｖｌは、極
性切換回路３０によシ非反転周期Ｔ１においてはそのま
まの極性で、また、反転周期Ｔ２においては−Ｖｌとし
て増幅回路３１に加えられる。
性切換回路３０によシ非反転周期Ｔ１においてはそのま
まの極性で、また、反転周期Ｔ２においては−Ｖｌとし
て増幅回路３１に加えられる。
ここで、増幅回路３１の増幅率をＡ１１％入力換算オフ
セット電圧をｖ、１、サンプルホールド回路３２で発生
するオフセット電圧をｖｅｘとすれば、非反転周期ＴＩ
におけるサンプルホールド回路３２の出力電圧ｖ０．は
、 Ｙａｐ ”” ｖｌ ”Ｌ ＋ｖａ ａ ’ Ａ、ｒ
＋Ｖａ ＃・・・・・・・・・（２） となり、このときの積分回路３４への整流形スイツチト
キャパシタ回路３３の１動作サイクルでの注入電荷ｑ、
は、 ｑｐ ＝ Ｃ” Ｖ６ｐ二Ｃ（ｖｌ ” ＡＩ
Ｔ Ｖ６ｇ ’ Ｌ Ｖ６Ｈ）・・・・
・・・・・（３） で表わされ、同様に反転周期Ｔ２におけるサンプルホー
ルド回路３２の出力電圧ｖ０゜、積分回路注入電荷ｑ１
は、 ｖｏイ＝ｖＩ−Ａ７＋ｖｏａ−Ａ７＋ｖ６８・・・・・
・・・・（４）ｑｎ ””Ｃ・Ｖｏｎ＝Ｃ（Ｖ＋ −Ａ
ｌｌ ＋Ｖｏａ ・Ａｖ 十Ｖｏｗ ）・・・・・・・
・・（５） で表わされ、したがって、両周期Ｔｒ 、Ｔ２の整流形
スイッチトキャパシタ回路３３の１動作サイクルの合計
ｑｅは、 Ｑａ ＝ｑｐ＋ｑｎ＝２ｃ ＋ｖ、 −Ａｖ −
−−−−−−・・（６）となり、増幅回路３１のオフセ
ット電圧はもとより、サンプルホールド回路３２で発生
するオフセット電圧をも除去することが可能となり、微
小入力信号を高精度で積分回路３４に注入することがで
きる。
セット電圧をｖ、１、サンプルホールド回路３２で発生
するオフセット電圧をｖｅｘとすれば、非反転周期ＴＩ
におけるサンプルホールド回路３２の出力電圧ｖ０．は
、 Ｙａｐ ”” ｖｌ ”Ｌ ＋ｖａ ａ ’ Ａ、ｒ
＋Ｖａ ＃・・・・・・・・・（２） となり、このときの積分回路３４への整流形スイツチト
キャパシタ回路３３の１動作サイクルでの注入電荷ｑ、
は、 ｑｐ ＝ Ｃ” Ｖ６ｐ二Ｃ（ｖｌ ” ＡＩ
Ｔ Ｖ６ｇ ’ Ｌ Ｖ６Ｈ）・・・・
・・・・・（３） で表わされ、同様に反転周期Ｔ２におけるサンプルホー
ルド回路３２の出力電圧ｖ０゜、積分回路注入電荷ｑ１
は、 ｖｏイ＝ｖＩ−Ａ７＋ｖｏａ−Ａ７＋ｖ６８・・・・・
・・・・（４）ｑｎ ””Ｃ・Ｖｏｎ＝Ｃ（Ｖ＋ −Ａ
ｌｌ ＋Ｖｏａ ・Ａｖ 十Ｖｏｗ ）・・・・・・・
・・（５） で表わされ、したがって、両周期Ｔｒ 、Ｔ２の整流形
スイッチトキャパシタ回路３３の１動作サイクルの合計
ｑｅは、 Ｑａ ＝ｑｐ＋ｑｎ＝２ｃ ＋ｖ、 −Ａｖ −
−−−−−−・・（６）となり、増幅回路３１のオフセ
ット電圧はもとより、サンプルホールド回路３２で発生
するオフセット電圧をも除去することが可能となり、微
小入力信号を高精度で積分回路３４に注入することがで
きる。
また、スイツチトキャパシタ回路３３に、極性切換回路
３０で切り換えた入力信号の極性をもとに戻す整流（復
調）機能を持たせであるので、サンプルホールド回路３
２以前に本機能を有する回（１１） 路が不要となシ、回路規模を小形化することが可能であ
る。
３０で切り換えた入力信号の極性をもとに戻す整流（復
調）機能を持たせであるので、サンプルホールド回路３
２以前に本機能を有する回（１１） 路が不要となシ、回路規模を小形化することが可能であ
る。
第５図は、第３図における増幅回路３１の１実施例を示
す回路図である。第５図において、３０１〜３０３はオ
ペアンプ、３０４〜３１０は利得設定のだめのインピー
ダンスである。本増幅回路３１は極性切換回路３０で変
換された交流信号を増幅することを目的とする。ところ
で、本実施例においては、利得設定のだめのすべてのイ
ンピーダンス３０１〜３０３をコンデンサとしである。
す回路図である。第５図において、３０１〜３０３はオ
ペアンプ、３０４〜３１０は利得設定のだめのインピー
ダンスである。本増幅回路３１は極性切換回路３０で変
換された交流信号を増幅することを目的とする。ところ
で、本実施例においては、利得設定のだめのすべてのイ
ンピーダンス３０１〜３０３をコンデンサとしである。
ＬＳＩ上においてコンデンサは抵抗に比べて約１桁良好
な整合性を有する。また、絶対精度および絶対値の電圧
依存性もコンデンサの方が優れている。したがって、ゲ
イン精度および入力電圧に対する出力電圧の直線性が良
好な増幅回路が得られ、ＬＳＩ上にオンチップ化しても
優れた性能を有する増幅回路が得られる。
な整合性を有する。また、絶対精度および絶対値の電圧
依存性もコンデンサの方が優れている。したがって、ゲ
イン精度および入力電圧に対する出力電圧の直線性が良
好な増幅回路が得られ、ＬＳＩ上にオンチップ化しても
優れた性能を有する増幅回路が得られる。
第６図は第３図の整流形スイッチトキャパシタ回路３３
のＬＳＩ上における寄生容量との関係を示す説明図であ
る。図において、破線で示すｃｌ、１゜（１２） Ｃｂ２がスイッチ４８〜５１およびコンデンサ５２の電
極あるいは配線に寄生する容量を総合して示しだ寄生容
量である。まだ、ｖｌはサンプルホールド回路３２の出
力電圧、ｖ２は積分回路３４の入力端子電圧で仮想接地
電位である。
のＬＳＩ上における寄生容量との関係を示す説明図であ
る。図において、破線で示すｃｌ、１゜（１２） Ｃｂ２がスイッチ４８〜５１およびコンデンサ５２の電
極あるいは配線に寄生する容量を総合して示しだ寄生容
量である。まだ、ｖｌはサンプルホールド回路３２の出
力電圧、ｖ２は積分回路３４の入力端子電圧で仮想接地
電位である。
本回路における寄生容量の影響は、まず、非反転動作で
はｖ２−０とするとスイッチ４８．５０がオンされたと
き、積分回路３４へはＱ＝ｃｖ１が注入されるとともに
寄生容ｆ ｃｐｌにｑｐｌ ＝ＶＩ Ｃｐｉの電荷が蓄
積される。しかし、次にスイッチ４８゜５０がオフし、
スイッチ４９．５１がオンされるとコンデンサ５２の蓄
積電荷とともに寄生容量Ｃ，ｌの蓄積電荷も接地線を通
して放電し、積分回路３４には影響を及ぼさない。次に
、反転動作時においては、まず、スイッチ４８．５１が
オンし、コンデンサ５２および寄生容量ｃｐｌに、各々
ＣＶ１゜Ｃｐｌｖｌなる電荷が蓄積されるが、積分回路
３４へ電荷を転送するだめ、スイッチ４８．５１をオフ
し、４．９．５０をオンすると、寄生容量Ｃ，ｌの蓄積
電荷Ｃｐｌ ｖｌはスイッチ４９を通して放電し、積分
回路３４へはコンデンサ５２の蓄積電荷のみが転送され
、この場合にも寄生容量の影響はない。
はｖ２−０とするとスイッチ４８．５０がオンされたと
き、積分回路３４へはＱ＝ｃｖ１が注入されるとともに
寄生容ｆ ｃｐｌにｑｐｌ ＝ＶＩ Ｃｐｉの電荷が蓄
積される。しかし、次にスイッチ４８゜５０がオフし、
スイッチ４９．５１がオンされるとコンデンサ５２の蓄
積電荷とともに寄生容量Ｃ，ｌの蓄積電荷も接地線を通
して放電し、積分回路３４には影響を及ぼさない。次に
、反転動作時においては、まず、スイッチ４８．５１が
オンし、コンデンサ５２および寄生容量ｃｐｌに、各々
ＣＶ１゜Ｃｐｌｖｌなる電荷が蓄積されるが、積分回路
３４へ電荷を転送するだめ、スイッチ４８．５１をオフ
し、４．９．５０をオンすると、寄生容量Ｃ，ｌの蓄積
電荷Ｃｐｌ ｖｌはスイッチ４９を通して放電し、積分
回路３４へはコンデンサ５２の蓄積電荷のみが転送され
、この場合にも寄生容量の影響はない。
以上の如く、本発明による整流形スイッチトキャパシタ
回路３３は、ＬＳＩに特有の寄生容量の影響を全く受け
ず、高精度の電荷転送回路としてＬＳＩ化に適した回路
構成（および制御方法）となっている。
回路３３は、ＬＳＩに特有の寄生容量の影響を全く受け
ず、高精度の電荷転送回路としてＬＳＩ化に適した回路
構成（および制御方法）となっている。
なお、上記した実施例では、２重積分型Ａ−Ｄ変換の信
号入力回路について説明したが、１重積分形、電荷平衡
形Ａ−Ｄ変換器あるいはその他の積分動作を利用したＡ
−Ｄ変換器にも適用可能であることはいうまでもなく、
特に説明を要しない。
号入力回路について説明したが、１重積分形、電荷平衡
形Ａ−Ｄ変換器あるいはその他の積分動作を利用したＡ
−Ｄ変換器にも適用可能であることはいうまでもなく、
特に説明を要しない。
以上説明したように、本発明によれば、微小入力信号を
高精度でＡ−Ｄ変換することができ、しかも、モノリシ
ックＬＳＩ化に適しているという効果がある。
高精度でＡ−Ｄ変換することができ、しかも、モノリシ
ックＬＳＩ化に適しているという効果がある。
第１図は従来の２重積分、形Ａ−Ｄ変換器の一例を示す
構成図、第２図は第１図の動作を説明するための図、第
３図は本発明のＡ−Ｄ変換器の入力回路の一実施例を示
す構成図、第４図は第３図の動作を説明するだめのタイ
ムチャート、第５図は第３図の増幅回路の一実施例を示
す回路図、第６図は第３図の肇流形スイッチトキャパシ
タ回路のＬＳＩ上における寄生容量との関係を示す説明
図である。 ３・・・選分回路、４・・・比較回路、訃・・制御回路
、３０・・・・−註切換回路、３１・・・増幅回路、３
２・・・サンプルホールド回路、３３・・・蟹（ＪＬ形
スイツチトキャパシタ回路、４１〜４４，４５．４８〜
５１・・・スイッチ、４６，５２．５４・・・コンデン
サ、４７゜茅１ 口 第２２ （１５） 第４目 ６１− ＄５ 目 Ｉ ＄１図 ３
構成図、第２図は第１図の動作を説明するための図、第
３図は本発明のＡ−Ｄ変換器の入力回路の一実施例を示
す構成図、第４図は第３図の動作を説明するだめのタイ
ムチャート、第５図は第３図の増幅回路の一実施例を示
す回路図、第６図は第３図の肇流形スイッチトキャパシ
タ回路のＬＳＩ上における寄生容量との関係を示す説明
図である。 ３・・・選分回路、４・・・比較回路、訃・・制御回路
、３０・・・・−註切換回路、３１・・・増幅回路、３
２・・・サンプルホールド回路、３３・・・蟹（ＪＬ形
スイツチトキャパシタ回路、４１〜４４，４５．４８〜
５１・・・スイッチ、４６，５２．５４・・・コンデン
サ、４７゜茅１ 口 第２２ （１５） 第４目 ６１− ＄５ 目 Ｉ ＄１図 ３
Claims (1)
- 【特許請求の範囲】 １、入力信号電圧入力回路と、該入力回路の出力電荷を
積分する積分回路と、該積分回路の出力電圧を監視する
比較回路とを備えたＡ−Ｄ変換器において、前記入力回
路は、極性切換回路と、該極性切換回路の出力を増幅す
る増幅回路と、該増幅回路の出力電圧をホールドするサ
ンプルホールド回路と、該サンプルホールド回路の出力
電圧を電荷に変換して前記積分回路に入力する整流形ス
イツチトキャパシタ回路と上り構成し、前記極性切換回
路、サンプルホールド回路および整流形スイツチトキャ
パシタ回路を制御する制御回路を設けたことを特徴とす
るＡ−Ｄ変換器。 ２、前記増幅回路は利得設定のだめに必要とするインピ
ーダンスをコンデンサのみで構成しである特許請求の範
囲第１項記載のＡ−Ｄ変換器。 ３゜前記整流形スイツチトキャパシタ回路は、コンデン
サと、該コンデンサの入力側と出力側とにそれぞれ直列
に接続した第１．第３のスイッチと、前記コンデンサの
人、出力端子と続地線との間にそれぞれ接続した第２．
第４のスイッチとよシ構成してあり、非反転周期Ｔ１に
おいては前記第１゜第４のスイッチと第２．第３のスイ
ッチとをそれぞれ対にして交互にオン・オフし、反転周
期Ｔ２においては、前記第１．第３のスイッチと第２゜
第４のスイッチとをそれぞれ対にして交互にオン・オフ
するように制御するようにしであることを特徴とする特
許請求の範囲第１項または第２項記載のＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16194882A JPS5950612A (ja) | 1982-09-16 | 1982-09-16 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16194882A JPS5950612A (ja) | 1982-09-16 | 1982-09-16 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5950612A true JPS5950612A (ja) | 1984-03-23 |
Family
ID=15745084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16194882A Pending JPS5950612A (ja) | 1982-09-16 | 1982-09-16 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950612A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277821A (ja) * | 1986-05-26 | 1987-12-02 | Kenzo Watanabe | 電荷平衡型アナログ・デイジタル変換器 |
| JPH0658624U (ja) * | 1993-11-04 | 1994-08-12 | 大和製衡株式会社 | アナログ・ディジタル変換装置 |
| EP1176721A1 (en) * | 2000-07-24 | 2002-01-30 | STMicroelectronics S.r.l. | Rail to rail rectifying integrator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420647A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Integral analog-to-digital converter |
| JPS5575313A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Offset voltage compensating circuit for amplifier |
| JPS5763931A (en) * | 1980-10-06 | 1982-04-17 | Hitachi Ltd | Inverting circut for reference voltage |
-
1982
- 1982-09-16 JP JP16194882A patent/JPS5950612A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420647A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Integral analog-to-digital converter |
| JPS5575313A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Offset voltage compensating circuit for amplifier |
| JPS5763931A (en) * | 1980-10-06 | 1982-04-17 | Hitachi Ltd | Inverting circut for reference voltage |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277821A (ja) * | 1986-05-26 | 1987-12-02 | Kenzo Watanabe | 電荷平衡型アナログ・デイジタル変換器 |
| JPH0658624U (ja) * | 1993-11-04 | 1994-08-12 | 大和製衡株式会社 | アナログ・ディジタル変換装置 |
| EP1176721A1 (en) * | 2000-07-24 | 2002-01-30 | STMicroelectronics S.r.l. | Rail to rail rectifying integrator |
| US6469561B2 (en) | 2000-07-24 | 2002-10-22 | Stmicroelectronics S.R.L. | Rail to rail rectifying integrator |
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